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審決分類 審判 全部申し立て 発明同一  H01L
審判 全部申し立て 2項進歩性  H01L
管理番号 1009072
異議申立番号 異議1999-71221  
総通号数
発行国 日本国特許庁(JP) 
公報種別 特許決定公報 
発行日 1990-05-18 
種別 異議の決定 
異議申立日 1999-03-29 
確定日 1999-12-13 
異議申立件数
訂正明細書 有 
事件の表示 特許第2806503号「半導体素子の短絡保護回路」の請求項1ないし4に係る特許に対する特許異議の申立てについて、次のとおり決定する。 
結論 訂正を認める。 特許第2806503号の請求項1ないし3に係る特許を維持する。 
理由 1.手続の経緯
特許出願 昭和63年11月11日
特許権設定登録(第2806503号)
平成10年7月24日
特許異議の申立て(申立人吉田春男)
平成11年3月29日
取消理由通知 平成11年6月9日
訂正請求 平成11年8月27日
2.異議申立の概要
異議申立人吉田春男は、甲第1号証(特願昭63-129863号(特開平1-295520号公報))、甲第2号証(特開昭62-143450号公報)、甲第3号証(特開昭61-185064号公報)、甲第4号証(特開昭63-95724号公報)を提出し、この特許の請求項1〜4に係る発明は甲第1号証記載の発明と同一であり、特許法第29条第1項第3号の規定に違反し、また、請求項1〜4に係る発明は甲第2〜4号証記載の発明に基づいて容易に発明をすることができたものであるから、特許法第29条第2項の規定に違反して特許されたものであるから取り消すべきであるというものである。
3.取消理由の概要
上記取消理由は、本件特許の請求項2、4に係る発明は、甲第1号証と同一であり、しかも甲第1号証の発明者、出願人と異なるから、特許法第29条の2第1項の規定に違反して特許されたものであるから取り消されるというものである。
4.訂正請求の概要
特許請求の範囲の請求項2を削除し、また、請求項4において請求項2を引用する個所を削除するという、特許請求の範囲の減縮を目的とした訂正をするものであり、それに伴い発明の詳細な説明の個所を明りょうでない記載の釈明を目的として訂正をするものである。
そして、それらの訂正事項は実質上特許請求の範囲を拡張・変更するものでもなく、また願書に添付された明細書記載の範囲内である。
従って、上記取消理由は解消された。
5.訂正発明
訂正明細書の特許請求の範囲(1)乃至(3)に係る発明((1)乃至(3)は、請求項1乃至3のことであると認める。以下、訂正発明1、訂正発明2、訂正発明3という)は、訂正請求の特許請求の範囲請求項1乃至3に記載されたとおりの次のものである。
「請求項1主電流の一方端子及びゲート端子を共通にし、主たる電流経路である主素子に配設された第1の他方端子と上記主素子から一部分離された電流検出用素子に配設された第2の他方素子とを有する電圧制御型半導体素子と、
この電圧制御型半導体素子の上記第1の他方端子と第2の他方端子との間に配設された電圧検出手段と、
上記ゲート端子と第1の他方端子との間に配設され、上記電圧検出手段の出力信号に基づく起動停止に対応して、上記ゲート端子に接続されたゲート抵抗とこのゲート抵抗と分岐するように接続された電圧分割抵抗とを有する電圧分割手段により上記電圧制御型半導体素子のゲート電圧を上記電圧分割抵抗による電圧変化に応じて変化させる保護用半導体素子と、
を備えた半導体素子の短絡保護回路。
請求項2 上記電圧制御型半導体素子が絶縁ゲート型バイポーラトランジスタであることを特徴とする請求項1記載の半導体素子の短絡保護回路。
請求項3 上記保護用半導体素子がバイポーラトランジスタかまたは電圧制御型トランジスタのいずれか一方であることを特徴とする請求項1または請求項2に記載の半導体素子の短絡保護回路。」
6.訂正発明の独立特許要件
訂正発明は特許請求の範囲の減縮されたものであるから、訂正後独立して特許を受けることができるものであることを要する。以下、検討する。
6.1 取消理由について
訂正により、取り消されるべき請求項は削除されたので、取消理由は解消した。
6.2 異議申立理由について
6.2.1 甲第各号証記載の発明
甲第1号証記載の発明
第4図及び第3頁右下欄第13行から第4頁右上欄第7行に「次に第4図はIGBT1の両端電圧eCEを抵抗分圧手段と異なる手段で検出する実施例であり、21は小電流容量の補助用絶縁ゲート(絶ゲートは誤記)素子としての補助IGBT、31は前記の分圧抵抗3に代わる電圧検出抵抗である。そしてこの補助IGBT21と電圧検出抵抗31との直列回路は、その抵抗31側の端子がIGBT1のエミッタEに接続される形でIGBT1と並列に接続され、かつIGBT1および21の各ゲートGは互いに結合されて一括駆動されるようになっている。
また第4図ではツエナダイオード6は補助トランジスタ5のエミッタE側に挿入されている。
…そして主回路電流i01が増加し、抵抗31の両端に発生する電圧が、ツエナダイオード6のツエナ電圧と補助トランジスタ5のベースB・エミッタE間電圧eBEとの和よりも高くなった時、補助トランジスタ5はオン状態となり、IGBT1のゲート電圧egは、ほぼツエナダイオード6のツエナ電圧まで降下する。この作用によってIGBT1の主端子間に流れる電流i0を押え、IGBT1の電力破壊を防止することができる。…
第4図においてIGBT1と補助IGBT21とは、1チップ上に構成されていても、また別チップであっても良い。」と記載されている。
すなわち、1チップ上に構成されたIGBT1と補助IGBT21を有し、IGBT1と補助IGBT21とのエミッタ間に電圧検出抵抗を設け、電圧検出抵抗の出力に基づく起動停止に対応して、ゲート抵抗とツエナダイオード6の電圧分割手段によりゲート電圧を変化させる保護用トランジスタ(補助トランジスタ)を備えた保護用半導体素子が示されている。
甲第2号証記載の発明
第2頁の右上欄の第16行〜第19行に、「Q1,Q2に過大電流が流れると16の電位が上昇して、Q3をオンさせ、17の電位を低下させ、Q1の電流を制限するように働く。」と記載され、同頁の右下欄の第4行〜第9行には「主素子として、MOSFETの代りにキャリア注入形の絶縁ゲート形トランジスタ(IGT)Q4,Q5を用いている。IGTの場合、MOSFETに比べてキャリア注入形のため電流容量が増大して過電流が流れやすい状態となるため、本発明の過電流保護回路の効果が大きい。」と記載され、第5図にはコレクタ端子とゲート端子をそれぞれ共通に接続する主IGBT Q4と補助IGBT Q5、ゲート抵抗R2、電圧検出抵抗R1、IGBTのゲート・エミッタ間に接続されるFETQ3が記載されており、第4図にはゲート抵抗R2,FETQ3間に接続されるダイオードD1が記載されている。
即ち、主トランジスタに流れる過大電流を、補助トランジスタに接続された抵抗による電圧効果を利用して、保護用トランジスタをオンさせ、該トランジスタに、ゲート抵抗を介して、またはゲート抵抗とダイオードの順方向を介してゲート電流を流し、主トランジスタのゲート電圧を減少させる短絡保護回路が示されている。
甲第3号証について
第2頁の左上欄には「静電誘導形目己消孤素子としてはGE社のIGTが知られていること」が記載されており、第6図にはIGBT3、ゲート抵抗10、電圧検出抵抗11,12、電圧分割抵抗19および保護用半導体素子のトランジスタ14が記載されている。
即ち、主トランジスタの過大電流を、電圧検出抵抗11,12に流れる電流による抵抗11での電圧低下で、トランジスタ14をオンさせ、トランジスタ6,7のベースに共通に接続されたベース抵抗10からの電圧を抵抗19によって低下させ、トランジスタ6,7からの主トランジスタベース電圧を下げる短絡保護回路が示されている。
甲第4号証について
第1頁には「IGBT素子のゲ-ト駆動回路、特にオン動作中における短絡事故等からの保護が可能なゲート駆動回路に関する」ことが記載されており、第1図にはIGBT3、ゲ-ト抵抗22a、電圧検出抵抗22b,22c、電圧分割のツエナダイオード24および保護用半導体素子のトランジスタ23が記載されている。
即ち、主トランジスタ3の過大電流を、分割抵抗22b、22cで検知し、抵抗22cによる電圧低下で、トランジスタ23をオンさせ、ゲート抵抗22aからの電圧をツェナーダイオード24の電圧にしている短絡保護回路が示されている。
6.2.2 訂正発明1と甲第1〜4号証との対比
訂正発明1の「接続された電圧分割抵抗とを有する電圧分割手段により上記電圧制御型半導体素子のゲート電圧を上記電圧分割抵抗による電圧変化に応じて変化させる保護用半導体素子」を用いることは、甲第1〜4号証のいずれにも記載されていない。しかも、訂正発明1は、分割抵抗を用いているので、短絡電流はその電流を低めて常に流れ続けており、ツェナーダイドードを分割抵抗に変更することが容易になしえたとすることはできない。
甲第3号証における分割抵抗による電圧は、トランジスタ6,7を介して主トランジスタゲート電圧を制御するものであって、訂正発明1とは異なり、また、甲第2,4号証のものに組み合わせても、訂正発明1とならない。
従って、訂正発明1は甲第1〜4号証記載の発明と同一でもなく、甲第2〜4号証から容易に発明をすることができたものでもない。
6.2.3 訂正発明2、3と甲第1〜4号証との対比
訂正発明2、3は訂正発明1を引用した従属形式のものであって、上記「6.2.2」と同様の理由により甲第1〜4号証記載の発明と同一でもなく、甲第2〜4号証から容易に発明をすることができたものでもない。
6.2.4 異議理由についてのまとめ
異議申立人が主張する理由にうち特許法第29条第1項第3号の規定に違反しているという主張は、甲第1号証は公知ではないので法的根拠がなく、また、特許法第29条の2第1項の規定に違反していると主張すると解しても上記「6.2.2」で述べたように理由がない。
また、特許法第29条第2項の規定に違反しているという主張も上記「6.2.2」で述べたように理由がない。従って、各訂正発明を拒絶することはできない。
6.3 独立特許要件についてのまとめ
また、他に各訂正発明を拒絶する理由が認められない。
7. 訂正の可否、異議申立のまとめ
以上のとおりであるから、訂正請求を認める。
そして、上記で検討したように、異議申立理由には理由がない。また他に各訂正発明を取り消す理由が認められないから、本件特許に係る訂正請求の特許請求の範囲請求項1〜3を維持する。
 
発明の名称 (54)【発明の名称】
半導体素子の短絡保護回路
(57)【特許請求の範囲】
(1) 主電流の一方端子及びゲート端子を共通にし、主たる電流経路である主素子に配設された第1の他方端子と上記主素子から一部分離された電流検出用素子に配設された第2の他方素子とを有する電圧制御型半導体素子と、
この電圧制御型半導体素子の上記第1の他方端子と第2の他方端子との間に配設された電圧検出手段と、
上記ゲート端子と第1の他方端子との間に配設され、上記電圧検出手段の出力信号に基づく起動停止に対応して、上記ゲート端子に接続されたゲート抵抗とこのゲート抵抗と分岐するように接続された電圧分割抵抗とを有する電圧分割手段により上記電圧制御型半導体素子のゲート電圧を上記電圧分割抵抗による電圧変化に応じて変化させる保護用半導体素子と、
を備えた半導体素子の短絡保護回路。
(2) 上記電圧制御型半導体素子が絶縁ゲート型バイポーラトランジスタであることを特徴とする請求項1記載の半導体素子の短絡保護回路。
(3) 上記保護用半導体素子がバイポーラトランジスタかまたは電圧制御型トランジスタのいずれか一方であることを特徴とする請求項1または請求項2に記載の半導体素子の短絡保護回路。
【発明の詳細な説明】
(産業上の利用分野)
本発明は、絶縁ゲート型バイポーラトランジスタ(以下、単にバイポーラトランジスタという)のような半導体素子の短絡保護回路に関する。
(従来の技術)
第4図は負荷短絡時におけるバイポーラトランジスタの等価回路図であり、第5図は第4図のバイポーラトランジスタの負荷短絡時におけるそのコレクタ電流の波形を示す図である。
第4図において、Trはバイポーラトランジスタである。負荷短絡時におけるバイポーラトランジスタTrは、そのコレクタ端子Cとエミッタ端子Eとの間に直接、電源Vbが接続された状態となっている。
そして、このような接続状態で、そのバイポーラトランジスタTrのゲート端子Gにゲート抵抗Rgを介して入力電圧Vinが入力されると、バイポーラトランジスタTrのコレクタ・エミッタ間にコレクタ電流Icが第5図のように短絡電流として流れることになる。
このようにして、バイポーラトランジスタTrのコレクタ・エミッタ間に短絡電流が流れている場合において、その短絡電流の電流密度が許容値以上になると、バイポーラトランジスタTrがラッチアップして第5図のA点から点線の矢印方向に示すようにその短絡電流が急激に上昇し、その結果、バイポーラトランジスタTrがラッチアップ破壊してしまうという問題があった。
このようなバイポーラトランジスタTrのラッチアップ破壊を防止する対策として、従来、第1に入力電圧Vinの印加電圧を下げることにより、バイポーラトランジスタTrのコレクタ・エミッタ間飽和電圧を下げてラッチアップしないような値にまで電流密度を下げたり、あるいは、第2に、ゲート抵抗Rgの抵抗値を大きくすることでバイポーラトランジスタTrのターンオン速度を低下させて、負荷短絡時における短絡電流のピーク値(第5図のA点)を抑えるといった対策が講じられていた。
(発明が解決しようとする課題)
しかしながら、第1の対策ではバイポーラトランジスタTrのコレクタ・エミッタ間電圧が上昇するために、バイポーラトランジスタTrの動作時における定常損失が増大するという問題がある。
また、第2の対策ではバイポーラトランジスタTrのターンオン時におけるスイッチング損失が増大するために、バイポーラトランジスタTrを高速スイッチングの用途に応用することができないという問題があった。
本発明は、上記課題に鑑みてなされたものであって、動作時における定常損失とターンオン時におけるスイッチング損失とのいずれをも増大させることなく、負荷短絡時におけるバイポーラトランジスタのような半導体素子における上記ラッチアップ破壊を防止し、かつそれを高速スイッチングの用途に適用できるようにすることを目的としている。
(課題を解決するための手段)
このような目的を達成するために、本発明の半導体素子の短絡保護回路においては、主電流の一方端子及びゲート端子を共通にし、主たる電流経路である主素子に配設された第1の他方端子と上記主素子から一部分離された電流検出用素子に配設された第2の他方素子とを有する電圧制御型半導体素子と、この電圧制御型半導体素子の上記第1の他方端子と第2の他方端子との間に配設された電圧検出手段と、上記ゲート端子と第1の他方端子との間に配設され、上記電圧検出手段の出力信号に基づく起動停止に対応して、上記ゲート端子に接続されたゲート抵抗とこのゲート抵抗と分岐するように接続された電圧分割抵抗とを有する電圧分割手段により上記電圧制御型半導体素子のゲート電圧を上記電圧分割抵抗による電圧変化に応じて変化させる保護用半導体素子と、を備えたものである。
また、電圧制御型半導体素子を絶縁ゲート型バイポーラトランジスタとしたものである。
また、保護用半導体素子をバイポーラトランジスタかまたは電圧制御型トランジスタのいずれか一方としたものである。
(作用)
上記のように構成された半導体素子の短絡保護回路においては、負荷短絡時に電圧検出手段の出力信号に基づいて保護用半導体素子が導通すると、ゲート端子に印加された入力電圧はゲート抵抗と電圧分割抵抗とで分割され、電圧分割抵抗に対応してゲート電圧は低下するので0電位にはならない。このため電圧制御型半導体素子の短絡電流は遮断されることがないから、発振状態にならず、短絡電流を減少させることができる。
また、絶縁ゲート型バイポーラトランジスタにおいて、負荷短絡時に短絡電流を減少させることができ、ラッチアップが起きない。
また保護用半導体素子をバイポーラトランジスタかまたは電圧制御型トランジスタのいずれか一方としたので、電圧検出手段の出力信号に応じて精度よく保護動作が行なわれる。
(実施例)
以下、本発明の実施例を図面を参照して詳細に説明する。本実施例では半導体素子としてバイポーラトランジスタを適用して説明する。
第1図はバイポーラトランジスタと、そのバイポーラトランジスタをラッチアップ破壊から防止するために適用された本発明の実施例に係る短絡保護回路との回路図であり、第2図は第1図の回路のモノリシック構造を示す断面図である。これらの図において、従来例に係る第4図と対応する部分には同一の符号を付している。
第1図を参照して本実施例の等価回路について説明すると、Trはバイポーラトランジスタ、CおよびGはそれぞれはバイポーラトランジスタTrのコレクタとゲートとの各端子、RgはバイポーラトランジスタTrのゲート端子Gに接続されたゲート抵抗である。
このような基本構造において、絶縁ゲート型バイポーラトランジスタTrはそのエミッタセルを一部分離されている。そして、分離された一方のエミッタセルは第1のエミッタE1として、他方のエミッタセルは第2のエミッタE2としてそれぞれ導出されている。第1のエミッタE1には、電流検出端子Sが、また第2のエミッタE2にはエミッタ端子Eがそれぞれ接続されている。電流検出端子Sとエミッタ端子Eとの間には、電流検出抵抗Rsの両端と、保護トランジスタTr1のベースとエミッタとがそれぞれ接続されている。保護トランジスタTr1のコレクタと、バイポーラトランジスタTrのゲートとの間には、分割抵抗Rdが接続されている。バイポーラトランジスタTrのゲート端子Gには、ゲート抵抗Rgが接続されている。
第2図を参照して本実施例のモノリシック構造について説明する、第2図において、Eはエミッタ端子、Gはゲート端子、Sは電流検出端子、Rsは電流検出抵抗、Rgはゲート抵抗である。これらは、上記第1図における等価回路における各部品、部分に対応している。
R1はコレクタ端子Cが接続された基板であるP+型の第1の半導体領域、R2は第1の半導体領域R1の表面に成長されたn-型の第2の半導体領域、R31、…、R32はそれぞれ第2の半導体領域R2に拡散されたP型の第3の半導体領域である。R41、…、R42a,R42bはそれぞれ各第3の半導体領域R31、…、R32のそれぞれに拡散されたn+型の第4の半導体領域である。半導体領域R31、…R42a,R42bの内、半導体領域R31、…はバイポーラトランジスタTrのエミッタ領域であり、半導体領域R42aは保護トランジスタTr1のエミッタ領域であり、半導体領域R42bは同じく保護トランジスタTr1のコレクタ領域である。
GE…はそれぞれ絶縁膜ZM1を介して設けられかつゲート端子Gにそれぞれ接続された、バイポーラトランジスタTrのゲート電極、EE1はエミッタ端子Eに接続された、バイポーラトランジスタTrのエミッタ電極である。ZM2…、ZM3はそれぞれ絶縁膜、IEは電流検出端子Sに接続された電流検出電極、EE2はエミッタ端子Eに接続された保護トランジスタTr1のエミッタ電極、BEは電流検出端子Sに接続された保護トランジスタTr1のベ一ス電極、CEは保護トランジスタTr1のコレクタ電極、Rdは一端がコレクタ電極CEに、他端がゲート端子Gにそれぞれ接続されたポリシリコンからなる分割抵抗である。
したがって、第2図のモノリシック構造において、バイポーラトランジスタTrは、コレクタ端子Cに図示しないコレクタ電極を介して接続された第1の半導体領域R1と、第2の半導体領域R2と、チャネル形成領域となる第3の半導体領域R31…と、エミッタ領域となる第4の半導体領域R41…とを有している。
また、保護トランジスタTr1は、ベース領域となる第3の半導体領域R32と、エミッタ領域となる一方の第4の半導体領域R42aと、コレクタ領域となる他方の第4の半導体領域R42bとを有している。
つぎに負荷短絡時における動作について説明する。まず、バイポーラトランジスタTrのコレクタ端子Cとエミッタ端子Eとの間にコレクタ電流が短絡電流の一部として流れた場合、その短絡電流の一部は電流検出端子Sを介して電流検出抵抗Rsにも流れる。そして、この電流検出抵抗Rsの両端間電圧が保護トランジスタTr1の導通電圧を越えたときには、その保護トランジスタTr1が導通する。
保護トランジスタTr1が導通すると、バイポーラトランジスタTrのゲート端子Gに印加される入力電圧Vinは、ゲート抵抗Rgと分割抵抗Rdとで分割されることになる。その結果、バイポーラトランジスタTrのゲート端子Gに印加されるゲート電圧は低下するから、短絡電流が減少し、そのバイポーラトランジスタTr内の電流密度も下がる結果、バイポーラトランジスタTrはラッチアツプ破壊から保護される。なお、本実施例では通常の負荷が接続されている場合は、保護トランジスタTr1が非導通となるように電流検出抵抗Rsの抵抗値を設定しているので、バイポーラトランジスタTrのゲートに印加される電圧は、ゲート端子Gに印加される入力電圧Vinにほぼ等しくなり、その結果、ゲート抵抗Rgの抵抗値を自由に設定することが可能となるので、バイポーラトランジスタTrの定常損失とかスイッチング損失を最小限にして高速でのスイッチング動作が可能となる。
第3図は本実施例の動作特性を従来例と対比して示す図であり、第3図において、破線は第5図と同様にして従来例の負荷短絡時における電流波形を示しており、実線は本実施例の負荷短絡時における電流波形を示している、そして、従来例の電流波形のピーク点Aに比較して本実施例の電流波形のピーク点Bは低くなっていることから明らかなように、本実施例では負荷短絡があっても、その短絡電流の上昇が抑えられるので、従来例のようなラッチアップ破壊から防止される。
なお、本実施例ではNチャネル型のバイポーラトランジスタTrに、nPn型の保護トランジスタTr1を用いた例を示したが、PチャネルのバイポーラトランジスタTrに、pnp型の保護トランジスタTr1を用いても同様に実施することができることは勿論である。また、保護トランジスタTr1ではバイポーラトランジスタを用いたが、電圧制御型トランジスタについても同様に適用することができることは勿論である。
(発明の効果)
以上説明したことから明らかなように本発明による半導体素子の短絡保護回路においては、負荷短絡時に電圧検出手段の出力信号に基づいて保護用半導体素子が導通すると、ゲート端子に印加された入力電圧はゲート抵抗と電圧分割抵抗とで分割され、電圧分割抵抗に対応してゲート電圧は低下するので0電位にはならない。このため電圧制御型半導体素子の短絡電流は遮断されることがないから、発振状態にならず、短絡電流を減少させることができる。延いては負荷短絡時の素子の破壊を防止でき、素子の信頼性を高めることができる。
また絶縁ゲート型バイポーラトランジスタにおいて、負荷短絡時にラッチアップが起きないから、動作時における定常損失とターンオン時におけるスイッチング損失とのいずれをも増大させることなく、またスイッチング速度を低下させることなく、負荷短絡時のラッチアップ破壊を防止できる。
また、保護用半導体素子をバイポーラトランジスタかまたは電圧制御型トランジスタのいずれか一方としたので、電圧検出手段の出力信号に応じて精度よく保護動作を行わせることができ、安価で信頼性の高い素子を得ることができる。
【図面の簡単な説明】
第1図ないし第3図は本発明の実施例に係り、第1図は同実施例の等価回路図、第2図は同実施例のモノリシック構造を示す断面図、第3図は動作特性を示す図である。
第4図は従来例の等価回路図、第5図は第4図の従来例の動作特性を示す図である。
Tr…バイポーラトランジスタ(半導体素子)、Tr1…保護トランジスタ、C…コレクタ端子、E…エミッタ端子、G…ゲート端子、S…電流検出端子、Rs…電流検出抵抗、Rg…ゲート抵抗、Rd…分割抵抗。
図中、同一符号は同一ないしは相当部分を示す。
 
訂正の要旨 特許請求の範囲の減縮を目的として、特許請求の範囲の請求項2を削除し、また請求項4を請求項1または3に従属するものに訂正する。そしてこれらの請求項3、請求項4を新にそれぞれ請求項2、請求項3とする。
異議決定日 1999-10-27 
出願番号 特願昭63-285989
審決分類 P 1 651・ 161- YA (H01L)
P 1 651・ 121- YA (H01L)
最終処分 維持  
前審関与審査官 今井 淳一  
特許庁審判長 張谷 雅人
特許庁審判官 小田 裕
加藤 浩一
登録日 1998-07-24 
登録番号 特許第2806503号(P2806503)
権利者 三菱電機株式会社
発明の名称 半導体素子の短絡保護四路  
代理人 古川 秀利  
代理人 鈴木 憲七  
代理人 曾我 道治  
代理人 曾我 道照  
代理人 福井 宏司  
代理人 池谷 豊  
代理人 福井 宏司  
代理人 曾我 道照  
代理人 長谷 正久  
代理人 長谷 正久  
代理人 曾我 道治  
代理人 鈴木 憲七  
代理人 池谷 豊  
代理人 古川 秀利  
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