異議の決定｜異議2001-72611 - 特許審決データベース

会員機能

ランキング

請求人別審判件数

判例データベース

審決データベース

ポートフォリオ機能

ポートフォリオを新規に作成して保存		追加
既存のポートフォリオに追加保存		追加

この審決の個人情報、企業機密に関する修正依頼をする

PDF	PDFをダウンロード

審決分類	審判全部申し立て特36 条４項詳細な説明の記載不備 G06F 審判全部申し立て特120条の4、2項訂正請求(平成8年1月1日以降) G06F
管理番号	1065838
異議申立番号	異議2001-72611
総通号数	35
発行国	日本国特許庁(JP)
公報種別	特許決定公報
発行日	1999-09-28
種別	異議の決定
異議申立日	2001-09-26
確定日	2002-07-24
異議申立件数	1
訂正明細書	有
事件の表示	特許第3148712号「論理検証装置」の請求項1ないし9に係る特許に対する特許異議の申立てについて、次のとおり決定する。
結論	訂正を認める。特許第3148712号の請求項1に係る特許を取り消す。
理由	第1 手続きの経緯本件特許第3148712号は、その発明について、平成10年3月16日に特許出願され、同13年1月12日に特許権の設定の登録がされたものであって、その後、その請求項1ないし9に係る特許の全てについて、同年9月26日に株式会社図研より特許異議の申立てがされ、これにより、当審における合議の結果、同年12月26日付けで前記請求項1ないし9に係る特許について取消理由が通知され、その指定期間内である同14年3月11日に明細書についての訂正の請求がされたものである。第2 訂正の適否 1 訂正の要旨訂正の要旨は、平成14年3月11日付け訂正請求書の「7.請求の理由」の欄の「(3)訂正事項」の項に記載されたとおりの次のものである。「A.特許請求の範囲における請求項1の「ドータボードとを備えたことを特徴とする」を「ドータボードと、マザーボードに搭載された論理接続素子の接続構成を変更せずに配線して複数のマザーボードを接続するジョイントボードとを備えたことを特徴とする」と訂正する。これに伴い、特許請求の範囲の記載と発明の詳細な説明の記載との整合をとるため、明細書〔0008〕欄および明細書〔0054〕欄(訂正後の〔0046〕欄)の「ドータボードとを備えた」を明りょうでない記載の釈明を目的として「ドータボードと、マザーボードに搭載された論理接続素子の接続構成を変更せずに配線して複数のマザーボードを接続するジョイントボードとを備えた」と訂正する。また、明細書〔0054〕欄(訂正後の〔0046〕欄)の「ことができる。」の後に明りょうでない記載の釈明を目的として「さらにマザーボードを容易に接続してシステムを拡張することができる。」という明細書〔0062〕欄に記載されていた文章を追加する。 B.特許請求の範囲における請求項2乃至請求項9を削除する。これに伴い、特許請求の範囲の記載と発明の詳細な説明の記載との整合をとるため、明細書〔0009〕欄乃至明細書〔0016〕欄並びに明細書〔0055〕欄乃至明細書〔0062〕欄を明りょうでない記載の釈明を目的として削除する。尚、本訂正により明細書の〔0017〕欄以降の段落番号が訂正明細書では8ずつ繰り上げる。」(2頁11行目ないし3頁3行目) 2 訂正の目的の適否、新規事項の有無及び拡張・変更の存否 (1)訂正事項Aについてア請求項1の記載を変更する訂正について (ア)この訂正は、願書に添付した明細書の特許請求の範囲の請求項1に記載された事項にジョイントボードに関する事項を直列的に付加するものであって、特許請求の範囲の減縮に相当するものであるから、当該訂正は、特許法第120条の4第2項ただし書き第1号に掲げる事項を目的とするものである。 (イ)また、「プログラムにより論理を構築する論理デバイスと、論理デバイスを含む論理回路の接続構成をプログラムにより構築する論理接続素子とを備えた論理検証装置」が、「前記論理接続素子及び論理接続素子から配線されたコネクタを実装したマザーボードと、前記論理回路及び論理回路から配線されたコネクタを実装し、当該コネクタとマザーボードのコネクタが接続されてマザーボードに搭載されたドータボードと、マザーボードに搭載された論理接続素子の接続構成を変更せずに配線して複数のマザーボードを接続するジョイントボードとを備えた」ものであることは、願書に添付した明細書又は図面に明白に記載されているから、当該訂正は、特許法第120条の4第3項において準用する同法第126条第2項の規定に適合するものである。 (ウ)更に、この訂正は、願書に添付した明細書に記載した発明が解決しようとする課題ないし発明の効果を本質的に変更するものではなく、実質上特許請求の範囲を拡張又は変更するものではないから、当該訂正は、特許法第120条の4第3項において準用する同法第126条第3項の規定に適合するものである。イ明細書〔0008〕欄の記載及び同〔0054〕欄の前半部分の記載を変更する訂正について (ア)この訂正は、前記アの訂正に伴って生じた特許請求の範囲の記載と発明の詳細な説明の記載との間の不整合を解消するためのものであって、明りょうでない記載の釈明に相当するものであるから、当該訂正は、特許法第120条の4第2項ただし書き第3号に掲げる事項を目的とするものである。 (イ)また、この訂正が、願書に添付した明細書又は図面に記載された事項の範囲内においてされていることは明らかであるから、当該訂正は、特許法第120条の4第3項において準用する同法第126条第2項の規定に適合するものである。 (ウ)更に、この訂正が、願書に添付した明細書に記載した発明が解決しようとする課題ないし発明の効果を本質的に変更するものではなく、実質上特許請求の範囲を拡張又は変更するものでないことも明らかであるから、当該訂正は、特許法第120条の4第3項において準用する同法第126条第3項の規定に適合するものである。ウ明細書〔0054〕欄の末尾に文章を追加する訂正について (ア)この訂正が、前記ア及びイの訂正に伴って生じた発明の詳細な説明における記載の不明瞭を解消するためのものであって、明りょうでない記載の釈明に相当するものであるから、当該訂正は、特許法第120条の4第2項ただし書き第3号に掲げる事項を目的とするものである。 (イ)また、この訂正が、願書に添付した明細書又は図面に記載された事項の範囲内においてされていることは明らかであるから、当該訂正は、特許法第120条の4第3項において準用する同法第126条第2項の規定に適合するものである。 (ウ)更に、この訂正が、願書に添付した明細書に記載した発明が解決しようとする課題ないし発明の効果を本質的に変更するものではなく、実質上特許請求の範囲を拡張又は変更するものでないことも明らかであるから、当該訂正は、特許法第120条の4第3項において準用する同法第126条第3項の規定に適合するものである。 (2)訂正事項Bについてア請求項2ないし9を削除する訂正について (ア)請求項を削除する訂正は、特許請求の範囲の減縮に相当するものであるから、この訂正は、特許法第120条の4第2項ただし書き第1号に掲げる事項を目的とするものである。 (イ)また、この訂正は、請求項を削除するものであるから、新規事項の有無及び拡張・変更の存否の検討のしようもないものである。イ明細書〔0009〕欄ないし〔0016〕欄及び同〔0055〕欄ないし〔0062〕欄を削除する訂正について (ア)この訂正は、前記アの訂正に伴って生じた特許請求の範囲の記載と発明の詳細な説明の記載との間の不整合を解消するためのものであって、明りょうでない記載の釈明に相当するものであるから、当該訂正は、特許法第120条の4第2項ただし書き第3号に掲げる事項を目的とするものである。 (イ)また、この訂正は、明細書の発明の詳細な説明の記載を単に削除するものであるから、新規事項が入る余地はなく、また、特許請求の範囲を実質上拡張し、又は変更するものでもない。ウ明細書の段落番号を繰り上げる訂正について (ア)この訂正は、前記イの訂正に伴って生じた明細書の段落番号の欠落を解除するためのものであって、明りょうでない記載の釈明に相当するものであるから、当該訂正は、特許法第120条の4第2項ただし書き第3号に掲げる事項を目的とするものである。 (イ)この訂正は、単に、段落番号を繰り上げるためのものであるから、新規事項の有無及び拡張・変更の存否の検討を要しないものである。 3 独立特許要件 (1)前記2(1)ア(ア)に認定のとおり、訂正事項Aのうちの請求項1に係る訂正は、特許請求の範囲の減縮を目的とするものであって、特許法第120条の4第2項ただし書き第1号の場合に該当するものであるが、当該訂正は、特許異議の申立てのされた請求項についてのものであるから、同法第120条の4第3項において準用する同法第126条第4項の規定に適合するものであるか否か、即ち、独立特許要件を満たすものであるか否かの検討を要しないものである。 (2)また、前記2(2)ア(ア)に認定のとおり、訂正事項Bのうちの請求項2ないし9を削除する訂正は、特許請求の範囲の減縮に相当するものであって、これも、前記(1)同様に、特許法第120条の4第2項ただし書き第1号の場合に該当するものであるが、対象請求項が存在しないのであるから、当該訂正は、前記独立特許要件を満たすものであるか否かの検討のしようもないものである。 4 訂正の適否についての結論以上1ないし3のとおりであって、平成14年3月11日にされた訂正の請求については拒絶すべき理由が見当たらないから、当該訂正は認める。第3 特許異議申立て 1 特許異議申立ての概要特許異議申立人株式会社図研は、検甲第1号証ないし同第2号証及び甲第1号証ないし同第24号証を提示し、本件の請求項1ないし9に係る発明は、特許法第29条第1項第1号ないし第3号及び同条第2項の規定により特許を受けることができないものであって、同請求項1ないし9に係る特許は、同法第113条第2号に該当するから、取り消されるべきである旨主張する。 2 当審の取消理由当審における合議の結果通知した取消理由2は次のものである。本件出願は、明細書の発明の詳細な説明の記載が下記の点で不備であるから、本件の請求項9に係る特許は、特許法第36条第4項に規定する要件を満たしていない特許出願に対してされたものである。記 [不備の指摘] 1 ジョイントボードに関して、本件の明細書の段落【0033】には、「図10及び図11は実施の形態6を示す図であり、マザーボード同士を接続した例を示す。図10において、114はマザーボード111-1、111-2同士を接続するためにコネクタ141A、141B、141Pが配置されたジョイントボードであり、側面図である図11に示すように、マザーボード111-1、111-2を2枚並べ、その上にジョイントボード114を搭載してマザーボード111-1、111-2を接続する。ドータボード112-1、112-2はジョイントボード114上に搭載される。ジョイントボード114上ではコネクタ141Pの接続が逆になるため、マザーボード111-1、111ー2を2枚接続してもFPID131とドータボード112-1、112-2(コネクタ141A、コネクタ141B)の接続構成は変更されないように配線され、ドータボード112-1、112-2上の信号ラインはすべてのFPID131に接続されている。」と記載されている。 2 しかしながら、一般的には、FPIDのピン配置或いは該ピンに割り当てられた信号(名称)は、各マザーボード毎に異なるものになると考えられるから、図10に示されるように、141A、141B及び141Pからなるコネクタの組を単に点或いは線対称に2組配置したジョイントボード上の対応するコネクタ部分に各ドータボードを結合するだけでは、FPIDのピン配置の整合が取れる或いは同じ信号(名称)同志が接続されるとは考えにくい。 3 とすれば、ジョイントボードには、対応するコネクタ(141A同志、141B同志及び141P同志)間を結合する通路中に、ピン配置を整合させる或いは同じ信号(名称)同志を結合させるためのFPIDのような接続素子が配置されている必要があると考えられるが、そのような接続素子を利用することについて、明細書の発明の詳細な説明には何らの記載もない。 4 以上のとおりであって、明細書の発明の詳細な説明の記載では、所与の効果が期待できないから、請求項9に係る発明は、当業者がその実施をすることができる程度に明確かつ十分に明細書の発明の詳細な説明に記載されているものとは言えない。」 (なお、取消理由通知書の「★理由2」の項では、対象請求項が“8”とされているが、不備の指摘は、ジョイントボードに関するものであって、前記“8”が“9”の単なる誤記であることは明白であるから、取消理由2は前掲のとおりのものと認定し、また、ジョイントボードに関する前記不備の指摘に対して、特許権者は、特許異議意見書で意見を述べている(同書5頁13行目ないし18行目他)から、対象請求項を“9”と書き直した取消理由を特許権者にあらためて通知する必要はないものと認められる。) 3 取消理由の存否について (1)請求項1に係る発明本件の請求項1に係る発明は、訂正された明細書の特許請求の範囲の請求項1に記載されたとおりの次の事項により構成されるものである。「プログラムにより論理を構築する論理デバイスと、論理デバイスを含む論理回路の接続構成をプログラムにより構築する論理接続素子とを備えた論理検証装置において、前記論理接続素子及び論理接続素子から配線されたコネクタを実装したマザーボードと、前記論理回路及び論理回路から配線されたコネクタを実装し、当該コネクタとマザーボードのコネクタが接続されてマザーボードに搭載されたドータボードと、マザーボードに搭載された論理接続素子の接続構成を変更せずに配線して複数のマザーボードを接続するジョイントボードとを備えたことを特徴とする論理検証装置。」 (2)取消理由適用の是非とその適用結果についてア前記2(「当審の取消理由」の項)に示したとおり、当審の取消理由2は、本件の請求項9に係る特許に対してのものであるが、前記(1)に認定のとおり、本件の請求項1に係る発明の論理検証装置が「マザーボードに搭載された論理接続素子の接続構成を変更せずに配線して複数のマザーボードを接続するジョイントボードとを備えた」ものであることは明らかであるから、以下、本件の請求項1に係る特許について、前記取消理由2により取り消すべきか否か検討する。イ前記取消理由2で指摘したように、本件の請求項1に係る発明の実施例のものでは、FPIDのピン配置或いは該ピンに割り当てられた信号(名称)は、各マザーボード毎に異なるものになると考えられるところ、本件の願書に添付した図10に示されるように、141A、141B及び141Pからなるコネクタの組を単に点或いは線対称に2組配置したジョイントボード上の対応するコネクタ部分に各ドータボードを結合するだけでは、前記FPIDのピン配置の整合が取れる或いは同じ信号(名称)同志は接続されないのが通常であるから、例えば、前記ジョイントボードには、対応するコネクタ(141A同志、141B同志及び141P同志)間を結合する通路中にピン配置を整合させる或いは同じ信号(名称)同志を結合させるためのFPIDのような接続素子が配置されている必要があると考えられる。ウしかしながら、本件の願書に添付した明細書の発明の詳細な説明には、前記の如き接続素子を配置することについて何らの記載もなく、また、他に、前記の如き接続素子を配置する以外の手法により、前記FPIDのピン配置の整合を取る或いは同じ信号(名称)同志を接続するための手法についての記載もない。エ前記に関して、特許権者は、「ジョイントボードはマザーボードに搭載された論理接続素子(FPID)の接続構成を変更せずに配線して複数のマザーボードを接続するので、FPIDを再プログラムすることで拡張されたシステムに対しても整合を図ることができます。」(特許異議意見書5頁15行目ないし18行目)と主張するが、FPIDを再プログラムするという手法は、まさに前記ウで触れたように、本件の願書に添付した明細書の発明の詳細な説明に記載されていることではなく、また、同明細書又は図面の記載からみて自明のこととも認められないから、特許権者の前記主張は採用できない。オ以上総合判断すると、本件の願書に添付した明細書の発明の詳細な説明には、本件の請求項1に係る発明について、当業者がその実施をすることができる程度に明確かつ十分に記載されていないというしかない。 (3)したがって、本件の請求項1に係る特許には、特許法第36条第4項に規定する要件を満たしていない特許出願に対してされたものであるという前記取消理由2が存在する。第4 結び以上のとおりであって、平成14年3月11日にされた訂正の請求については拒絶すべき理由が見当たらないから、当該訂正は認めるものとし、また、それにより訂正された本件の請求項1に係る特許は、特許法第113条第4号に該当するから、取り消すものとする。よって、結論のとおり決定する。
発明の名称	(54)【発明の名称】論理検証装置 (57)【特許請求の範囲】【請求項1】プログラムにより論理を構築する論理デバイスと、論理デバイスを含む論理回路の接続構成をプログラムにより構築する論理接続素子とを備えた論理検証装置において、前記論理接続素子及び論理接続素子から配線されたコネクタを実装したマザーボードと、前記論理回路及び論理回路から配線されたコネクタを実装し、当該コネクタとマザーボードのコネクタが接続されてマザーボードに搭載されたドータボードと、マザーボードに搭載された論理接続素子の接続構成を変更せずに配線して複数のマザーボードを接続するジョイントボードとを備えたことを特徴とする論理検証装置。【発明の詳細な説明】【0001】【発明の属する技術分野】本発明は、論理回路の模擬動作を高速に行う論理検証装置に関するものである。【0002】【従来の技術】半導体技術の進歩により、論理LSIの集積度は年々向上し、大規模システムを1チップに集積することが可能となり、また1チップまたは複数のLSIで電子機器等のシステムを構築することが可能になりつつある。しかし、論理回路の設計時にその論理の正当性を評価する場合、大規模な論理、例えば10万ゲート以上のLSIやLSIを含んだシステム全体を対象として、その機能を検証する場合、アプリケーションレベルで機能を検証しなければ設計品質の向上は望めない。ワークステーション(以下、「EWS」と記す)等を用いたソフトウェアによるシミュレーションでは、画像や通信関連のアプリケーションを実行する場合においてはステップ数が非常に膨大であり、処理時間の面からは事実上不可能である。また、CPU等の汎用部品のソフトウェアモデル化が困難であり、システム全体を忠実にシミュレーションすることは困難である。そのため大規模なLSIやシステム全体を検証してその論理の正当性を評価するための手段として、機械語レベルのプログラムを実行して他のコンピュータの動作を模擬する論理検証装置が注目されている。【0003】論理エミュレーションは、LSIの部分を論理デバイス(Field Pｒｏgｒammable Gaｔe Aｒｒaｙ,以下、「FPGA」と記す)等で構成されたエミュレータによって実現され、CPUやメモリ等の汎用部品をプリント基板に実装し、エミュレータとプリント基板を接続し、実際の論理回路に近い動作速度で回路を動作させて論理回路を検証するものである。尚、特開平8-77216号公報、特開平7-296020号公報、特開平6-348786号公報、特開平4-15578号公報には、論理を構成するFPGAとFPGA間を接続するFPIDにより論理エミュレーションを構成するシステムが開示されている。【0004】かかる論理エミュレーションシステムの構成を図27に示す。この図27において、11はEWS、12はエミュレータ、13はエミュレータ12に搭載されたFPGA、14はエミュレータ12に搭載されたスイッチアレイ素子(Field Pｒｏgｒammable Inｔeｒcｏnnecｔ Deｖice,以下、「FPID」と記す)、15はプリント基板、16はプリント基板15に搭載されたCPU、17はプリント基板15に搭載されたメモリ、18はプリント基板15に搭載されたASIC、21は開発対象のLSIの設計データ、22はシステムの設計データである。エミュレータ12には、FPGA13とFPID14が複数搭載されている。そして、プリント基板15のLSI部にエミュレータ12が接続されてエミュレーションが行われる。また、図28は論理エミュレーションの手順を示す工程説明図であり、この図において、23はコンパイラ、24はダウンロード部、25はFPGA13のプログラムデータ、26はFPID14のプログラムデータである。【0005】次に動作について説明する。図27において、EWS11は、開発対象のLSIの設計データ21、22を入力し、機械語に変換し、エミュレータ12に送信する。エミュレータ12は、設計データ21、22に基づいて以下のようにLSIの模擬動作を行う。即ち、図28に示すように、コンパイラ23はLSI設計データ21を読み込み、FPGA13にプログラムするプログラムデータ25とFPGA同士を接続するためにFPID14にプログラムするプログラムデータ26を生成する。生成されたプログラムデータ25、26はダウンロード部24によりエミュレータ12に送信され、FPGA13,FPID14によりプログラムが実行される。【0006】【発明が解決しようとする課題】従来の論理検証装置は以上のように構成されているので、エミュレーション対象がシステム全体であっても実際にエミュレータで実現するものはLSIのみであり、LSI以外の回路は、従来のブレッドボード等による試作基板と変わらず、LSI内部での論理変更は設計データを変更し、FPGAやFPIDに再度プログラムすることで実現でき、エミュレータ12そのものについては、他の論理回路を使って論理検証を行うことは可能である。しかし、プリント基板15については、LSI以外、例えばメモリの容量を変更したり、LSIの入出力端子を変更したりした場合、他の基板を流用することができず、プリント基板15を改修したり、場合によってはプリント基板15を論理回路毎に再製作したりしなければならなず、これらの点を解決したいという課題があった。【0007】この発明は上記のような課題を解決するためになされたもので、製品毎にプリント基板を製作しなくても、エミュレーション対象をLSIだけでなく、システム全体とし、LSI以外の部分での論理変更も容易に実現可能な論理検証装置を得ることを目的とする。また、論理検証時の波形観測等も可能で論理エミュレーションの効率化を図ることが可能な論理検証装置を得ることを目的とする。【0008】【課題を解決するための手段】この発明に係る論理検証装置は、プログラムにより論理の変更が可能な論理デバイスを含む論理回路及び論理接続素子から配線されたコネクタを実装したマザーボードと、プログラムにより論理の変更が可能な論理デバイスを含む論理回路及び論理回路から配線されたコネクタを実装し、当該コネクタとマザーボードのコネクタが接続されてマザーボードに搭載されたドータボードと、マザーボードに搭載された論理接続素子の接続構成を変更せずに配線して複数のマザーボードを接続するジョイントボードとを備えたものである。【0009】【発明の実施の形態】以下、この発明の実施の一形態を説明する。実施の形態1. 図1は本発明の実施の形態1に係る論理検証装置の構成図であり、図1において、101はEWS(プログラム手段)、102はエミュレーションを実際に実行するエミュレータ、111はエミュレータ102に内蔵されたマザーボード、112はこのマザーボード111に搭載されるドータボードである。また、121はドータボード112に搭載されたFPGA(論理デバイス)、122はドータボード112に搭載されたCPU、123はドータボード112に搭載されたメモリであり、ドータボード112に搭載されたFPGA121やCPU122、メモリ123等によって論理回路が構成される。そして、131はドータボード112同士を接続するためにマザーボード111に実装されたFPID(論理接続素子)であり、EWS101はマザーボード111やドータボード112に搭載されたFPGA121やFPID131にプログラムデータを送信する。尚、210はLSI設計データ、211はシステム設計データである。【0010】図2はマザーボード111の平面図であり、この図において、132はFPID131やFPGA121にプログラムするための制御部(制御手段)、133は半導体デバイス等で構成されたバススイッチ(切替手段)、141Aはドータボード112と接続するためのコネクタ、141Bは同じくドータボード112を搭載するためにマザーボード111に搭載されたコネクタ、141Pは同じくドータボード112を搭載するためにマザーボード111に搭載されたコネクタ、142は外部装置と接続するためのI/Oコネクタである。【0011】この例では、マザーボード111には、コネクタ141A、コネクタ141B、コネクタ141Pがそれぞれ12個ずつ計36個、FPID131が6個、I/Oコネクタ142が12個搭載されている。図3は、ドータボード112をマザーボード111に搭載したときの側面図である。【0012】尚、コネクタ141AはFPID131とバススイッチ133との論理接続用、コネクタ141Bはすべての信号とFPID131との論理接続用、コネクタ141Pは論理的な接続情報以外、例えば、マザーボード111に搭載されたドータボード112等への電源の供給、ドータボード112に搭載されたFPGA121へのコンフィグレーション信号、リセット信号、クロック信号等の送受信用に用いられる。但し、コネクタ141A,141B,141Pを1つにまとめてよいし、コネクタの数はこの実施の形態1に限られるものではない。【0013】図4は、FPID131をプログラムすることにより、ドータボード112に搭載されたLSIの入出力端子や部品間を接続した例を示す。この図において、FPID131にはプログラムにより320本の信号線の接続が可能であり、FPID131は、コネクタ141Bにそれぞれ4信号ずつ計96本、コネクタ141A、バススイッチ133にそれぞれ4信号ずつ計96本、I/Oコネクタ142に18本、他の11個のFPID131にそれぞれ10本ずつ計110本によって接続されている。【0014】ドータボード112のコネクタ141A、コネクタ141BからFPID131を経由して他のドータボード112のコネクタ141A、コネクタ141Bに接続される。そして、かかるコネクタ141A、コネクタ141B、I/Oコネクタ142及びバススイッチ133の接続はEWS101によるプログラムによって行われる。尚、2つのドータボード112は基本的に1個のFPID131のみを経由して接続される。【0015】以上のように、この実施の形態1によれば、ドータボード112に搭載されたCPU122等のLSI内部の論理を変更した場合は、ドータボード112に搭載されたFPGA121を再プログラムすればよく、それ以外の論理変更、例えばLSIの入出力端子の変更や部品間接続の変更を行った場合には、マザーボード111に搭載されたFPID131を再プログラムすることで、容易にLSIやシステムの論理を変更することができる。また、システムで使用する部品を変更したり、部品の増減があったりした場合は、ドータボード112を交換、追加、削除することにより対応することができ、プリント基板の改修、プリント基板の再製作といった手間を省くこともできる。さらに対象論理回路が全く異なっている場合でも同一のエミュレーションシステムを利用することが可能であり、コストを低減することができる。【0016】実施の形態2. 図5は実施の形態2を示す図であり、FPID131の論理変更を行うことによりマザーボード111上のコネクタ141A、コネクタ141B、コネクタ141Pを接続した別の接続例を示す。全体構成は図1の実施の形態1の構成と同じであり、接続構成を変えたものである。この図において、各FPID131-1～131-12にはコネクタ141Bからそれぞれ4本ずつ計48本の信号線が接続されている。またコネクタ141Aからは、各FPID131に3本ずつ計36本と、バススイッチ133に12本の信号線が接続されている。151はバスラインであり、バスライン151はFPID131を経由せずにドータボード112間を接続する12ビットの信号線が6本で計72ビットの信号線によって構成され、このバスライン151は高速バス等に使用される。FPID131からの信号とコネクタ141Aからの信号がバススイッチ133によって切り換えられ、バスライン151に接続される。【0017】以上のように、実施の形態2によれば、FPID131の論理変更を行うことにより、部品等の変更、増減を行うことなく1つのFPID131を経由してすべての信号を接続したり、FPID131を経由しないでバスライン151でドータボード112間を接続したりすることができる。従って、FPID131を経由しないときはエミュレーションの動作周波数を低減することなく、最終製品の実動作周波数で動作させることが可能となる。【0018】実施の形態3. 図6は実施の形態3を示す図であり、マザーボード111を外部装置と接続した例を示す。この図6において、103は外部装置であり、外部装置103はI/Oコネクタ142に接続される。I/Oコネクタ142は12個あり、各FPID131からそれぞれ18本ずつが接続される。12個のI/Oコネクタ142をケーブル等でパラレル接続することで18ビットバス152として使用することも可能である。【0019】以上のように、この実施の形態3によれば、FPID131をプログラムすることにより、部品等の変更、増減を行うことなく容易に外部装置103との接続が可能となる。そして、エミュレーションシステムだけでなく、実際の装置やシステムと結合させて論理検証を行うこともできる。【0020】実施の形態4. 図7は実施の形態4を示す図であり、マザーボード111をクロックラインと接続した例を示す。この図において、104はマザーボード111又はドータボード112に実装された水晶発振器(発振器)、153は外部クロックライン、154は内部クロックラインである。クロックラインをデータ等一般の信号ラインと同様にFPID131やバススイッチ133を経由して接続すると、波形が乱れたり、各ドータボード112間のスキューが増大する等の問題が発生する。このため専用のクロックラインを有する。クロックラインとしては、水晶発振器104からの出力である外部クロックライン153と、ドータボード112からの出力である内部クロックライン154の2種類を有する。クロック信号ラインはマザーボード111からコネクタ141Pよりドータボード112に接続される。クロックの切り替えはドータボード112上で行われる。【0021】以上のように、この実施の形態4によれば、FPID131をプログラムすることにより、部品等の変更、増減を行うことなく容易に外部クロックライン153、内部クロックライン154と選択的に接続することができる。【0022】実施の形態5. 図8及び図9は実施の形態5を示す図であり、波形観測のためのロジックアナライザを接続した例を示す。ロジックアナライザI/F用ボードの平面図である図8において、105は波形観測用のロジックアナライザ(波形観測装置)、113はロジックアナライザ105をマザーボード111に接続するためのロジックアナライザI/F用ボード(以後、「ロジアナI/Fボード」と記す)、131-13は、ロジアナI/Fボード113に搭載されたFPID(第2の論理接続素子)、143はロジックアナライザ105とロジアナI/Fボード113とを接続するためのコネクタである。【0023】このFPID131-13には回路上のすべての信号波形を観測できるように信号観測用のプローブ(図示せず)が接続されている。また、ロジアナI/Fボード113をマザーボード111に搭載したときの側面図である図9に示すように、ロジアナI/Fボード113をドータボード112とマザーボード111の間に接続し、ロジアナI/Fボード113上のコネクタ141Pを介してロジックアナライザ105と接続する。FPID131及びロジアナI/Fボード113上のFPID131-13のプログラムは、EWS101によって行われ、FPID131のプログラム信号はコネクタ141Pから入力される。【0024】以上のように、この実施の形態5によれば、ロジアナI/Fボード113をドータボード112とマザーボード111の間に接続してFPID131及びロジアナI/Fボード113上のFPID131-13をプログラムすることにより、部品等の変更、増減を行うことなく容易にロジックアナライザ105を接続することができる。また、ロジアナI/Fボード113にプローブが備えられているので、回路上のすべての信号波形を容易に観測することができる。【0025】実施の形態6. 図10及び図11は実施の形態6を示す図であり、マザーボード同士を接続した例を示す。図10において、114はマザーボード111-1、111-2同士を接続するためにコネクタ141A、141B、141Pが配置されたジョイントボードであり、側面図である図11に示すように、マザーボード111-1、111-2を2枚並べ、その上にジョイントボード114を搭載してマザーボード111-1、111-2を接続する。ドータボード112-1、112-2はジョイントボード114上に搭載される。ジョイントボード114上ではコネクタ141Pの接続が逆になるため、マザーボード111-1、111-2を2枚接続してもFPID131とドータボード112-1、112-2(コネクタ141A、コネクタ141B)の接続構成は変更されないように配線され、ドータボード112-1、112-2上の信号ラインはすべてのFPID131に接続されている。【0026】以上のように、この実施の形態6によれば、ジョイントボード114を備えることにより、容易に2枚のマザーボード111-1、111-2をジョイントボード114で接続し、システムを拡張することができる。【0027】実施の形態7. 図12～図20は実施の形態7にかかるピン配置を示す図である。FPID131のピン配置は、基本的には、任意の信号に対してピン固定部品(CPU122、メモリ123等、信号の入出力ピンが予め固定された端子固定部品)のピン配置から必然的に決定され、入出力ピンを可変できるFPGA121のピンは同じFPID131に接続されるピンによって決定される。複数のピン固定部品が1つのFPID131に接続される場合は、FPGA121のピンも同じFPID131に接続され、複数のピン固定部品が異なるFPID131に接続される場合は、後述するドータボード接続情報でピンの優先順位を指定し、指定されたピンの優先順位の高い方のFPID131にFPGA121のピンが接続される。また、複数のFPGA121を接続する場合は、複数のFPGA121はすべて同一のFPID131に割り当てられる。以上により、ピン固定部品が1個のときはFPID1個で接続されることになる。尚、この接続は、EWS101によってプログラムされることにより行われる。【0028】かかる接続構成を図12～図20に基づいて説明する。図12では、3つのFPGA121-1～121-3を1つのFPID131に接続した例を示している。図13において、124は信号の入出力ピンが予め固定されたピン固定部品(図中、「PFIX」と記す)であり、1つのピン固定部品と2つのFPGA121-1、121-2とを1つのFPID131に接続している。FPGA121のピンはピン固定部品124に合わせて決定される。【0029】図14では、2つのピン固定部品124-1、124-2を同一のFPID131に接続しており、FPGA121のピンはピン固定部品124-1、124-2に合わせて決定される。図15,図16では、3つのピン固定部品124-1～124-3を異なるFPID131-1～131-3にそれぞれ接続している。ピン固定部品124-1～124-3には優先順位が設定され、FPGA121のピン配置情報は、優先順位が高いピン固定部品124が接続されているFPID131に合わせて決定される。【0030】図17～図20では、1つのFPID131に1つあるいは複数のFPGA121又は1つあるいは複数のピン固定部品124を接続し、さらに複数のFPID131を接続した例を示している。以上のように、この実施の形態7によれば、簡単な配線から複雑な配線まで、FPID131をプログラムすることによりあらゆる接続に対応することができる。【0031】実施の形態8. 図21は、本発明の実施の形態8による論理の構築手順を示す工程説明図である。この図において、210はLSI設計データ、211は部品間の接続を示すシステム設計データ、212は接続したマザーボード111を示すマザーボード接続情報、213は接続したドータボード112を示すドータボード接続情報、214はボード、デバイス名等を定義するユーザ定義情報、215はFPID131の物理的な接続を指定するFPID接続情報、216はFPGA121のピン配置を指定するFPGAピン配置情報、217はFPID131のピン配置を指定するFPIDピン配置情報、218は論理変更情報、219はFPID131のネットリスト、220はFPGA121の配線を設定するFPGAプログラムデータ、221はFPID131の配線を設定するFPIDプログラムデータ、222は波形観測定義情報である。【0032】また、201はLSI設計データ210とシステム設計データ211とを読み込む設計データ入力部、202はユーザ定義情報214を読み込むライブラリ情報入力部、203はFPGA121及びFPID131のピン配置を決定するピン情報生成部、204はデバッグ時に論理変更情報218を読み込んで任意の信号を所定の値に一時的に変更する論理変更部、205はFPGAプログラムデータを生成するFPGAツール、206はFPIDプログラムデータを生成するFPIDツール、207はFPGA121/FPID131へプログラムデータをダウンロードするダウンロード部、208は波形観測用FPID131のプログラムデータを生成してダウンロードする波形観測部である。【0033】図22にユーザ定義情報214の一例を、図23にマザーボード111の接続情報212の一例を、図24にドータボード112の接続情報213の一例を、図25に論理変更情報218の一例を、図26に波形観測定義情報222の一例を、それぞれ示す。【0034】ユーザ定義情報214を示す図22において、301はマザーボードの指定、302はドータボード112に配置されたデバイス定義、303は定義されたデバイスのデバイス配置定義、304はバスライン151の使用の有無等を示すバスライン使用定義、305はバスライン信号名定義、306はI/Oコネクタ信号名定義、307は波形観測装置接続定義である。【0035】マザーボード111の接続情報212を示す図23において、311はデバイス定義、312はFPID131と各コネクタ間の接続定義、313はFPID間の接続定義、314はFPID131とI/Oコネクタ142との接続定義、315はバスライン151と各コネクタとの接続定義であり、デバイス定義311には、マザーボード111に搭載されているFPID131、コネクタ141A、コネクタ141B、I/Oコネクタ142が定義され、接続定義312には、FPID131とコネクタ141A、コネクタ141Bとの物理的な接続が定義されている。また、接続定義315には、バスライン151とコネクタ141Aとの物理的な接続が定義されている。【0036】ドータボード112の接続情報213を示す図24において、ドータボード112の接続情報としては、ドータボード112に搭載されている部品がFPGA121か、汎用のピン固定部品かの明示、及び各端子名と優先順位が記載されている。【0037】論理変更情報218を示す図25では、指定された信号(SINGNAL_NAME)の値を「LOW」、「HIGH」、または「オープン」に論理変更することを示している。波形観測定義情報222を示す図26では、信号名とその信号を観測するために接続されるプローブNｏが記載されている。【0038】次に、図21のフローチャートに従って手順を説明する。まず、設計データ入力部201では、LSI設計データ210とシステム設計データ211を取り込み、ライブラリ情報入力部202では、ユーザ定義情報214を取り込む。ユーザ定義情報214には、図24に示すようにマザーボードの指定301が記述されており、ライブラリ情報入力部202は、ここで指定されたマザーボード111をマザーボード接続情報212として取り込む。このマザーボード接続情報212により、FPID131、コネクタの個数や配線情報が得られる。次に、ライブラリ情報入力部202は、デバイス定義302に従って、使用するドータボード112の種類を指定し、指定されたドータボード112をドータボード接続情報213として取り込む。【0039】そして、デバイス配置定義303に従ってどのコネクタにドータボード112が配置されたかが認識される。次に、バスライン使用定義304に従ってバスライン151の使用の有無を認識し、バスライン信号名定義305に従って、FPGA121を搭載したドータボード112においてバスライン151に接続する信号名、FPGA121のピン配置が決定され、I/Oコネクタ信号名定義306に従ってI/Oコネクタ142に接続された信号ラインを認識し、波形観測装置接続定義307に従って、ロジアナI/Fボード113の接続の有無を認識する。【0040】そして、ライブラリ情報入力部202はドータボード112とマザーボード111上のFPID131の物理的な接続を示すFPID接続情報215を生成する。ピン情報生成部203では、FPID接続情報215に基づいてFPGAピン配置情報216とFPIDピン配置情報217とを生成する。【0041】論理変更部204では、論理変更が行われた場合には論理変更情報218に従って、システム設計データ211、FPID接続情報215及びFPIDピン配置情報217に対してFPID131のネットリスト219を変更する。【0042】 FPGAツール205は、ピン情報生成部203で生成されたFPGAピン配置情報216とLSI設計データ210とを処理してFPGA121への配線を決定するFPGAプログラムデータ220を生成する。また、FPIDツール206は、ピン情報生成部203で生成されたFPIDピン配置情報217と論理変更部204で修正されたFPID131のネットリスト219とを処理してFPID131の配線を決定するFPIDプログラムデータ221を生成する。【0043】ダウンロード部207は、生成されたFPGAプログラムデータ220とFPIDプログラムデータ221に従って、マザーボード111上のFPID131の配線をプログラミングし、ドータボード112上のFPGA121の論理変更を実行する。【0044】また、ロジックアナライザ105が接続されているとき、波形観測部208は、波形観測装置接続定義307に基いてロジアナI/Fボード113上のFPID131-13のネットリストを生成し、FPID131-13へのプログラムを行う。これにより、コネクタ141A、コネクタ141Bとロジックアナライザ105との接続をプログラムで容易に変更でき、任意の信号を観測することができる。【0045】以上のように、実施の形態8によれば、FPGAプログラムデータ220とFPIDプログラムデータ221とを生成することにより論理変更を行うことができる。尚、FPGA121,FPID131のプログラムをEWS101からダウンロードすることができるだけでなく、生成されたFPGAプログラムデータ220とFPIDプログラムデータ221とをマザーボード111の制御部132に内蔵されたメモリに格納することも可能であり、一旦メモリに格納すれば、電源投入時にEWS101がなくても、メモリからダウンロードすることも可能となる。【0046】【発明の効果】以上のように、この発明によれば、プログラムにより論理を構築する論理デバイスと、論理デバイスを含む論理回路の接続構成をプログラムにより構築する論理接続素子とを備えた論理検証装置において、前記論理接続素子及び論理接続素子から配線されたコネクタを実装したマザーボードと、前記論理回路及び論理回路から配線されたコネクタを実装し、当該コネクタとマザーボードのコネクタが接続されてマザーボードに搭載されたドータボードと、マザーボードに搭載された論理接続素子の接続構成を変更せずに配線して複数のマザーボードを接続するジョイントボードとを備えたので、システム全体の検証が可能で、論理回路の素子内部だけでなく、システムの部品変更を含む論理変更も容易に行うことが可能であり、プログラマブルな論理接続素子の段数を最少限に抑えることができ、論理検証の効率化を図ることができる。また、論理変更に伴ってプリント基板の改修、プリント基板の再製作といった手間がなくなり、さらに対象論理回路が全く異なっている場合でも同一のエミュレーションシステムを利用することが可能であり、コストを低減することができる。さらにマザーボードを容易に接続してシステムを拡張することができる。【図面の簡単な説明】【図1】この発明の実施の形態1による構成論理検証装置の図である。【図2】図1の論理検証装置に内蔵されたマザーボードの平面図である。【図3】図2のマザーボードにドータボードを搭載したときの側面図である。【図4】ドータボードに搭載されたデバイス等を接続した例を示す実施の形態1の詳細図である。【図5】この発明の実施の形態2によるコネクタ部の接続例を示す詳細図である。【図6】この発明の実施の形態3による外部装置の接続例を示す詳細図である。【図7】この発明の実施の形態4によるクロックラインの接続例を示す詳細図である。【図8】この発明の実施の形態5によるロジアナI/Fボードの平面図である。【図9】この発明の実施の形態5によるロジアナI/Fボードの接続例を示す側面図である。【図10】この発明の実施の形態6によるジョイントボードの平面図である。【図11】この発明の実施の形態6によるジョイントボードの接続例を示す側面図である。【図12】この発明の実施の形態7によるピン配置決定処理を説明するための構成図である。【図13】この発明の実施の形態7によるピン配置決定処理を説明するための構成図である。【図14】この発明の実施の形態7によるピン配置決定処理を説明するための構成図である。【図15】この発明の実施の形態7によるピン配置決定処理を説明するための構成図である。【図16】この発明の実施の形態7によるピン配置決定処理を説明するための構成図である。【図17】この発明の実施の形態7によるピン配置決定処理を説明するための構成図である。【図18】この発明の実施の形態7によるピン配置決定処理を説明するための構成図である。【図19】この発明の実施の形態7によるピン配置決定処理を説明するための構成図である。【図20】この発明の実施の形態7によるピン配置決定処理を説明するための構成図である。【図21】この発明の実施の形態8による実際にデバイス等を接続するときの手順を示すフローチャートである。【図22】図21のユーザ定義情報の一例を示すプログラムの図である。【図23】図21のマザーボード接続情報のプログラムの一例を示す説明図である。【図24】図21のドータボード接続情報のプログラムの一例を示す説明図である。【図25】図21の論理変更情報のプログラムの一例を示す説明図である。【図26】図21の波形観測定義情報のプログラムの一例を示す説明図である。【図27】従来の論理検証装置の構成図である。【図28】従来の論理検証の手順を示すフローチャートである。【符号の説明】 101 EWS(プログラム手段)、104 水晶発振器(発振器)、105 ロジックアナライザ(波形観測装置)、111 マザーボード、112 ドータボード、114 ジョイントボード、121 FPGA(論理デバイス)、131 FPID(論理接続素子)、131-13 FPID(第2の論理接続素子)、132 制御部(制御手段)、133 バススイッチ(切替手段)、141A,141B,141P,143 コネクタ、151 バスライン。
訂正の要旨	〈訂正の要旨〉 A.特許請求の範囲における請求項1の「ドータボードとを備えたことを特徴とする」を「ドータボードと、マザーボードに搭載された論理接続素子の接続構成を変更せずに配線して複数のマザーボードを接続するジョイントボードとを備えたことを特徴とする」と訂正する。これに伴い、特許請求の範囲の記載と発明の詳細な説明の記載との整合をとるため、明細書〔0008〕欄および明細書〔0054〕欄(訂正後の〔0046〕欄)の「ドータボードとを備えた」を明りょうでない記載の釈明を目的として「ドータボードと、マザーボードに搭載された論理接続素子の接続構成を変更せずに配線して複数のマザーボードを接続するジョイントボードとを備えた」と訂正する。また、明細書〔0054〕欄(訂正後の〔0046〕欄)の「ことができる。」の後に明りょうでない記載の釈明を目的として「さらにマザーボードを容易に接続してシステムを拡張することができる。」という明細書〔0062〕欄に記載されていた文章を追加する。 B.特許請求の範囲における請求項2乃至請求項9を削除する。これに伴い、特許請求の範囲の記載と発明の詳細な説明の記載との整合をとるため、明細書〔0009〕欄乃至明細書〔0016〕欄並びに明細書〔0055〕欄乃至明細書〔0062〕欄を明りょうでない記載の釈明を目的として削除する。尚、本訂正により明細書の〔0017〕欄以降の段落番号が訂正明細書では8ずつ繰り上げる。
異議決定日	2002-06-06
出願番号	特願平10-65956
審決分類	P 1 651・ 531- ZA (G06F) P 1 651・ 832- ZA (G06F)
最終処分	取消
特許庁審判長	馬場清
特許庁審判官	石井茂和大橋隆夫
登録日	2001-01-12
登録番号	特許第3148712号(P3148712)
権利者	三菱電機株式会社
発明の名称	論理検証装置
代理人	高瀬彌平
代理人	宮田金雄
代理人	上島淳一
代理人	宮田金雄
代理人	高瀬彌平

プライバシーポリシーセキュリティーポリシー運営会社概要サービスに関しての問い合わせ