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審決分類 審判 査定不服 2項進歩性 特許、登録しない。 G11C
管理番号 1133187
審判番号 不服2003-20013  
総通号数 77 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2003-06-27 
種別 拒絶査定不服の審決 
審判請求日 2003-10-14 
確定日 2006-03-13 
事件の表示 特願2002-291531「メモリシステム」拒絶査定不服審判事件〔平成15年 6月27日出願公開、特開2003-178591〕について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 1.手続の経緯、本願発明
本願は、特許法第41条に基づく優先権主張を伴う平成4年12月17日(優先日:平成3年12月19日、出願番号:特願平3-354872号)に出願された特願平4-355149号の特許出願の一部を、平成14年10月3日に特許法第44条第1項の規定により分割して新たな特許出願としたものであって、その請求項1に係る発明(以下、「本願発明」という。)は、平成15年2月18日付けの手続補正書によって補正された明細書及び図面の記載からみて、特許請求の範囲の請求項1に記載された次のとおりのものと認める。

【請求項1】
複数の不揮発性半導体メモリを有するメモリシステムにおいて、少なくとも二つ以上の不揮発性半導体メモリの夫々は、
ほぼマトリクス状に配列された複数のメモリセルを有し、前記メモリセルのうちの選択した行に並ぶもののデータをパラレルに複数のデータレジスタに転送し、それらのデータレジスタ内のデータをシリアルに外部に出力し、順次この動作を繰り返えす、ページ読み出し可能な不揮発性半導体メモリであって、
外部から入力される読み出しスタート番地を記憶するアドレス入力手段と、
前記データレジスタに接続されたバスと、
前記バスに接続された出力バッファと、
前記出力バッファと前記アドレス入力手段とに接続された入出力端子と、
前記アドレス入力手段に記憶されたアドレスを読み出しクロック信号に応答してインクリメントするアドレス制御手段と、
前記データレジスタからの1ページ分のデータ出力の終了後に、前記メモリセルのデータを前記データレジスタに転送する、読み出し手段と、
前記読み出し手段により前記転送が行われている間、アクセス不可を示すビジー信号を外部に出力する、ビジー信号出力端子と、
を有し、
第1の論理状態の前記読み出しクロック信号により前記出力バッファがイネーブルされ、
前記読み出しクロック信号の一連の遷移のうち、先頭の遷移に応答して前記読み出しスタート番地に格納されたデータを出力し、
前記アドレスはカラムアドレスとロウアドレスとを含み、このカラムアドレスを前記読み出しクロック信号に応答して順次インクリメントし、前記カラムアドレスがページ内の最終カラムアドレスに達すると前記ロウアドレスをインクリメントし、かつ、前記カラムアドレスを次ページ内の先頭カラムアドレスに設定して、この次ページのデータ読み出しを開始するものとして構成されており、
さらに、前記少なくとも二つ以上の不揮発性半導体メモリの前記ビジー信号出力端子同士、および前記少なくとも二つ以上の不揮発性半導体メモリの前記入出力端子同士を共通に接続した
ことを特徴とするメモリシステム。

2.刊行物に記載されている発明
(1)刊行物1記載発明
これに対し、原査定の拒絶の理由に引用された、特開昭59-56276号公報(以下、「刊行物1」という。)には、半導体記憶装置に関して、図面と共に以下の記載がなされている。(なお、システム上、審決中に「アッパーライン」を入力できないため、本審決中では代わりに「アンダーライン」を用いている。)

a.第1図において、1は64kビットのメモリセルが例えば256×256ビットのようなマトリックス状に配設されてなるメモリセルアレイである。
2a、2bはアドレスバッファ回路で、このアドレスバッファ回路2a、2bには、図示しないCPU(マイクロプロセッサ)等から2回に分けて与えられるX系のアドレス信号Ax0〜Ax7とY系のアドレス信号Ay0〜Ay7が入力される。
3a、3bは上記アドレスバッファ回路2a、2bの出力信号をaxi、axi、ayi、ayiを受けて、上記メモリセルアレイ1の中からアドレス信号Axi、Ayiに対応する一のメモリセルを選択するためのXデコーダおよびYデコーダである。(第2頁左下欄第12行〜同頁右下欄第5行)

b.また、上記実施例では一例として64kビットRAMに適用した場合を説明したが本発明は256kビットRAMやROM等にも適用することができる。(第4頁右下欄第11行〜同欄第14行)

c.次に、本発明の他の実施例を第5図を用いて説明する。
この実施例は、センスアンプ8の次段にバッファレジスタ9を設けることにより、読出し動作の高速化を図ったものである。
上記センスアンプ8とバッファレジスタ9との間には、内部信号発生回路4から出力される制御信号φSBによってコントロールされて回路間を接続、または遮断するためのスイッチ回路10が設けられている。すなわち、スイッチ回路10は、内部信号発生回路4からの制御信号φSBによって、センスアンプ8の出力をバッファレジスタ9へ伝える状態と、伝えない状態とのいずれかにされる。
また、この実施例では、アドレスバッファ回路2a、2bの後段に、外部アドレスと内部アドレスの切換えを行なうスイッチ回路6a、6bが設けられている。スイッチ回路6a,6bは内部信号発生回路4から出力される制御信号φsによって、アドレスバッファ回路2a,2bの出力信号またはカウンタ5a,5bの出力を選択的にXデコーダ3aとYデコーダ3bに供給するようにされている。カウンタ5aはカウンタ5bからのキャリーCRによってカウントアップされるようにされている。
第5図の実施例の回路では、シリアルアクセスモード時にメモリセルアレイ1内のデータを、第4図(C)に示すように、所望の行から所望の行まで連続的に読み出すことができる。(第5頁左上欄第11行〜同頁右上欄第18行)

d.しかして、シリアルアクセスモード時には、内部信号発生回路4からの制御信号φcによって、CPU等から供給される先頭アドレスを示すアドレス信号Axiがカウンタ5aに取り込まれる。そして、内部制御信号φsによってスイッチ回路6aが切り換えられて、アドレスバッファ2aの出力信号が遮断されて、カウンタ5aの出力がXデコーダ3aに供給される。その結果、先頭アドレスを含む一行のデータがセンスアンプ8に読み出される。読み出された一行分のデータは全ビット同時に、バッファレジスタ9に転送される。一方、カウンタ5bは、内部信号発生回路4から供給されるクロックCによってカウントアップされる。このカウンタ5bの出力を受けてYデコーダ3bがバッファレジスタ9に保持されているデータを1ビットずつ順次出力させる。バッファレジスタ9のデータが、Yデコーダ3bによって順次読み出されているとき、バッファレジスタ9とセンスアンプ8とは、スイッチ回路10によって切り離され、センスアンプ8にはメモリセルアレイ1から次の行のデータが読み出されて保持されるようにされている。
これによって、ワード線の選択レベルへの立上がりの遅れによる読出し動作の遅れが見かけ上なくなり高速読出し動作が可能とされる。(第5頁左下欄第10行〜同頁右下欄第14行)

e.読み出すべき最初の行、以降の行のデータの読出しは、例えば、前の行のデータがバッファレジスタ9に転送され、カウンタ5bがカウントアップされ始めた後、カウンタ5bが完全にオーバーフローする前に、カウンタ5bからカウンタ5aにキャリーが送られてカウンタ5aが一だけカウントアップされるようにすればよい。これによって、バッファレジスタ9の読出しが終了する前に、次の行のワード線が駆動されて、データがセンスアンプ8に読み出されているようにされる。(第5頁右下欄第15行〜第6頁左上欄第4行)

これらの記載から、刊行物1には、次の発明(以下、「刊行物1記載発明」という。)が記載されていると認められる。

64kビットのメモリセルが例えば256×256ビットのようなマトリクス状に配設されてなるメモリセルアレイ1と、メモリセルアレイ1の中からX系のアドレス信号Axi、Y系のアドレス信号Ayiに対応する一のメモリセルを選択するためのXデコーダ3aおよびYデコーダ3bを有し、所望の行から所望の行まで連続的に読み出すことができるROMであって、
入出力バッファ7に接続された入力端子Din及び出力端子Doutと、
内部信号発生回路4から供給されるクロックCによってカウントアップするカウンタ5bとを有し、
シリアルアクセスモード時には、
内部信号発生回路4からの制御信号φcによって、CPU等から供給される先頭アドレスを示すアドレス信号Axiがカウンタ5aに取り込まれ、内部制御信号φsによってスイッチ回路6aが切り換えられて、アドレスバッファ2aの出力信号が遮断されて、カウンタ5aの出力がXデコーダ3aに供給され、先頭アドレスを含む一行のデータがセンスアンプ8に読み出され、読み出された一行分のデータは全ビット同時に、バッファレジスタ9に転送され、
カウンタ5bの出力を受けてYデコーダ3bがバッファレジスタ9に保持されているデータを1ビットずつ順次出力させ、
バッファレジスタ9のデータが、Yデコーダ3bによって順次読み出されているとき、バッファレジスタ9とセンスアンプ8とは、スイッチ回路10によって切り離され、センスアンプ8にはメモリセルアレイ1から次の行のデータが読み出されて保持され、
ワード線の選択レベルへの立上がりの遅れによる読出し動作の遅れが見かけ上なくなり高速読出し動作を可能にするために、前の行のデータがバッファレジスタ9に転送され、カウンタ5bがカウントアップされ始めた後、カウンタ5bが完全にオーバーフローする前に、カウンタ5bからカウンタ5aにキャリーが送られてカウンタ5aが一だけカウントアップされるようにして、バッファレジスタ9の読出しが終了する前に、次の行のワード線が駆動されて、データがセンスアンプ8に読み出されているように構成されているROM。

(2)刊行物2記載発明
また、原査定の拒絶の理由に引用された、特開平3-58384号公報(以下「刊行物2」という。)には、図面とともに、以下の記載がなされている。

a.第l図には、この発明が適用されたシリアルアクセスメモリの一実施例のブロック図が示されている。同図の各ブロックを構成する回路素子は、公知の半導体集積回路の製造技術により、特に制限されないが、単結晶シリコンのような1個の半導体基板上において形成される。(第2頁右下欄第20行〜第3頁左上欄第5行)

b.メモリアレイMARYを構成するワード線は、特に制限されないが、X
アドレスデコーダXDに結合され、択一的に選択状態とされる。
XアドレスデコーダXDには、先頭XアドレスバッファXBSから、8ビットの内部アドレス信号x0〜x7が供給される。(第3頁右下欄第7行〜同欄第12行)

c.YアドレスデコーダYDには、特に制限されないが、先頭Yアドレスバ
ッファYBSから8ビットの内部アドレス信号y0〜y7が供給される。(第4頁左上欄第14行〜同欄第16行)

d.データ入出力端子D0〜D7には、特に制限されないが、アドレスセットサイクルにおけるチップイネーブル信号CEのロウレベル変化に先立って、まず先頭Xアドレスxsaが供給され、アドレスセット信号ASの第2ないし第4のロウレベル変化に同期して、最終Xアドレスxeaならびに先頭Yアドレスysa及び最終Yアドレスyeaが順次時分割的に供給される。(第5頁右下欄第19行〜第6頁左上欄第6行)

e.したがって、まずタイミング信号φxsが一時的にハイレベルとされる
ことで、先頭Xアドレスxsaが先頭XアドレスバッファXBSに取り込まれ、続いてタイミング信号φxeが一時的にハイレベルとされることで、最終Xアドレスxeaが最終XアドレスバッファXBEに取り込まれる。さらに、タイミング信号φysが一時的にハイレベルとされることで、先頭Yアドレスysaが先頭YアドレスバッファYBSに取り込まれ、タイミング信号φyeが一時的にハイレベルとされることで、最終Yアドレスyeaが最終YアドレスバッファYBEに取り込まれる。(第6頁左上欄第13行〜同頁右上欄第4行)

f.第3図において、シリアルアクセスメモリは、上記アドレスセットサイ
クルに引き続き、シリアル入出力イネーブル信号SEがロウレベルとされることで、シリアル読み出しモードを開始する。シリアルアクセスメモリには、アドレスセットサイクルやシリアル読み出し又は書き込みモードを意識することなく、所定の周波数を有するシリアルクロック信号SCが連続的に供給される。上記シリアル入出力イネーブル信号SEは、このシリアルクロック信号SCの所定の位相において、そのレベルが変化される。
シリアルアクセスメモリでは、特に制限されないが、シリアル入出力イネーブル信号SEのロウレベル変化により、タイミング信号φoeがハイレベルとされる。これにより、まず先頭Xアドレスxsa及び先頭Yアドレスysaにより指定されるアドレスの8ビットの記憶データ(xsa・ysa)が読み出され、データ入出力端子D0〜D7を介して送出される。
シリアルアクセスメモリでは、さらに、シリアルクロック信号SCの立ち上がりエッジに同期して、タイミング信号φycが一時的にハイレベルとされる。このため、先頭YアドレスバッファYBSが歩進され、その計数値すなわち内部アドレス信号y0〜y7が、ysa+1となる。
ところで、次のバスサイクルにおいてDMAコントローラが一時的にバス権を失った場合、メモリ制御ユニットは、特に制限されないが、第3図に例示されるように、シリアルクロック信号SCを停止せず、かつチップイネーブル信号CEをロウレベルとしたまま、シリアル入出力イネーブル信号SEを一時的にハイレベルに戻す。(第6頁右上欄第18行〜同頁右下欄第9行)

g.シリアル入出力イネーブル信号SEが再度ロウレベルとされると、同様なシリアル読み出し動作が実行され、シリアルクロック信号SCの各立ち上がりエッジにおいて、先頭YアドレスバッファYBSが歩進される。そして、先頭YアドレスバッファYBSの計数値すなわち内部アドレス信号y0〜y7がその末尾のアドレスy255に達したとき、タイミング信号φycと同時にタイミング信号φxcが一時的にハイレベルとされる。その結果、先頭XアドレスバッファXBSの計数値すなわち内部アドレス信号x0〜x7が歩進され、次のアドレスxsa+lとなる。
以下、上記のようなシリアル読み出し動作と先頭XアドレスバッファXBS及び先頭YアドレスバッファYBSの歩進動作が繰り返される。(第7頁左上欄第2行〜同欄第16行)

h.第1図には、出力バッファOBと入力バッファIBとが接続されたデータ入出力端子D0〜D7が示され、入力バッファIBには、先頭Xアドレスxsa、先頭Yアドレスysaを記憶する先頭XアドレスバッファXBS、先頭YアドレスバッファYBSが接続されていることが示されている。

これらの記載から、刊行物2には、次の発明(以下、「刊行物2記載発明」という。)が記載されていると認められる。

アドレスセットサイクルやシリアル読み出し又は書き込みモードを意識することなく、所定の周波数を有するシリアルクロック信号SCが連続的に供給され、出力バッファOBと入力バッファIBとが接続されたデータ入出力端子D0〜D7を有し、入力バッファIBには、先頭Xアドレスxsa、先頭Yアドレスysaを記憶する先頭XアドレスバッファXBS、先頭YアドレスバッファYBSが接続され、データ入出力端子D0〜D7に、先頭Xアドレスxsa、先頭Yアドレスysaを供給して、シリアル読み出し動作を実行する半導体集積回路のシリアルアクセスメモリにおいて、
シリアルクロック信号SCの所定の位相において、そのレベルが変化されるシリアル入出力イネーブル信号SEのロウレベル変化により、タイミング信号φoeがハイレベルとされることにより、まず先頭Xアドレスxsa及び先頭Yアドレスysaにより指定されるアドレスの8ビットの記憶データ(xsa・ysa)が読み出され、データ入出力端子D0〜D7を介して送出されるシリアル読み出し動作が実行され、
シリアルクロック号SCの各立ち上がりエッジにおいて、先頭YアドレスバッファYBSが歩進され、同様なシリアル読み出し動作が実行され、シリアルクロック信号SCの各立ち上がりエッジにおいて、さらに先頭YアドレスバッファYBSが歩進され、
先頭YアドレスバッファYBSの計数値すなわち内部アドレス信号y0〜y7がその末尾のアドレスy255に達したとき、タイミング信号φycと同時にタイミング信号φxcが一時的にハイレベルとされる結果、先頭XアドレスバッファXBSの計数値すなわち内部アドレス信号x0〜x7が歩進され、次のアドレスxsa+lとなり、
以下、上記のようなシリアル読み出し動作と先頭XアドレスバッファXBS及び先頭YアドレスバッファYBSの歩進動作が繰り返されるシリアルアクセスメモリ。

3.本願発明と刊行物1記載発明との対比
(1)対比
本願発明と刊行物1記載発明とを対比すると、刊行物1記載発明の「入出力バッファ7」、「入力端子Din及び出力端子Dout」、「クロックC」は、その機能からみて、本願発明の「出力バッファ」、「入出力端子」、「読み出しクロック信号」に相当し、ROM(リード・オンリ・メモリ)は、一般的に不揮発性半導体メモリであるので、刊行物1記載発明の「ROM」は、本願発明の「不揮発性半導体メモリ」に相当している。
また、「ページ内読み出しモード」に関する本願明細書及び図面の【0007】の「図25は、現在実用化されている4M NAND構造半導体メモリの動作モードを説明した図面であり、図25(a)に示すようにカラム方向に512ビット×8(I/O)=4096本のビット線が配置され、ロウ方向に128NAND束×8ビット=1024本のワード線が配置されている。…(中略)…読み出し時は、メモリセルのデータをデータレジスタに転送した後に特定カラムアドレスデータを読み出すランダム読み出しモード(図25(d))とデータレジスタの内容だけを読み出すページ内読み出しモード(図25(e))に分けられる。ロウ・アドレス(ページアドレス)が切り換わる場合はランダム読み出し状態となり、メモリセルのデータ読み出しに10μsec の時間を要するが、カラムアドレス(ページ内アドレス)が切り換わる場合はページ読み出しが可能となり、70nsecの高速読み出しが行なえる。」という記載から明らかなように、「ページ読み出し」とは「カラムアドレス(ページ内アドレス)が切り換わる場合の高速読み出し」のことであり、「ロウ」や「カラム」という用語の代わりに、「行」や「列」、または「X」や「Y」という用語が使われることは、技術常識であるから、刊行物1記載発明の「X系のアドレス信号Axi」、「Y系のアドレス信号Ayi」、「1行」は、本願発明の「ロウアドレス」、「カラムアドレス」、「ページ」に相当し、刊行物1記載発明の「所望の行から所望の行まで連続的に読み出すことができるROM」が、ページ読み出し可能なことは、明らかである。
また、刊行物1記載発明の「カウンタ5a」は、内部信号発生回路4からの制御信号φcによって、CPU等から供給される先頭アドレスを示すアドレス信号Axiを取り込むから、本願発明の「外部から入力される読み出しスタート番地を記憶するアドレス入力手段」に相当している。
そして、刊行物1記載発明において、「先頭アドレスを含む一行のデータがセンスアンプ8に読み出され、読み出された一行分のデータは全ビット同時に、バッファレジスタ9に転送され」る動作と、「バッファレジスタ9のデータが、Yデコーダ3bによって順次読み出され」る動作は、所望の行から所望の行まで連続的に繰り返されるから、刊行物1記載発明の「ROM」が、本願発明の「データレジスタからの1ページ分のデータ出力の終了後に、前記メモリセルのデータを前記データレジスタに転送する、読み出し手段」に相当するものを有している。
また、刊行物1記載発明において、クロックCによってカウントアップするカウンタ5bからカウンタ5aにキャリーが送られてカウンタ5aが一だけカウントアップされ、カウンタ5aの出力が供給されるXデコーダ3aにより先頭アドレスを含む一行のデータがセンスアンプ8に読み出され、カウンタ5bの出力が供給されるYデコーダ3bによりバッファレジスタ9に保持されているデータが1ビットずつ順次出力されるから、本願発明のようにカラムアドレスを読み出しクロック信号に応答して順次インクリメントし、前記ロウアドレスをインクリメントし、かつ、前記カラムアドレスを次ページ内の先頭カラムアドレスに設定して、この次ページのデータ読み出しを開始するものとして構成されていることは明らかである。

(2)一致点及び相違点
したがって、本願発明と刊行物1記載発明との一致点及び相違点は、次のとおりである。

[一致点]
ほぼマトリクス状に配列された複数のメモリセルを有し、前記メモリセルのうちの選択した行に並ぶもののデータをパラレルに複数のデータレジスタに転送し、それらのデータレジスタ内のデータをシリアルに外部に出力し、順次この動作を繰り返えす、ページ読み出し可能な不揮発性半導体メモリであって、
外部から入力される読み出しスタート番地を記憶するアドレス入力手段と、
出力バッファに接続された入出力端子と、
前記データレジスタからの1ページ分のデータ出力の終了後に、前記メモリセルのデータを前記データレジスタに転送する、読み出し手段と、
カラムアドレスを前記読み出しクロック信号に応答して順次インクリメントし、前記ロウアドレスをインクリメントし、かつ、前記カラムアドレスを次ページ内の先頭カラムアドレスの選択信号に設定して、この次ページのデータ読み出しを開始するものとして構成された不揮発性半導体メモリである点。

[相違点]
相違点a
本願発明では、読み出し手段が、メモリセルのデータをデータレジスタに転送している間、アクセス不可を示すビジー信号を外部に出力する、ビジー信号出力端子を備え、複数個の不揮発性半導体メモリを有するメモリシステムであって、少なくとも二つの不揮発性半導体メモリのビジー信号出力端子同士、および入出力端子同士を共通に接続しているのに対して、
刊行物1記載発明では、読み出し手段が、ビジー信号出力端子を備えず、複数個の不揮発性半導体メモリを有するメモリシステムでもない点。

相違点b
「出力バッファ」が、本願発明では、データレジスタに接続されたバスに接続されているのに対して、
刊行物1記載発明では、バスに接続されていることが明らかでない点。

相違点c
本願発明では、「入出力端子」が、出力バッファとアドレス入力手段とに接続され、アドレス入力手段に記憶される「外部から入力される読み出しスタート番地」が、カラムアドレスとロウアドレスとを含み、前記読み出しクロック信号の一連の遷移のうち、先頭の遷移に応答して前記読み出しスタート番地に格納されたデータを出力し、アドレス入力手段に記憶されたアドレスを読み出しクロック信号に応答してインクリメントするアドレス制御手段を有しているのに対して、
刊行物1記載発明では、「入出力端子」がアドレス入力手段には接続されず、アドレス入力手段に記憶される「外部から入力される読み出しスタート番地」がカラムアドレスを含まず、アドレス入力手段に記憶されたアドレスを読み出しクロック信号に応答してインクリメントするアドレス制御手段を有していない点。

相違点d
ロウアドレスをインクリメントするカラムアドレスが、本願発明では、ページ内の最終カラムアドレスであるのに対して、
刊行物1記載発明では、ワード線の選択レベルへの立上がりの遅れによる読出し動作の遅れが見かけ上なくなり高速読出し動作を可能にするために、カウンタ5bが完全にオーバーフローする、つまりページ内の最終カラムアドレスよりも前のカラムアドレスである点。

相違点e
本願発明では、読み出しクロック信号の第1の論理状態において出力バッファがイネーブルされるのに対して、
刊行物1記載発明では、出力バッファのイネーブルについて明らかでない点。

4.相違点についての当審の判断
(1)相違点aについて
特開平2-94198号公報(第4頁右下欄第1行〜同欄第18行の「E2PROMアレイ11のビット線の本数を512本とし、シフトレジスタ16はこのビット線本数の4倍の容量を持つ。…(中略)…R/Bは、Ready/Busy信号であり、書込み中はこれが“L”レベルとなって外部に書込み中であることを知らせる。」、第5頁左上欄第20行〜同頁右上欄第10行の「第7図は、読出し動作を説明するためのタイミング図である。…(中略)…R/Bはメモリセルから512×4個のデータをシフトレジスタ16に転送する時間“L”レベルになり、出力待ちを外部に知らせる。」参照)、特開昭63-81692号公報(第1図の「BUSY信号の端子」、第2頁右上欄第13行〜同頁左下欄第2行の「ダイナミック型メモリセルがマトリックス配置されて構成される第1のメモリアレイに対してはワード線の単位でのアクセスを行うとともに、上記第1のメモリアレイにおける1つのワード線に結合されるメモリセルの数に対応した記憶容量を持つスタティック型メモリセルにより構成される第2のメモリアレイ…(中略)…を介して、上記第1のメモリアレイに対してワード線の単位での書き込み/読み出しを行う」、第3頁右上欄第3行〜同欄第7行の「第1のメモリアレイDRAMの1つのワード線に結合される記憶容量を1ページとすると、第2のメモリアレイSRAMは、1ペ一ジ分の記憶容量を持つようにされる。」、第4頁左上欄第11行〜同欄第15行の「制御回路CONTは、上記第1のメモリアレイDRAMと第2のメモリアレイSRAMとの間でのデータ転送動作のときに、外部装置に対してメモリアクセスを禁止するビジー信号BUSYを送出する。」参照)等により、読み出し手段が、メモリセルのデータを転送している間、アクセス不可を示すビジー信号を外部に出力する、ビジー信号出力端子を備えることは、周知であるから、刊行物1記載発明の「読み出し手段」も、メモリセルのデータをデータレジスタに転送している間、アクセス不可を示すビジー信号を外部に出力する、ビジー信号出力端子を備えるようにすることは、当業者が適宜なし得る設計事項にすぎない。
また、特開昭63-48688号公報(図の「各メモリM1〜M4のアドレス入力端Add、リード出力端OUT、ライト入力端IN、コントロール回路C1〜C4に共通に入力されるコントロールバス3上のリード/ライト制御信号R/W」、第1頁左下欄第19行〜同頁右上欄第1行の「この発明は、EEPROMとかEAROMなどと呼ばれている電気的に記憶内容を書き換え可能な不揮発性メモリを用いたメモリ装置に関する。」参照)、特開平3-252993号公報(第2図の「E2PROMの情報書き込み装置の、アドレス信号線l-1、データ信号線l-2、リード/ライト信号線l-3」参照)等により、複数個の不揮発性半導体メモリによってメモリシステムを構成して、少なくとも二つの不揮発性半導体メモリの端子を共通に接続することは周知であるから、刊行物1記載発明の不揮発性半導体メモリを複数用いてメモリシステムとして構成し、少なくとも二つの不揮発性半導体メモリのビジー信号出力端子同士、および入出力端子同士を共通に接続することも、当業者が適宜なし得る設計事項にすぎない。

(2)相違点bについて
特開昭61-139990号公報(第1図の「I/Oバス9」参照)、特開昭61-239491号公報(第5図の「データ・バス・ラインDB」参照)、特開平2-8933号公報(第1図、第3図のリードデータレジスタ6とデータ出力バッファ11との間の出力バスである「データ線21」参照)等により、データレジスタに接続されたバスを介してデータレジスタからのデータを出力することは、周知なので、刊行物1記載発明において、データレジスタからのデータを出力する「出力バッファ」にデータレジスタに接続されたバスを接続することは、当業者が適宜なし得る設計事項にすぎない。

(3)相違点c、dについて
刊行物2記載発明の「出力バッファOB」、「先頭Xアドレスxsa、先頭Yアドレスysaを記憶する先頭XアドレスバッファXBS、先頭YアドレスバッファYBS」、「データ入出力端子D0〜D7」は、それぞれ、本願発明の「出力バッファ」、「外部から入力される読み出しスタート番地を記憶するアドレス入力手段」、「入出力端子」に相当している。
また、刊行物2記載発明では、「シリアルクロック号SCの各立ち上がりエッジにおいて、先頭YアドレスバッファYBSが歩進され、同様なシリアル読み出し動作が実行され、シリアルクロック信号SCの各立ち上がりエッジにおいて、さらに先頭YアドレスバッファYBSが歩進され」るから、刊行物2記載発明の「シリアルクロック号SC」は、本願発明の「読み出しクロック信号」に相当し、刊行物2記載発明は、「アドレス入力手段に記憶されたアドレスを読み出しクロック信号に応答してインクリメントするアドレス制御手段」を有し、「カラムアドレスを読み出しクロック信号に応答して順次インクリメントする」ことは明らかである。
また、刊行物2記載発明の「データ入出力端子D0〜D7」には、入力バッファIBが接続され、その入力バッファIBには、先頭Xアドレスxsa、先頭Yアドレスysaを記憶する先頭XアドレスバッファXBS、先頭YアドレスバッファYBSが接続され、先頭Xアドレスxsa、先頭Yアドレスysaが供給されているから、刊行物2記載発明の「データ入出力端子D0〜D7」が、先頭Xアドレスxsa、先頭Yアドレスysaを記憶する先頭XアドレスバッファXBS、先頭YアドレスバッファYBSに接続されているといえる。
さらに、刊行物2記載発明では、シリアルクロック信号SCの所定の位相において、そのレベルが変化されるシリアル入出力イネーブル信号SEのロウレベル変化により、タイミング信号φoeがハイレベルとされることにより、まず先頭Xアドレスxsa及び先頭Yアドレスysaにより指定されるアドレスの8ビットの記憶データ(xsa・ysa)が読み出され、データ入出力端子D0〜D7を介して送出されるシリアル読み出し動作が実行されるから、読み出しクロック信号の一連の遷移のうち、先頭の遷移に応答して読み出しスタート番地に格納されたデータを出力することは明らかである。
そして、刊行物2記載発明では、先頭YアドレスバッファYBSの計数値すなわち内部アドレス信号y0〜y7がその末尾のアドレスy255に達したとき、先頭XアドレスバッファXBSの計数値すなわち内部アドレス信号x0〜x7が歩進され、次のアドレスxsa+lとなり、以下、上記のようなシリアル読み出し動作と先頭XアドレスバッファXBS及び先頭YアドレスバッファYBSの歩進動作が繰り返されるから、カラムアドレスが最終カラムアドレスに達すると前記ロウアドレスをインクリメントし、かつ、前記カラムアドレスを先頭カラムアドレスに設定して、次のデータ読み出しを開始することは明らかである。
したがって、刊行物2記載発明は、本願発明の用語を用いると、次のような発明であると認められる。

外部から入力されるカラムアドレスとロウアドレスとを含む読み出しスタート番地を記憶するアドレス入力手段と、
出力バッファと前記アドレス入力手段とに接続された入出力端子と、
アドレス入力手段に記憶されたアドレスを読み出しクロック信号に応答してインクリメントするアドレス制御手段と、
を有し、
読み出しクロック信号の一連の遷移のうち、先頭の遷移に応答して読み出しスタート番地に格納されたデータを出力し、
このカラムアドレスを読み出しクロック信号に応答して順次インクリメントし、前記カラムアドレスが最終カラムアドレスに達すると前記ロウアドレスをインクリメントし、かつ、前記カラムアドレスを先頭カラムアドレスに設定して、この次のデータ読み出しを開始することにより、外部から入力されるカラムアドレスとロウアドレスとを含む読み出しスタート番地からデータをシリアルに外部に出力する半導体メモリ。

そうすると、刊行物1記載発明も刊行物2記載発明も、データをシリアルに外部に出力する半導体メモリであるから、刊行物1記載発明のシリアルアクセスモード時において、刊行物2記載発明のように外部から入力されるカラムアドレスとロウアドレスとを含む読み出しスタート番地からデータをシリアルに外部に出力するために、刊行物2記載発明の「アドレス入力手段」、「入出力端子」及び「アドレス制御手段」を用いて、読み出しクロック信号の一連の遷移のうち、先頭の遷移に応答して前記読み出しスタート番地に格納されたデータを出力し、アドレス入力手段に記憶されたアドレスを読み出しクロック信号に応答してインクリメントするアドレス制御手段を有するようにすることは、当業者が容易に想到し得ることである。
また、刊行物1記載発明のシリアルアクセスモード時において、ワード線の選択レベルへの立上がりの遅れを問題にしなければ、ページ内の最終カラムアドレスよりも前のカラムアドレスである必要がないことは、当業者に自明であるから、ページ内の最終カラムアドレスに達するとロウアドレスをインクリメントするように構成することは、当業者が適宜なし得る設計事項にすぎない。

(4)相違点eについて
特開昭62-71095号公報(第1頁左下欄第20行〜同頁右下欄3行の「この発明は…(中略)…ニブルモードを備えたダイナミック型RAMに利用して有効な技術に関する。」、第6頁左下欄第11行〜同頁右下欄3行の「カラムアドレスストローブ信号CASをロウレベルにすると、これに同期してタイミング信号DOEがハイレベルにされ、データ出力回路DOBが動作状態にされ…(中略)…CAS信号のロウレベルに同期してデータ出力回路を動作状態にさせることにより、シリアルに信号D2、D3を送出するものである。」参照)、特開昭63-39195号公報(第1図の「CAS信号入力に基いて所定のクロックを発生する第2のクロック発生回路13」よりのクロックによりイネーブルされる「データ出力バッファ10」、第1頁左下欄第19行〜同頁右下欄第2行の「本発明は半導体メモリに係り、特にニブルモードを有するメモリのニブルモードでの読み出し動作における…(中略)…に関する。」参照)に記載されているように、シリアルアクセスモードを有する半導体メモリにおいて、第1の論理状態の読み出しクロック信号によりイネーブルされる出力バッファが周知であるから、刊行物1記載発明の出力バッファとして、上記周知の出力バッファを用いることは、当業者が適宜なし得る設計事項にすぎない。

そして、本願発明の奏し得る作用効果は、刊行物1記載発明、刊行物2記載発明、及び上記各周知技術から、当業者が容易に予測し得る程度のものである。

5.むすび
以上のとおりであるから、本願発明は、刊行物1記載発明、刊行物2記載発明、及び上記各周知技術から、当業者が容易に想到し得たものであるので、特許法第29条第2項の規定により特許を受けることができない。

よって、結論のとおり審決する。
 
審理終結日 2006-01-10 
結審通知日 2006-01-13 
審決日 2006-01-30 
出願番号 特願2002-291531(P2002-291531)
審決分類 P 1 8・ 121- Z (G11C)
最終処分 不成立  
前審関与審査官 飯田 清司  
特許庁審判長 大日方 和幸
特許庁審判官 野崎 大進
山崎 慎一
発明の名称 メモリシステム  
代理人 川崎 康  
代理人 橘谷 英俊  
代理人 吉元 弘  
代理人 佐藤 泰和  
代理人 吉武 賢次  

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