• ポートフォリオ機能


ポートフォリオを新規に作成して保存
既存のポートフォリオに追加保存

  • この表をプリントする
PDF PDFをダウンロード
審決分類 審判 査定不服 2項進歩性 特許、登録しない。 G09G
審判 査定不服 5項独立特許用件 特許、登録しない。 G09G
管理番号 1144655
審判番号 不服2003-18263  
総通号数 83 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 1999-01-12 
種別 拒絶査定不服の審決 
審判請求日 2003-09-18 
確定日 2006-10-05 
事件の表示 平成9年特許願第159428号「表示制御装置」拒絶査定不服審判事件〔平成11年1月12日出願公開、特開平11-7272号〕について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 第1 手続の経緯
本件は、平成9年6月17日にされた特許出願(平成9年特許願第159428号。以下「本件出願」という。)につき、拒絶査定が平成15年8月13日付けでされたところ、この拒絶査定に対する審判が同年9月18日に請求され、手続補正書が同日に提出されたものである。

第2 平成15年9月18日付け補正についての補正の却下の決定
1 補正の却下の決定の結論
平成15年9月18日付け補正を却下する。
2 補正の却下の決定の理由
(1)平成15年9月18日付け補正(以下「本件補正」という。)の内容
本件補正は、本件出願の明細書の特許請求の範囲を次のとおり補正するものである。
ア 本件補正前の特許請求の範囲
「【請求項1】 CPUから出力される表示コードアドレスが入力され表示コードを出力するRAMと、前記表示コードが入力され表示データアドレスを生成し出力するROMアドレス生成部と、前記表示データアドレスが入力され表示データを出力するROMと、前記表示データが入力され前記表示データをRGB表示データに変換する色データ変換部とから成り、
前記色データ変換部が色変換データを分けて蓄積するための複数のカラーパレットを備え、また、前記RAMに蓄積されている表示コードが前記複数のカラーパレットから表示用カラーパレットを選択するためのパレット選択ビットを有し、
前記ROMアドレス生成部において、パレット選択ビットを有する前記表示コードをデコードし、パレット選択信号を前記色データ変換部に出力することによって前記複数のカラーパレットの中から表示用カラーパレットを選択することを特徴とする表示制御装置。」
イ 本件補正後の特許請求の範囲
「【請求項1】 CPUから出力される表示コードアドレスが入力され表示コードを出力するRAMと、前記表示コードが入力され表示データアドレスを生成し出力するROMアドレス生成部と、前記表示データアドレスが入力され表示データを出力するROMと、前記表示データが入力され前記表示データをRGB表示データに変換する色データ変換部とから成り、
前記色データ変換部が色変換データを分けて蓄積するための複数のカラーパレットを備え、また、前記RAMに蓄積されている表示コードごとに前記複数のカラーパレットから表示用カラーパレットを選択するためのパレット選択ビットを有し、
前記ROMアドレス生成部において、パレット選択ビットを有する前記表示コードをデコードし、パレット選択信号を前記色データ変換部に出力することによって前記複数のカラーパレットの中から表示用カラーパレットを選択することを特徴とする表示制御装置。」
(2)本件補正の適否について
本件補正は、本件出願の請求項1に係る発明を特定するために必要な事項である「表示コードが・・・パレット選択ビットを有し」を「表示コードごとに・・・パレット選択ビットを有し」と限定するものであって、特許法17条の2第4項2号の特許請求の範囲の限定的減縮を目的とするものである。
そこで、本件補正後の請求項1に係る発明(以下「本願補正発明」という。)が特許出願の際独立して特許を受けることができるものであるか検討する。
ア 刊行物に記載された発明
原査定の拒絶の理由に引用された刊行物及びその記載事項は以下のとおりである。
(ア)特開平7-121153号公報(以下「刊行物1」という。)
刊行物1には、図面とともに、「【0001】【産業上の利用分野】本発明は、テレビ、ビデオ等の画面上に、キャラクタ情報やグラフィック情報等の表示情報を展開して表示するオンスクリーン表示装置に関するものである。」、「【0012】・・・本発明は、かかる現状に鑑みてなされたものであり、RAM容量を増やすことなく画素単位での着色を可能となし、簡単な回路構成でもって、グラフィック情報を表現性豊かにオンスクリーン表示できるオンスクリーン表示装置を提供することを目的としている。」、「【0013】【課題を解決するための手段】上記目的を達成するために、本請求項1にかかる発明は、キャラクタ情報やグラフィック情報等の表示情報を、画面上に展開して表示するオンスクリーン表示装置であって、更に、前記表示情報を、画面水平方向にX個、垂直方向にY個の画素集合体として画面上に展開され、1画素あたり2N個の色情報を持つ固定のパターン情報として記憶する第1の記憶手段と、前記第1の記憶手段が記憶したパターン情報の中の所定のパターンを指定するための書き換え可能なコード情報を記憶する第2の記憶手段と、前記第1の記憶手段が記憶したパターン情報の中から表示すべき所定のパターンを選択するために、前記第2の記憶手段に対して、該当するコードを指定するコード指定手段と、前記第1の記憶手段が記憶したパターン情報の中の、前記コード指定手段が指定したコードに対応する所定のパターンを、画面表示させるための画像情報に変換する変換手段と、前記変換手段によって得られた画像情報を、画面上の所定位置に表示させる制御を行う表示制御手段と、を備えたことを特徴としている。【0014】また本請求項2にかる発明は、請求項1記載のオンスクリーン表示装置であって、更に、前記変換手段が、複数個の色変換テーブルを備え、所定のパターンを、該複数個の色変換テーブルの中の何れかを使用して画像情報に変換するように構成される一方、前記第2の記憶手段が、前記コード情報と併せて前記複数個の色変換テーブルの中の何れかを指定する書き換え可能なテーブル番号を記憶すると共に、前記コード指定手段が、該当するコードを指定する場合に、使用する前記色変換テーブルの番号を併せて指定することを特徴としている。」、「【0019】【実施例】以下、本発明の一実施例を図面に従って、具体的に説明する。図1は、本発明にかかるオンスクリーン表示装置の基本的な回路構成を示すブロック図である。このオンスクリーン表示装置は、CPU1と、読み出しアドレス発生器2と、アドレス切り換えスイッチ3と、ビデオRAM4と、グラフィックパターンROM5と、色変換テーブル6と、表示制御回路7とから構成されている。そして、この回路構成においては、ビデオRAM4と、グラフィックパターンROM5と、色変換テーブル6を使用して、グラフィック情報のオンスクリーン表示を実現するようになっている。【0020】グラフィックパターンROM5には、テレビ、ビデオ等の画面上に表示させようとするグラフィック情報が、色情報を持ったグラフィックパターンデータとして記憶されている(その詳細については、図3において説明する)。なお、キャラクタ情報については、グラフィック情報の一形態として捉えており、ここでは広く、グラフィック情報として取り扱うものとしている。また、ビデオRAM4には、グラフィックパターンROM5に記憶されているグラフィックパターンデータについてのアドレスとなるグラフィックパターンコードが記憶されている。【0021】次に、図に示す回路構成に従い、グラフィック情報をオンスクリーン表示するための具体的な回路動作について説明する。CPU1では、ビデオRAM4に対して、アドレスを指定して(図中、CPUアドレスとして矢印表示している)、CPUデータを出力し、グラフィックパターンコードの書き込みと読み出しの制御を行なっている。【0022】また、読み出しアドレス発生器2では、最終的な画面のリフレッシュに合わせて、ビデオRAM4とグラフィックパターンROM5の両メモリに対して、読み出しアドレスを供給している。なお、ビデオRAM4に記憶されたグラフィックパターンコードを書換える場合には、アドレス切り換えスイッチ3によって、アドレスの切り換えが行われるようになっている。【0023】更に、ビデオRAM4から読み出されたグラフィックパターンコードは、グラフィックパターンROM5に供給され、そこに記憶されているグラフィックパターンデータ(色情報を含む)が読み出される。そして、読み出されたグラフィックパターンデータは、色変換テーブル6に供給される。そして、色変換テーブル6で色変換されたグラフィックパターンデータは、次なる表示制御回路7に供給され、CRT画面にグラフィック情報をオンスクリーン表示するための制御が行われる。その結果、CRT画面上の該当する表示位置に対して、R、G、Bデータと共に、SWデータが出力される。【0024】図2は、図1に示す回路構成で行われるグラフィック情報のオンスクリーン表示のための制御を示すフローチャートである。先ず、読み出しアドレス発生器2にて、例えば、テレビの同期信号に同期して、読み出しアドレス(ここでは、上位アドレスをグラフィックパターンコードの読み出しに、下位アドレスをグラフィックパターンの読み出しに割り当てている)を発生する(S1)。次に、読み出しアドレス(上位)に従って、ビデオRAM4に記憶されたグラフィックパターンコードを読み出し、グラフィックパターンROM5に出力する(S2)。更に、グラフィックパターンコードと読み出しアドレス(下位)に従って、グラフィックパターンROM5よりグラフィックパターンを読み出し、色変換テーブル6に出力する(S3)。続いて、グラフィックパターンにおける各画素についての色コードを、色変換テーブルを使用してR、G、Bの色データに変換し、表示制御回路7に出力する(S4)。そして、R、G、Bの色データをD/A変換してCRTに出力すると共に、ブランキング処理等の表示制御を行う(S5)。【0025】図3は、図1に示すグラフィックパターンROM5の構成を示す模式図である。図中、Xは、1コード当たりのグラフィックパターンの画面水平方向の画素数を示しており、Yは、同じく、1コード当たりのグラフィックパターンの画面垂直方向の画素数を夫々示している。また、Nは、1画素当たりのビット数を示している。即ち、グラフィックパターンROM5では、1画素当たりNビットの情報を有するものとしており、結局のところ、1画素に対して2N色の色数を表現できるようになっている。図に示す例では、X=8、Y=8、N=4としているので、1コード当たりの水平及び垂直画素数は夫々8であって、各画素単位毎に24=16色の着色ができるようになっている。従って、この例の場合、必要なROM容量は、1コード当たり8×8×4の256ビットとなる。【0026】なお、上記構成のグラフィックROM5から読み出された1画素当たりNビットの色情報が、色変換テーブル6に入力され、CRT画面上における実際の表示色情報に変換され、更に、該表示色情報が、表示制御部7にて、表示ON/OFFの制御、ブランキング処理、スーパインポーズ表示のための切り換えスイッチ信号の生成など、表示に必要な各種の処理を施されて、オンスクリーンの画像情報としてCRT画面に出力されることになる。」、「【0027】図4は、本発明にかかるオンスクリーン表示装置の他の回路構成の例を示すブロック図である。図1に示す回路構成と比較すれば明らかなように、この回路構成においては、複数個の色変換テーブル(ここでは、No.1〜No.4の4つの色変換テーブルを使用している)を設けており、更に、ビデオRAMには、画面に表示すべきグラフィックパターンコードと共に、使用する色変換テーブルの番号を記憶するようになっている。そして、記憶した該色変換テーブル番号に従いビデオRAMから出力される色変換テーブル選択信号によって、使用すべき色変換テーブルが選択されるようになっている。【0028】このような回路構成をとることにより、所定のグラフィックパターンに対し、CRTの1画面上にて複数の異なった色でもって表現することが可能となる。なお、上記実施例においては、1枚或いは複数枚の色変換テーブル6を使用する例を挙げて説明したが、グラフィックパターンROM5から供給される色情報を、R、G、Bの色信号や、或いは2N階調の輝度信号として、CRT画面上に直接表示させるような構成とすることも可能である。また、色変換テーブル6を固定のものとせずに、そのテーブル内容を書き換えることができるようにすることにより、同一のグラフィックパターンに対する着色を、更に表現色豊かに表示することが可能となる。」、「【0029】【発明の効果】以上の本発明によれば、グラフィックパターン及びそれを構成する個々の画素についての色情報が、第1の記憶手段であるグラフィックパターンROMに記憶されており、第2の記憶手段であるビデオRAMには、グラフィックパターンコードのみが記憶されている。このため、ビデオRAMとしては、容量の小さいものを使用することが可能となる。また、使用するCPUとしては、ビデオRAMに対するグラフィックパターンコードの書き込みと読み出しの制御を行うだけで済むので、処理速度の比較的低速のものを使用することが可能となる。更に、使用するソフトウェアについても、比較的単純な構成のものとなる。【0030】このように、従来のキャラクタ方式では実現できなかった画素単位での表現力豊かな着色を可能とするオンスクリーン表示を、簡単な回路構成でもって、安価に実現することができるようになる。また、複数個の色変換テーブルを使用することにより、同一のグラフィックパターンを、同一の画面上にて異なった色でもって表現することが可能となり、このようにすれば、グラフィックパターンROMの容量を増やさずに、より一層の表現力を高めることが可能となる。」等の記載がされている。
(イ)特開平8-56138号公報(以下「刊行物2」という。)
刊行物2には、図面とともに、「【0001】【産業上の利用分野】本発明は発振装置及び表示データ処理装置に関し、特に低消費電力動作が可能な発振装置及び表示データ処理装置に関する。」、「【0106】(実施例10)実施例10は、本発明に係る表示データ処理装置の更なる具体例を示すものであり、図15にその構成が示される。【0107】表示データ処理装置の代表例である文字パターン発生器付きの表示データ処理装置に本発明を適用した場合を説明する。ここで表示データRAM(表示データメモリ)55・CGROM(文字パターン発生回路)59・ドライバ回路63は、各々、実施例7〜9の第1メモリ・第2メモリ・格納手段に相当するものである。【0108】ここで表示データRAM55は、マイクロコントローラ及びプロセッサー等から送られる1画面分の文字コード信号を記憶する。CGROM59は、この文字コード信号に対応した文字パターンを発生する。ドライバ回路(信号駆動回路)63は、文字パターン信号を1水平期間中に時分割記憶するラッチ機能を有する。そして、この表示データ処理装置を用いて、ドライバー回路63により駆動される複数の信号電極と、走査駆動回路により順次走査される複数の走査電極とが交差するドットマトリックスパネルに対して文字パターン等を表示する。【0109】例えばドットマトリックスパネルにN×Mの文字を表示し、1文字の構成がn×mドットである場合を考える。1文字の中の1画素行(1ドットライン)分のデータが、表示データRAM55からCGROM59を介してドライバー回路63へと転送される一連の動作の期間を1C(1キャラクタ)とする。またCGROM59のデータ出力をnビットとする。するとN×1Cの期間が1ドットライン期間(1H)となり、M×m×N×1Cの期間が1フレーム期間(1FR)となる。【0110】マイクロコントローラ及びプロセッサー等からの表示データRAM55に対する表示データの書き込みは、書き込み用データ信号83と、アドレス信号49(書き込み用アドレス信号84をアドレスデコーダ64によりアドレスデコードしたもの)とに基づいて行われる。【0111】発振装置50より出力されたクロック信号70は、タイミング発生回路51に入力される。タイミング発生回路51は必要な制御信号であるRAM用アドレス信号77、CGROM用アドレス信号78を発生する。表示データRAM55は1種のフレームメモリーであって文字(表示)コードが格納されている。CGROM59には表示データRAM55の文字コードに対応する文字パターンデータ(表示データ)が格納されている。ドライバー回路63はCGROM59から出力される文字パターンデータ82をラッチし、かつ蓄積する。そしてその蓄積された文字パターンデータに応じた液晶駆動電圧を液晶パネルに送り、これにより液晶パネルへ表示画面が表示される。【0112】図16には、従来の手法(図37(A)参照)で表示データ処理装置を構成したものが比較例として示される。【0113】実施例10(図15参照)と比較例との相違点は、実施例10では、アドレスデコーダ53、表示データRAM55、アドレスデコーダ57、CGROM59、アドレスデコーダ61の各々に対応して、ダミー回路である等価回路54、56、58、60、62が設けられている点である。【0114】また比較例では、タイミング発生回路251が、アドレスデコーダ253、表示データRAM255、アドレスデコーダ257、CGROM259、アドレスデコーダ261に対して読み出し及びプリチャージのための信号270、274、275を発生している。これに対して、実施例10ではこれらを発生しない。即ち実施例10では、発振装置50より出力されたクロック信号70がRSラッチ回路52に入力され、このRSラッチ回路52の出力71が、アドレスデコーダ53の等価回路54に入力される。そして等価回路54の出力72は、等価回路56、58、60、62を経由してプリチャージ信号76となり、このプリチャージ信号76はRSラッチ回路52にフィードバックされている。【0115】次に実施例10における表示データの読み出し動作について説明する。【0116】表示データRAM55のアドレス信号77は、発振装置50から出力されるクロック信号70に基づきタイミング発生回路51により生成され、表示データRAM用のアドレスデコーダ53に入力される。更にクロック信号70は、RSラッチ回路52を経て読み出し信号71としてアドレスデコーダ53及び等価回路54に入力される。そして読み出し信号72、アドレス信号79が、等価回路54、アドレスデコーダ53から同時に出力される(79よりも72を遅くしてもよい)。ここで読み出し信号71はLレベルで有効レベル(アクティブ)となり、クロック信号70がLレベルの時に読み出し信号71もLレベルになる。【0117】表示データRAM55は、アドレスデコードされたアドレス信号79の状態に応じて読み出し信号72によってアドレスセットされる。ここで読み出し信号72はアドレスデコードに要する時間分だけ読み出し信号71よりも遅れている。読み出し信号72がLレベルになると、文字コード信号80とCGROM用読み出し信号73とが同時に出力される(80よりも73を遅くしてもよい)。【0118】CGROM用のアドレスデコーダ57は、文字コード信号80及びアドレス信号78の状態に応じたアドレスデコードを行い、アドレス信号81をCGROM59に出力する。ここで読み出し信号74は、アドレス信号81と同時に出力されており(81よりも74を遅くしてもよい)、アドレスデコードに要する時間分だけ読み出し信号73よりも遅れている。次に、読み出し信号74により文字パターンデータ82、読み出し信号75が同時に出力される(82よりも75を遅くしてもよい)。【0119】ドライバー回路用のアドレスデコーダ61は、アドレス信号77の状態に応じたアドレスデコードを行い、変換アドレス信号(取り込み信号)48をドライバー回路63に出力する。これによりドライバー回路63をアドレスセットするとともに文字パターンデータ82をドライバ回路63にラッチし蓄積する。ここでプリチャージ信号76と変換アドレス信号48とは同時に出力されている(48よりも76を遅くしてもよい)。【0120】プリチャージ信号76はRSラッチ回路52にフィードバックされる。そしてアドレスデコーダ53、表示データRAM55、アドレスデコーダ57、CGROM59、アドレスデコーダ61等を次々にプリチャージする。従ってこの場合には、信号71、72、73、74、75はプリチャージ信号となる。こうして読み出し動作及びプリチャージ動作を繰り返すことで、表示データが読み出される。」等の記載がされている。
イ 本願補正発明についての当審の判断
本願補正発明と刊行物1に記載された発明とを対比する。
刊行物1に記載された発明のCPUは、CPUアドレスを出力するものであるから、本願補正発明の「CPU」に相当し、刊行物1に記載された発明のビデオRAMは、前記CPUアドレスが入力されグラフィックパターンコードを出力するものであるから、本願補正発明の「RAM」に相当する。
刊行物1に記載された発明のグラフィックパターンROMは、グラフィックパターンを出力するものであるから、本願補正発明の「ROM」に相当する。
刊行物1に記載された発明の複数個の色変換テーブルは、グラフィックパターンが入力され各画素についての色コードをR、G、Bの色データに変換するものであるから、本願補正発明の「色データ変換部」に相当し、この複数個の色変換テーブルは、色変換用のデータのテーブルであるから、本願補正発明の「複数のカラーパレット」にも相当する。
刊行物1に記載された発明では、ビデオRAMにグラフィックパターンコードと使用する色変換テーブルの番号を記憶しているから、グラフィックパターンコードごとに色変換テーブルの番号を有しているということができ、データを記憶する場合にはビットとして記憶されるから、この色変換テーブルの番号は、本願補正発明の「パレット選択ビット」に相当する。
刊行物1に記載された発明のCPU、ビデオRAM、グラフィックパターンROM、色変換テーブル等は、オンスクリーン表示のための制御を行うものであるから、本願補正発明の「表示制御装置」に相当する。
そうすると、本願補正発明と刊行物1に記載された発明とは、以下の一致点で一致し、以下の相違点で相違する。
一致点 本願補正発明と刊行物1に記載された発明とが「CPUから出力される表示コードアドレスが入力され表示コードを出力するRAM」と、「アドレスが入力され表示データを出力するROM」と、「前記表示データが入力され前記表示データをRGB表示データに変換する色データ変換部」とから成り、「前記色データ変換部が色変換データを分けて蓄積するための複数のカラーパレットを備え、また、前記RAMに蓄積されている表示コードごとに前記複数のカラーパレットから表示用カラーパレットを選択するためのパレット選択ビットを有し」、「前記複数のカラーパレットの中から表示用カラーパレットを選択する」「表示制御装置」である点。
相違点 本願補正発明では「前記表示コードが入力され表示データアドレスを生成し出力するROMアドレス生成部」を有し、「表示データアドレス」をROMに入力し、「ROMアドレス生成部において、パレット選択ビットを有する前記表示コードをデコードし、パレット選択信号を前記色データ変換部に出力」するのに対し、刊行物1に記載された発明ではこのようなものを有していない点。
この相違点について検討する。
入力コードをデコード、符号変換してアドレス等の新たなコードを出力することは、例えば刊行物2にも示され、周知であり、このような周知の技術手段を刊行物1に記載された発明のビデオRAMの出力に適用し、ビデオRAMの出力であるグラフィックパターンコード及び色変換テーブル番号をデコードしてアドレス等の新たなコードを出力し、上記相違点のようにすることは当業者が適宜に行いうることである。
本願補正発明の効果についてみても、刊行物1及び2に記載された発明並びに周知の技術手段から予測しうる範囲内のものであって、格別のものではない。
なお、請求人は、刊行物1にはRAMの内部でグラフィックパターンと色変換テーブル番号とがどのように蓄積されているかに関して開示も示唆もされておらず、本願補正発明では表示コードごとにパレット選択ビットを有しておりRAMに対して一つのアドレスを指定するだけでよいという効果があると主張する。
しかしながら、本願補正発明においてもRAMの内部でパレット選択ビットと表示コードとがアドレスに関してどのように蓄積されているかについては具体的な限定がされておらず、本願補正発明において表示コード及び表示用カラーパレットを選択する際にRAMに対して一つのアドレスを指定するだけでよいということはできず、請求人の上記主張は、根拠がない。仮に、本願補正発明においてこのような限定がされているとしても、1つのアドレスを指定することにより関連する種々のデータを取得できるようにすることは周知であり、当業者が適宜に行いうることである。
そうすると、本願補正発明は、当業者が刊行物1及び2に記載された発明並びに周知の技術手段に基いて容易に発明をすることができたものであり、特許法29条2項の規定により特許出願の際独立して特許を受けることができないものである。
ウ 本件補正についてのまとめ
したがって、本件補正は、平成15年法律第47号による改正前の特許法17条の2第5項において準用する同法126条4項の規定に違反するものであり、同法159条1項において準用する同法53条の規定により却下しなければならないものである。

第3 本件出願に係る発明
本件補正は上記のとおり却下したので、本件出願の請求項1に係る発明(以下「本願発明」という。)は、本件補正前の、平成14年10月15日付け手続補正書により補正された明細書及び図面の記載からみて、その本件補正前の請求項1に記載された上記のとおりのものである。

第4 引用刊行物に記載された発明
原査定の拒絶の理由に引用された刊行物及びその記載事項は、上記のとおりである。

第5 本願発明についての当審の判断
本願発明を限定したものである本願補正発明が、前示のとおり、当業者が刊行物1及び2に記載された発明並びに周知の技術手段に基いて容易に発明をすることができたものであるから、本願発明も、同様の理由により、当業者が刊行物1及び2に記載された発明並びに周知の技術手段に基いて容易に発明をすることができたものである。

第6 まとめ
以上のとおり、本願発明は特許法29条2項の規定により特許を受けることができないものであるから、本件出願は、拒絶をすべきものである。
よって、結論のとおり審決する。
 
審理終結日 2006-08-02 
結審通知日 2006-08-08 
審決日 2006-08-21 
出願番号 特願平9-159428
審決分類 P 1 8・ 121- Z (G09G)
P 1 8・ 575- Z (G09G)
最終処分 不成立  
前審関与審査官 後藤 亮治鈴野 幹夫本田 博幸  
特許庁審判長 瀧 廣往
特許庁審判官 濱野 隆
後藤 時男
発明の名称 表示制御装置  
代理人 岩橋 文雄  
代理人 内藤 浩樹  
代理人 永野 大介  

プライバシーポリシー   セキュリティーポリシー   運営会社概要   サービスに関しての問い合わせ