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| 審決分類 |
審判 査定不服 2項進歩性 特許、登録しない。 G06F |
|---|---|
| 管理番号 | 1149612 |
| 審判番号 | 不服2004-21914 |
| 総通号数 | 86 |
| 発行国 | 日本国特許庁(JP) |
| 公報種別 | 特許審決公報 |
| 発行日 | 1994-03-11 |
| 種別 | 拒絶査定不服の審決 |
| 審判請求日 | 2004-10-22 |
| 確定日 | 2007-01-04 |
| 事件の表示 | 平成 5年特許願第109327号「4ブロックキャッシュメモリへのアクセスを最適化するためのキャッシュ論理システムおよびメインフレームコンピュータの高速キャッシュメモリへのアクセス時のダブルミスを防ぐ方法」拒絶査定不服審判事件〔平成 6年 3月11日出願公開、特開平 6- 67980〕について、次のとおり審決する。 |
| 結論 | 本件審判の請求は、成り立たない。 |
| 理由 |
1.手続きの経緯・本願発明 本願は、平成5年5月11日の出願(パリ条約による優先権主張1992年5月12日、米国)であって、平成15年12月1日に拒絶理由が通知され、これに対し、平成16年6月7日に手続補正がなされたが、平成16年7月22日付けで拒絶査定がなされ、これに対し、同年10月22日付けで審判請求がなされるとともに、同年11月19日付けで手続補正がなされたものである。 そして、その請求項11に係る発明は、平成16年11月19日付けの手続補正により補正された特許請求の範囲の請求項11に記載された次のとおりのものと認める。(以下「本願発明」という。) 「メインフレームコンピュータの高速キャッシュメモリへのアクセス時の連続的なミスを防ぐ方法であって、 命令プロセッサ(IP)からキャッシュメモリの情報ブロックを示すキャッシュセットアドレスを発生するステップと、 前記キャッシュセットアドレスでタグ関連メモリにアクセスして、キャッシュメモリが前記命令プロセッサによってアクセスされるメモリ内でアドレスを含むかどうかを決定されるべきキャッシュメモリのブロックアドレスを発生するステップと、 前記セットアドレスで無効に関連するメモリと有効に関連するメモリとにアクセスして、アクセスされたアドレスのキャッシュメモリの内容の無効および有効情報を発生するステップと、 前記キャッシュメモリが前記アドレスを含み、かつ前記キャッシュメモリにおいて前記アドレスに記憶されたデータが有効であって無効化されていないことを前記有効および無効情報が示す場合に、キャッシュヒットが発生したかどうかを判定するステップと、 前記キャッシュセットアドレスでメモリの最も近く使用されたブロックを表わす二進情報を最も新しく使用された(MRU)情報メモリのバッファレジスタから論理的に読出すステップと、 前記バッファレジスタから読出された前記二進情報を論理的に変更するステップと、 変更された情報を、前記キャッシュヒットが起きた場合にアクセスされるキャッシュセットアドレスの前記MRUメモリに論理的に書込むステップとを含み、さらに、 論理的な読出、変更および書込の前記最後の3つのステップが論理回路によって行なわれる一方で、前記キャッシュヒットが起きた場合にIPがキャッシュセットアドレスで前記キャッシュメモリへのアクセスを得ている、方法。」 2.引用例 A.原査定の拒絶の理由に引用された特開昭57-189387号公報(以下、「引用例1」という。)には図面とともに、以下の事項が記載されている。 (ア)「この発明はバッファメモリの制御装置に関し、特にバッファメモリに新しい情報を格納する場合、従来存在するどの情報と置換するかいう置換セット位置を決定するための制御装置に関するものである。 大容量の主記憶とCPU(中央処理装置)との間に高速小容量のバッファメモリを設け、CPUが当面必要とする情報はあらかじめバッファメモリに格納しておき、CPUとしては主記憶にアクセスする必要なく、バッファメモリだけにアクセスして作業を実行することができるように設計されている。」(1頁右下欄9行目?19行目) (イ)「バッファメモリはたとえば4個のブロックを有し、バッファメモリに新しい情報を格納するときはブロック単位に行っているが、4個のブロックが格納されているバッファメモリ内の位置をセット位置と称し、セット位置には#0、#1、#2、#3の番号を付しどのセット位置のブロックを置換するかは置換アレイと称する6個のビットのビットパターンにより決定した。」(2頁左上欄9行目?16行目) (ウ)「置換アレイの各ビットはセット位置間の優先順位を示し、たとえば(01)はセット位置#0,#1間の優先順位を示し矢印が#0から#1に向うときは#0のほうが優先であることを示し、この場合(01)のビットの論理は「1」とする。第1図に示す場合はセット位置#3が優先順位が最も低く置換セット位置としてして指定され、新しい情報を格納するときはそのブロックをセット位置#3に格納する。第1図における優先順位は、たとえば、LRU(Leaｓｔ Recenｔlｙ Uｓed)論理に従って決定され、したがってセット位置#3へ新しい情報が入るとその位置が優先順位最高となり、第1図に点線で示すように矢印の方向を反転する。」(2頁右上欄1行目?14行目) (エ)「第3図は従来の置換セット位置指定装置を示し、(1)は置換アレイで1ビット記憶回路6個から構成され各記憶回路には任意の論理を設定することができ、また設定されている論理を反転することができるものとする。(このための回路は図示していない。)(2)は置換セット番号指定部で(3)?(6)はそれぞれアンド回路である。・・・(中略)・・・ 第2図の説明から明らかなようにアンド回路(3)?(6)の出力が論理「1」となることはそれぞれ#0?#3を置換セット位置として指定することを意味する。 ・・・(中略)・・・ 所定のセット位置番号(単一のセット位置番号又は複数のセット位置番号)に格納されている情報は今後は使用されない、又は今後使用すべきでないということが明らかになる場合がある。このような情報を無効化された情報ということにすると、置換に際してはこの無効化された情報を追い出すべきであるのに、従来の装置では無効化されているか否かは考慮しないで置換セット位置を指定するという欠点があった。 この発明は、・・・(中略)・・・無効化されているセット位置が存在する場合には、新しいブロックをバッファメモリ上に転送する必要が生じた場合には、無効化されているセット位置を置換セット位置として指定する置換セット位置指定装置を提供することを目的としている。」(2頁左下欄11行目?3頁左上欄3行目) (オ)「第4図はこの発明の一実施例を示すブロック図で、第3図と同一符号は同一又は相当部分を示し、(7)はアドレスアレイで1ビットの記憶装置4個すなわち(0ｖ)、(1ｖ)、(2ｖ)、(3ｖ)から構成され任意の論理を設定することができる。(入力に関する回路は図示していない)。その論理が「1」のときは当該番号のセット位置は有効であり、「0」のときは無効化されていることを示す。」(3頁左上欄5行目?12行目) (カ)「アドレスアレイ(7)の各ビットの出力論理をG、H、J、Kとし、・・・(中略)・・・ たとえばG=0,H=J=K=1とすると・・・(中略)・・・#0のセット位置が置換セット位置として指定され・・・(中略)・・・たとえばG=H=K=1,J=0とする・・・(中略)・・・#2のセット位置が置換セット位置として指定される。・・・(中略)・・・ なお、以上はバッファメモリの置換制御装置について説明したが、置換制御を行うどのようなメモリ装置に対してもこの発明の装置を利用することができる。 以上のように、この発明によれば無効化したセット位置が存在する場合、無効化されていないセット位置が置換セット位置として選択されることはなく、各セットをより効率よく使用することができる。」(3頁左上欄17行目?右下欄最下行) 上記(ア)?(カ)の記載及び関連する図面を参照すると、引用例1には、 中央処理装置の高速小容量のバッファメモリへのアクセス時のバッファメモリへのアクセスを得る方法であって、 バッファメモリは、4個のブロックを有し、ブロック単位で情報が格納され、各ブロックはセット位置と称して管理され、 中央処理装置は、バッファメモリのブロックのセット位置に必要とする情報を含むかどうか、を決定するステップと、 前記ブロックのセット位置に対応するメモリが今後使用されない、又は今後使用すべきでないかどうか、図示されていない回路によってアドレスアレイに設定され、アドレスアレイにアクセスして、該ブロックのセット位置に対応するメモリの内容の今後使用されない、又は今後使用すべきでないかどうかに関する情報を発生させるステップと、 前記バッファメモリでブロックの最も近く置換されたブロックを表す二進情報を置換アレイのブロックに対応する記憶回路から、読み出し、前記読み出された前記二進情報をもとに新しい情報を格納するブロックを決定するステップと、 前記置換アレイ(1)から読み出された前記二進情報を新しい情報を格納するブロックのセット位置を優先順位が最高となるように論理的に書き込むステップとを含み、さらに、 論理的な読み出し、および書込の前記最後の2つのステップが図示されない回路と置換アレイによって行われる一方で、キャッシュヒットが起きた場合に、中央処理装置がブロック単位で前記バッファメモリへのアクセスを得る、方法 に関する発明(以下、「引用発明」という)が記載されていると認められる。 B.原査定の拒絶の理由に引用された特開昭51-11533号公報(以下、「引用例2」という。)には図面とともに以下の事項が記載されている。 (キ)「従来一般に、バッファ・メモリを有する記憶制御方式においては、例えば各カラム毎に4つのブロックを格納できるようにしたバッファ・メモリ、該バッファ・メモリに格納されたブロックのアドレス情報を保持するアドレス・アレイ、および上記ブロックが格納されているセット位置に対し優先順位を与える置換アレイよりなり、新しいブロックをバッファ・メモリ上に転送する必要性が生じた際、上記置換アレイの内容にしたがってセット位置を抽出し、当該セット位置に格納されているブロックを置換するよう制御される。」(1頁右下欄11行目?2頁左上欄1行目) (ク)「本発明は、・・・(中略)・・・ 障害によってあるセット位置が退化せしめられた場合、置換アレイ上の情報中の退化されたセット位置に関連した情報を、当該セット位置が置換のために指定されないようなパターンに固定せしめるよう制御せしめることを目的としている。そして、そのため・・・(中略)・・・、上記1つまたはそれ以上のセット位置を退化せしめる指示に対応して、上記置換アレイにおける情報中における当該セット位置を置換のために指定する情報を、当該セット位置が置換のために指定されない形に固定せしめるよう制御することを特徴としている。・・・(中略)・・・ 図示を省略したが、バッファ・メモリは各カラムに対応して例えば4個のセット位置#0ないし#3が用意され、例えばLRU論理(Leaｓｔ Recenｔlｙ Uｓed )にしたがって置換されるべきセット位置にあるブロックが指定される。この置換セット指定のために置換アレイが用意され、該置換アレイは第1図図示の如き”01”、”02”、”03”、”12”、”13”、”23”の計6ビットをそなえるようにされる。そして、該置換アレイの”01”ビット、”02”ビット、”03”ビットが例えば「0,0,0」で表わされるパターンをとるとき第1図図示の如く#0セット位置が置換のために指定される。そして新しいブロックをバッファ・メモリ上に転送する必要が生じた場合、上記#0セット位置にあるブロックが追出されるようにされる。ついで新しいブロックが上記#0セット位置に転送されてきたとき、置換アレイにおいてはビット”01”、”02”、”03”、を第1図図示のパターン「0,0,0」と反対即ち「1,1,1」とせしめ、当該#0セット位置が置換のために指定される状態からもっとも遠いパターン状態に置くようにされる。」(2頁左上欄15行目?右下欄4行目) (ケ)「第2図は置換アレイの内容にしたがってどのセット位置を置換のために指定せしめるかを決定する構成を示している。」(3ページ左上欄1行目?3行目) (コ)「このため、本発明においては、退化されたセット位置が置換のために指定されないように制御しており、第4図はその一実施例を示す。 図中の符号1、2は第2図に対応し、7は#0セット切離しフリップ・フロップ、8は#1セット切離しフリップ・フロップ、9は#2セット切離しフリップ・フロップ、10は#3セット切離しフリップ・フロップ、・・・(中略)・・・を表わしている。 そして、4つのセット位置がすべて健全状態にあるとき、各フリップ・フロップ7ないし10はすべてリセット状態に置かれ、・・・(中略)・・・ 第2図に示したものと全く同じ動作が行われる。 しかし、今仮に#0セットを切離すべくフリップ・フロップ7がセットされると、 ・・・(中略)・・・ #0セット位置が置換のために指定されることはなくなる。」(3頁左下欄18行目?4頁左上欄8行目) (サ)「以上説明した如く、・・・(中略)・・・ あるセット位置を切離すには対応したフリップ・フロップをセットせしめるだけで足りる。」(5頁左上欄2行目?8行目) 上記(キ)?(サ)の記載及び関連する図面を参照すると、引用例2には、 各カラムごとに4つのブロックを格納できるようにしたバッファ・メモリを有する記憶制御方式において 該バッファ・メモリに格納されたブロックのアドレス情報を保持するアドレス・アレイ、および上記ブロックが格納されているセット位置に対し優先順位を与える置換アレイよりなり、新しいブロックをバッファ・メモリ上に転送する必要性が生じた際、上記置換アレイの内容にしたがってセット位置を抽出し、当該セット位置に格納されているブロックを置換するよう制御する制御方式であって、 前記セット位置に対応するブロックが退化せしめられたかどうか、フリップフロップ回路に設定され、フリップフロップ回路にアクセスして、セット位置に対応するブロックの内容の退化せしめられたかどうかに関する情報を発生させるステップと、 退化されたセット位置が置換のために指定されないように制御するステップとを含み、 ブロック単位で前記バッファメモリへのアクセスを得る、方法 に関する発明(以下、「引用例2記載の発明」という)が記載されていると認められる。 3.対比 引用発明の中央処理装置、及び高速小容量のバッファメモリは、それぞれ、本願発明の「メインフレームコンピュータ」、及び「高速キャッシュメモリ」に対応する。また、引用発明が、命令プロセッサ(IP)を有し、命令プロセッサ(IP)が、アクセスするためのアドレス、すなわちバッファメモリのブロックにアクセスするために必要なアドレスを決定することは、自明である。そして、そのアドレスによって、バッファメモリへのアクセスをすることから、本願発明のキャッシュセットアドレスに対応する。 また、引用発明におけるブロックは、本願発明の「ブロック」に対応する。 また、引用発明は、前記ブロックのセット位置に対応するメモリが今後使用されない、又は今後使用すべきでないかどうか、図示されていない回路によってアドレスアレイに設定され、アドレスアレイにアクセスして、該ブロックのセット位置に対応するメモリの内容の今後使用されない、又は今後使用すべきでないかどうかに関する情報を発生させるステップを含み、引用発明の今後使用されない、又は今後使用すべきでないかどうか、は本願発明の「有効かどうか」に対応することから、引用発明のアドレスアレイは、本願発明の「有効に関連するメモリ」に対応するとともに、引用発明の上記ステップは、本願発明の「前記セットアドレス」で「有効に関連するメモリ」に「アクセスして」、「アクセスされたアドレスのキャッシュメモリの内容」の「有効情報を発生する」ステップに対応する。 また、引用発明の置換アレイは、どのブロックが最も新しく置換されたか、を示す情報であって、これをブロックの優先順位として使用することから、本願発明の「最も新しく使用された(MRU)情報メモリ」とは、ブロックの優先順位を示すホット情報メモリである点で共通する。また、置換アレイの記憶回路は、対応するブロックを表す二進情報を示すことから、引用発明における、置換アレイの記憶回路は、本願発明の「バッファレジスタ」に対応する。 また、引用発明において、図示されていない回路により、置換アレイの各ビットメモリを設定する旨の記載があり、該図示されていない回路は、置換アレイの情報を論理的に変更するためのものとして作用すると認められる。したがって、引用発明において、置換アレイの上記ビットメモリに記憶された二進情報を論理的に変更するステップを含むものと認められる。 また、引用発明における上記図示しない回路及び置換アレイは、本願発明の「論理回路」に対応する。 よって、本願発明と引用発明とは、 メインフレームコンピュータの高速キャッシュメモリへのアクセス時のキャッシュメモリを使用する方法であって、 命令プロセッサ(IP)からキャッシュメモリの情報ブロックを示すキャッシュセットアドレスを発生するステップと、 前記キャッシュセットアドレスで、キャッシュメモリにアクセスするステップと、 前記セットアドレスで有効に関連するメモリにアクセスして、アクセスされたアドレスのキャッシュメモリの内容の有効情報を発生するステップと、 前記アドレスでメモリのブロックの優先順位を表わす二進情報をホット情報メモリのバッファレジスタから論理的に読出すステップと、 前記バッファレジスタから読出された前記二進情報を論理的に変更するステップと、 変更された情報を前記ホット情報メモリのアドレスに論理的に書込むステップとを含み、さらに、 論理的な読出、変更および書込の前記最後の3つのステップが論理回路によって行なわれる一方で、キャッシュヒットが起きた場合にIPがキャッシュメモリの情報ブロックを示すアドレスで前記キャッシュメモリへのアクセスを得ている、方法。 の点で一致し、以下の点で相違している。 (相違点1) 本願発明は、「セットアドレス」で「無効に関連するメモリ」に「アクセスして」、「アクセスされたアドレスのキャッシュメモリの内容」の「無効情報を発生する」ステップを有するのに対して、引用発明は、セットアドレスで無効に関連するメモリにアクセスして、アクセスされたアドレスのキャッシュメモリの内容の無効情報を発生するステップを有するかどうか、明らかでない点。 (相違点2) 本願発明が「アクセス時の連続的なミスを防ぐ」のに対して、引用発明は、アクセス時の連続的なミスを防ぐかどうか、明らかでない点。 (相違点3) 「ホット情報メモリ」について、本願発明は、「メモリの最も近く使用されたブロックを表わす二進情報を」を、「バッファレジスタから論理的に読出」し、「論理的に変更」し、「前記キャッシュヒットが起きた場合にアクセスされるキャッシュセットアドレス」を「論理的に書込む」ものであるのに対して、引用発明は、メモリの最も近く置換されたブロックを表わす二進情報を、バッファレジスタから論理的に読出し、論理的に変更し、置換が発生した場合に新しい情報を格納するブロックのセット位置を論理的に書込む点。 (相違点4) 「キャッシュメモリ」へのアクセスについて、本願発明は、「キャッシュセットアドレスでタグ関連メモリにアクセスして、キャッシュメモリが前記命令プロセッサによってアクセスされるメモリ内でアドレスを含むかどうかを決定されるべきキャッシュメモリのブロックアドレスを発生する」ものであるのに対して、引用発明は、キャッシュセットアドレスでタグ関連メモリにアクセスして、キャッシュメモリが前記命令プロセッサによってアクセスされるメモリ内でアドレスを含むかどうかを決定されるべきキャッシュメモリのブロックアドレスを発生するステップを含むかどうか、明らかでない点。 (相違点5) 本願発明は、「キャッシュメモリが前記アドレスを含み、かつ前記キャッシュメモリにおいて前記アドレスに記憶されたデータが有効であって無効化されていないことを前記有効および無効情報が示す場合に、キャッシュヒットが発生したかどうかを判定するステップ」を有するのに対して、引用発明は、キャッシュメモリが前記アドレスを含み、かつ前記キャッシュメモリにおいて前記アドレスに記憶されたデータが有効であって無効化されていないことを前記有効および無効情報が示す場合に、キャッシュヒットが発生したかどうかを判定するかどうか、明らかでない点。 4.判断 まず、相違点1、2について、検討する。 引用例2記載の発明は、前記セット位置に対応するブロックが退化せしめられたかどうか、フリップフロップ回路に設定され、フリップフロップ回路にアクセスして、セット位置に対応するブロックの内容の退化せしめられたかどうかに関する情報を発生させるステップを含み、引用例2記載の発明の退化せしめられたかどうか、は本願発明の「無効かどうか」に対応することから、引用例2記載の発明のフリップフロップ回路は、本願発明の「無効に関連するメモリ」に対応するとともに、、引用例2記載の発明の上記ステップは、本願発明の「前記セットアドレス」で「無効に関連するメモリ」に「アクセスして」、「アクセスされたアドレスのキャッシュメモリの内容」の「無効情報を発生する」ステップに対応する。 したがって、引用例2記載の発明の上記ステップを引用発明に適用することで、引用発明を本願発明のように、セットアドレスで無効に関連するメモリにアクセスして、アクセスされたアドレスのキャッシュメモリの内容の無効情報を発生するように構成することは、当業者にとって適宜なすことができる。 そして、そのことで、引用発明が、本願発明のように「アクセス時の連続的なミスを防ぐ」ことは必然的帰結である。 よって、相違点1,2は格別なものではない。 次に相違点3、及び相違点4について検討する。 例えば、特開昭63-16351号公報の発明の詳細な説明の[従来の技術]に 「ここでは、(1)のLRU方式の従来例の一つとして、4ウェイ・セット・アソシアティブ方式のLRU制御の従来例を示す。」(2頁左上欄14行目?16行目)と記載され、 また、特開平3-232034号公報の発明の詳細な説明の(従来の技術)に 「第2図は、従来のキャッシュ制御装置の構成を示すブロック図である。 従来、キャッシュメモリの容量をそれほど大きくしなくても、キャッシュメモリによるアクセス効率を向上させるために、第2図に示すNウェイセットアソシアティブ方式が一般に用いられている。・・・(中略)・・・ そして、選択されたN個のタグアレイ50のブロックアドレス51と、論理アドレス91中の上位の桁にあるブロックアドレス93の部分とが、N個の比較器で並列に比較される。この比較の結果、一致するものがあった場合はデータアレイの対応するブロックデータを参照する。一致するものがなかった場合は主記憶を参照すると同時に、その内容を対応する列のN個のブロックのうち1つと置き換える。この置き換えの際は、LRUアルゴリズムが一般的に用いられている。」(1頁右下欄7行目?2頁右上欄13行目)と記載があるように、 キャッシュメモリの制御方式としてキャッシュメモリのブロックの最も近く使用されたブロックを表す情報を用いるLRU制御方式を、また、キャッシュメモリをアクセスする方式としてセットアソシアティブ方式を、採用することは、当業者にとって周知事項である。 そして、LRU制御方式においては、上記特開昭63-16351号公報の発明の詳細な説明の[従来の技術]に 「第4図の参照順序状態記憶手段130には、第3図(b)、(d)に示すような参照状態ベクタが保持されている。ブロックの参照が発生すると、このベクタが150a-150fの経路を通じて状態遷移計算セル101a ?101fに伝えられる。各セル101a ?101f内では、上述した論理演算が入力S、Hに基づいて行なわれ、出力が再び150a?150fの経路を通じて記憶手段130に返される。」(2頁右下欄14行目?3頁左上欄1行目)とあるように、メモリの最も近く使用されたブロックを表す二進情報を、論理的に読出し、論理的に変更し、置換が発生した場合に新しい情報を格納するような参照順序状態記憶手段(最も近く使用された情報メモリ)を有する。 したがって、引用発明のバッファメモリの制御方式は、メモリの最も近く置換されたブロックを表わす二進情報による制御方式を採用しているが、これに代えて、上記周知技術のLRU方式を適用して、本願発明のように、「メモリの最も近く使用されたブロックを表わす二進情報」を、「バッファレジスタから論理的に読出」し、「論理的に変更」し、「前記キャッシュヒットが起きた場合にアクセスされるキャッシュセットアドレス」を「論理的に書込む」ように構成することは当業者にとって適宜なすことができる。 よって、相違点3は格別なものではない。 また、引用発明のバッファメモリへのアクセス方式として、上記周知技術のセットアソシアティブ方式を適用することで、本願発明のように、「キャッシュセットアドレスでタグ関連メモリにアクセスして、キャッシュメモリが前記命令プロセッサによってアクセスされるメモリ内でアドレスを含むかどうかを決定されるべきキャッシュメモリのブロックアドレスを発生するステップ」を含むように構成することは当業者にとって適宜なすことができる。 よって相違点4は格別なものではない。 最後に、相違点5について検討する。 例えば、特開昭63-265345号公報に、 「ヒット検出回路7、9はアドレスレジスタ1からの比較アドレス103と、アドレスブロック部21、31からの読出しアドレス106、109と、有効ビット部22、32からの有効信号107、110と、デグレードビット部23、33からのデグレード信号108、111とによりキャッシュヒットかキャッシュミスヒットかを判定し」(2頁左下欄11行目?左下欄17行目)と記載されているように、キャッシュヒットの判定において、キャッシュメモリに書き込まれたデータが有効か否かを示す有効ビット部とエントリが障害によって切離されているか否かを示すデグレードビット部を用いて、キャッシュヒットが発生したかどうかを判定することは、当業者にとっては、周知技術である。 そして、上記有効、及びデグレードが、それぞれ、本願発明の「有効」、及び「無効」に対応することから、引用発明のキャッシュヒットの判定方式として、上記周知技術を適用することで、本願発明のように、「キャッシュメモリが前記アドレスを含み、かつ前記キャッシュメモリにおいて前記アドレスに記憶されたデータが有効であって無効化されていないことを前記有効および無効情報が示す場合に、キャッシュヒットが発生したかどうかを判定するステップ」を含むように構成することは当業者にとって適宜なすことができる。 よって相違点5は格別なものではない。 上記で検討したごとく、相違点1?5はいずれも格別のものではなく、そして、本願発明の構成によってもたらされる効果も、当業者であれば当然に予測可能なものに過ぎず格別なものとは認められない。 5.むすび 以上のとおり、本願発明は、引用発明、引用例2記載の発明、及び周知技術に基づいて、当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許を受けることができない。 よって、結論のとおり審決する。 |
| 審理終結日 | 2006-08-02 |
| 結審通知日 | 2006-08-08 |
| 審決日 | 2006-08-21 |
| 出願番号 | 特願平5-109327 |
| 審決分類 |
P
1
8・
121-
Z
(G06F)
|
| 最終処分 | 不成立 |
| 前審関与審査官 | 清木 泰 |
| 特許庁審判長 |
赤川 誠一 |
| 特許庁審判官 |
成瀬 博之 長島 孝志 |
| 発明の名称 | 4ブロックキャッシュメモリへのアクセスを最適化するためのキャッシュ論理システムおよびメインフレームコンピュータの高速キャッシュメモリへのアクセス時のダブルミスを防ぐ方法 |
| 代理人 | 深見 久郎 |
| 代理人 | 森田 俊雄 |
| 代理人 | 堀井 豊 |