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| 審決分類 |
審判 査定不服 2項進歩性 特許、登録しない。 H01L |
|---|---|
| 管理番号 | 1150969 |
| 審判番号 | 不服2003-7236 |
| 総通号数 | 87 |
| 発行国 | 日本国特許庁(JP) |
| 公報種別 | 特許審決公報 |
| 発行日 | 2001-10-16 |
| 種別 | 拒絶査定不服の審決 |
| 審判請求日 | 2003-04-28 |
| 確定日 | 2007-01-15 |
| 事件の表示 | 特願2000-514272「メモリセル、プログラミング禁止の方法、及びプログラミングの方法」拒絶査定不服審判事件〔平成11年 4月 8日国際公開、WO99/17294、平成13年10月16日国内公表、特表2001-518696〕について、次のとおり審決する。 |
| 結論 | 本件審判の請求は、成り立たない。 |
| 理由 |
1.経緯 本件は、平成10年4月10日(パリ条約優先権主張、1997年9月30日、米国)の出願であって、平成14年12月27日付けで拒絶査定がなされ、これに対して平成15年4月28日に拒絶査定に対する審判請求がなされ、平成15年5月28日付けで手続補正がなされ、その後、平成16年11月5日付けで審尋がなされ、平成17年2月25日に回答書が提出されたものである。 2.本件発明 本件の請求項1ないし17に係る発明は、平成15年5月28日付けで補正された特許請求の範囲の請求項1ないし17に記載されたとおりのものであって、その請求項1に係る発明(以下、「本件発明」という。)は、以下のとおりである。 「【請求項1】 メモリセル(401,402)であって、 NAND列を形成するように直列に接続された複数のデータ記憶トランジスタ(407,408)であって、ドレインを有する最初のデータ記憶トランジスタとソースを有する最後のデータ記憶トランジスタとを有し、各データ記憶トランジスタが、トンネル酸化物層厚さを有するトンネル酸化物層によってチャネルから分離されたフローティングゲート(409,410)を有している、前記複数のデータ記憶トランジスタと、 ソース(412)、ドレイン(411)、ゲート(414)及びチャネル(508)を有し且つ正のしきい電圧を有する直列選択トランジスタ(403,405)であって、該ドレインが、前記最後のデータ記憶トランジスタのソースに接続され、該ゲートが、前記トンネル酸化物層厚さと同じ厚さを有する直列選択酸化物層によってチャネルから分離されている、前記直列選択トランジスタと、 ソース(501)、ドレイン(412)、ゲート(415)及びチャネルを有し且つ前記正のしきい電圧を有するソース選択トランジスタ(404,406)であって、該ドレインが、前記直列選択トランジスタのソースに接続され、該ゲートが、前記トンネル酸化物層厚さと同じ厚さを有するソース選択酸化物層によってチャネルから分離されている、前記ソース選択トランジスタとを備え、 前記各選択トランジスタのゲートが、互いに電気的に短絡された2層の多結晶シリコンによって形成されていることを特徴とするメモリセル。」 3.刊行物 本件優先権主張日前に頒布され、原審の拒絶の理由に引用された特開平8-255494号公報(以下、「刊行物1」という。)には、図1,図2(a)、(b)、図3(a)、(b)、図23?図30とともに、以下の事項が記載されている。 「【0001】 【産業上の利用分野】本発明は、電気的書替え可能な不揮発性半導体記憶装置(EEPROM)に関する。 【0002】 【従来の技術】EEPROMの一つとして、高集積化が可能なNANDセル型EEPROMが知られている。これは、複数のメモリセルをそれらのソース,ドレインを隣接するもの同士で共用する形で直列接続し、これを一単位としてビット線に接続するものである。メモリセルは通常、浮遊ゲート(電荷蓄積層)と制御ゲートが積層されたFET-MOS構造を有する。メモリセルアレイは、ｐ型基板又はn型基板に形成されたｐ型ウェル内に集積形成される。NANDセルのドレイン側は選択ゲートを介してビット線に接続され、ソース側はやはり選択ゲートを介してソース線に接続される。メモリセルの制御ゲートは、行方向に連続的に配設されてワード線となる。 【0003】このNANDセル型EEPROMの動作は次の通りである。 【0004】データ書込みの動作は、ビット線から最も離れた位置のメモリセルから順に行う。選択されたメモリセルの制御ゲートには高電圧Vpp(=20V程度)を印加し、それよりビット線側にあるメモリセルの制御ゲート及び選択ゲートには中間電位VppM(=10V程度)を印加し、ビット線にはデータに応じて0V又は中間電位を与える。 【0005】ビット線に0Vが与えられた時、その電位は選択メモリセルのドレインまで伝達されて、ドレインから浮遊ゲートに電子注入が生じる。これにより、選択されたメモリセルのしきい値は正方向にシフトする。この状態を、例えば“1”とする。ビット線に中間電位が与えられたときは電子注入が起こらず、従ってしきい値は変化せず、負に止まる。この状態は“0”である。 【0006】データ消去は、消去を行うメモリセルに接続された制御ゲートを0Vとし、ビット線及びソース線を浮遊状態として、消去を行わないメモリセルに接続された制御ゲート及び全ての選択ゲート、ｐ型ウェル及びn型基板に高電圧20Vを印加する。これにより、消去を行うメモリセルで浮遊ゲートの電子がｐ型ウェルに放出され、しきい値は負方向にシフトする。 【0007】データ読出し動作は、選択されたメモリセルの制御ゲートを0Vとし、それ以外のメモリセルの制御ゲート及び選択ゲートを電源電位Vcc(=5V)として、選択メモリセルで電流が流れるか否かを検出することにより行われる。」 「【0023】 【実施例】以下、本発明の実施例を図面を参照して説明する。 【0024】図1は、本発明の一実施例に係わるNANDセル型EEPROMシステム構成を示すブロック図である。メモリセルアレイ1に対して、データ書込み,読出し,再書込み,書込みベリファイ読出し及び消去ベリファイ読出しを行うために、ビット線制御回路2が設けられている。このビット線制御回路2は、データ入出力バッファ6につながり、アドレスバッファ4からのアドレス信号を受けるカラムデコーダ3の出力を入力として受ける。また、メモリセルアレイ1に対して制御ゲート及び選択ゲートを制御するためにロウデコーダ5が設けられ、メモリセルアレイ1が形成されるｐ基板(又はｐ型ウェル)の電位を制御するための基板電位制御回路7が設けられている。 【0025】図2(a)(b)は、メモリセルアレイの一つのNANDセル部分の平面図と等価回路図であり、図3(a)(b)はそれぞれ図2(a)のA-A′及びB-B′断面図である。素子分離酸化膜12で囲まれたｐ型シリコン基板(又はｐ型ウェル)11に、複数のNANDセルからなるメモリセルアレイが形成されている。一つのNANDセルに着目して説明すると、この実施例では、8個のメモリセルM1?M8が直列接続されて一つのNANDセルを構成している。 【0026】メモリセルはそれぞれ、基板11にゲート絶縁膜13を介して浮遊ゲート14(141 ,142 ,…,148 )を形成し、この上に層間絶縁膜15を介して制御ゲート16(161 ,162 ,…,168 )を形成して、構成されている。これらのメモリセルのソース・ドレインであるn型拡散層19は、隣接するもの同士共用する形で接続され、これによりメモリセルが直列接続される。 【0027】NANDセルのドレイン側及びソース側には、メモリセルの浮遊ゲート,制御ゲートと同時に形成された選択ゲート149 ,169 及び1410,1610がそれぞれ設けられている。素子形成された基板上はCVD酸化膜17により覆われ、この上にビット線18が配設されている。ビット線18はNANDセルの一端のドレイン側拡散層19にコンタクトさせている。行方向に並ぶNANDセルの制御ゲート16は、共通に制御ゲート線CG(1),CG(2),…,CG(8)として配設されている。これら制御ゲート線はワード線となる。選択ゲート149 ,169 及び1410,1610もそれぞれ行方向に連続的に選択ゲート線SG1 ,SG2 として配設されている。 【0028】なお、選択ゲート149 ,1410と基板11との間のゲート絶縁膜13をメモリセル部のゲート絶縁膜よりも厚く形成して、その信頼性を高めるようにしてもよい。」 「【0089】これまでは、NANDセル型EEPROMにおいて、単体NANDセル中のビット線コンタクト側選択ゲート・ソース線側選択ゲートの本数が共に1本ずつの場合を例に取って説明したが、本発明はこれらの実施例に限られるものではない。例えば、単体NANDセル中のビット線コンタクト側選択ゲートやソース線側選択ゲートの片方、若しくは両方の本数が2本以上である場合も有効である。図23?図30にビット線コンタクト側選択ゲートとソース線側選択ゲートの両方が複数ある場合の実施例を示す。 【0090】図23,図24はソース線に隣接した選択ゲート(ブロック当たり1本)のみ同電位とする場合の実施例であり、図25,図26はソース線を挟む隣接ブロック間で、ソース線側選択ゲートk本を全て対応するもの同士同電位とする場合の実施例である。また、図27,図28,図29,図30はそれぞれ図23,図24,図25,図26において本発明を適用する選択ゲートをソース線側のものからビット線コンタクト側のものに変えた実施例である。但し、図24,図26,図28,図30中では図9などに示してあるロウデコーダ回路の一部を省略した回路を示しているが、ブロック選択信号は同一の意味を持つ。」 ここで、0089段落の「NANDセル型EEPROMにおいて、単体NANDセル中のビット線コンタクト側選択ゲート・ソース線側選択ゲートの本数が共に1本ずつの場合を例に取って説明したが、本発明はこれらの実施例に限られるものではない。例えば、単体NANDセル中のビット線コンタクト側選択ゲートやソース線側選択ゲートの片方、若しくは両方の本数が2本以上である場合も有効である。」との記載及び、図2、図3、第25ないし27段落の記載から、単体NANDセル中に「ビット線コンタクト側選択ゲート」を1本、「ソース線側選択ゲート」を2本備えたNANDセルも実質的に開示されており、その場合、図23及びその説明に記載される、選択ゲートSG2-1及びSG2-2のいずれにおいても、図2,図3及びその説明に記載されるように、複数のメモリセルの浮遊ゲート及び制御ゲートと同時に形成された選択ゲートを備えたものであることは、当業者に明らかである。 よって、刊行物1には、以下の発明(以下、「刊行物発明」という。)が記載されている。 「直列接続された複数のメモリセルと、ビット線コンタクト側選択ゲートSG1と、ソース線側選択ゲートSG2-2及びソース線側選択ゲートSG2-1とを備えたNANDセルであって、 前記NANDセルのドレイン側はビット線コンタクト側選択ゲートSG1を介してビット線に接続され、前記NANDセルのソース側はソース線側選択ゲートSG2-2,ソース線側選択ゲートSG2-1を介してソース線に接続されており、 基板に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成された浮遊ゲートと、前記浮遊ゲート上に層間絶縁膜を介して形成された制御ゲートとを備えた、前記複数のメモリセルと、 n型拡散層からなるソース・ドレインが形成されたｐ型基板上にゲート絶縁膜を介して、前記複数のメモリセルの浮遊ゲート及び制御ゲートと同時に形成された選択ゲートを備えるとともに、前記直列接続された複数のメモリセルのソースにドレインが接続された前記ソース線側選択ゲートSG2-2と、 n型拡散層からなるソース・ドレインが形成されたｐ型基板上にゲート絶縁膜を介して、前記複数のメモリセルの浮遊ゲート及び制御ゲートと同時に形成された選択ゲート149,1410を備え、ソースがソース線に接続されるとともに、ドレインが前記ソース線側選択ゲートSG2-2のソースに接続された前記ソース線側選択ゲートSG2-1とを備えたことを特徴とするNANDセル。」 4.対比・判断 刊行物発明の「複数のメモリセル」は、データを記憶するための個々の浮遊ゲートを備えたMOS型トランジスタであり、一方、本件発明の「複数のデータ記憶トランジスタ」もデータを記憶するための個々の浮遊ゲートを備えたMOS型トランジスタであるから、刊行物発明の「複数のメモリセル」は、本件発明の「複数のデータ記憶トランジスタ」に相当する。 刊行物発明においては、「前記NANDセルのドレイン側はビット線コンタクト側選択ゲートSG1を介してビット線に接続され、前記NANDセルのソース側はソース線側選択ゲートSG2-2,ソース線側選択ゲートSG2-1を介してソース線に接続されて」おり、即ち、「NANDセル」を構成する「複数のメモリセル」であって、「ビット線コンタクト側選択ゲートSG1」に接続される「メモリセル」は、そのドレインが「ビット線コンタクト側選択ゲートSG1 」に接続され、一方、「NANDセル」を構成する「複数のメモリセル」であって、「ソース線側選択ゲートSG2-2」に接続される「メモリセル」は、そのソースが、「ソース線側選択ゲートSG2-2」に接続されることは明らかであるから、刊行物発明は、本件発明の「ドレインを有する最初のデータ記憶トランジスタ」及び「ソースを有する最後のデータ記憶トランジスタ」を実質的に備えていることは当業者に明らかである。 刊行物発明では、「NANDセル」は直列接続された複数のメモリセル、直列接続された複数のメモリセルのソースにドレインが接続されたソース線側選択ゲートSG2-2、ソース線にソースが接続され、ソース線側選択ゲートSG2-2のソースにドレインが接続されたソース線側選択ゲートSG2-1を備えており、一方、本件発明では、「メモリセル」は「複数のデータ記憶トランジスタ」、最後のデータ記憶トランジスタのソースにドレインが接続された直列選択トランジスタ、直列選択トランジスタのドレインにソースが接続されたソース選択トランジスタを備えているから、刊行物発明の「NANDセル」、「ソース線側選択ゲートSG2-2」、「ソース線側選択ゲートSG2-1」はそれぞれ、本件発明の「メモリセル」、「直列選択トランジスタ」、「ソース選択トランジスタ」に相当する。 刊行物発明の、「ソース線側選択ゲートSG2-1」及び「ソース線側選択ゲートSG2-2」がチャネルを備えることは明らかであり、また、「ソース線側選択ゲートSG2-1」及び「ソース線側選択ゲートSG2-2」の「選択ゲート」が、本件発明の「直列選択トランジスタ」及び「ソース選択トランジスタ」の「ゲート」に相当することは明らかであって、さらに、「ソース線側選択ゲートSG2-1」及び「ソース線側選択ゲートSG2-2」の「選択ゲート」が「ゲート絶縁膜」により、「チャネル」から分離されていることも明らかであるから、刊行物発明の「ソース線側選択ゲートSG2-2」の「ゲート絶縁膜」及び「ソース線側選択ゲートSG2-1」の「ゲート絶縁膜」は、それぞれ、本件発明の「直列選択酸化物層」及び「ソース選択酸化物層」に相当する。 刊行物発明の「複数のメモリセル」それぞれが、浮遊ゲートの下に「ゲート絶縁膜」を介して基板にチャネルを形成したものであることは、当業者に明らかであるから、刊行物発明の「複数のメモリセル」の「ゲート絶縁膜」は、本件発明の「酸化物層によってチャネルから分離されたフローティングゲート」の「酸化物層」に相当する。 よって、両者は、 「メモリセル(401,402)であって、 NAND列を形成するように直列に接続された複数のデータ記憶トランジスタ(407,408)であって、ドレインを有する最初のデータ記憶トランジスタとソースを有する最後のデータ記憶トランジスタとを有し、各データ記憶トランジスタが、酸化物層によってチャネルから分離されたフローティングゲート(409,410)を有している、前記複数のデータ記憶トランジスタと、 ソース(412)、ドレイン(411)、ゲート(414)及びチャネル(508)を有し直列選択トランジスタ(403,405)であって、該ドレインが、前記最後のデータ記憶トランジスタのソースに接続され、該ゲートが、直列選択酸化物層によってチャネルから分離されている、前記直列選択トランジスタと、 ソース(501)、ドレイン(412)、ゲート(415)及びチャネルを有しソース選択トランジスタ(404,406)であって、該ドレインが、前記直列選択トランジスタのソースに接続され、該ゲートが、ソース選択酸化物層によってチャネルから分離されている、前記ソース選択トランジスタとを備える ことを特徴とするメモリセル。」である点で一致し、以下の各点で相違する。 相違点1 本件発明が、「各データ記憶トランジスタが、トンネル酸化物層厚さを有するトンネル酸化物層によってチャネルから分離されたフローティングゲート(409,410)を有している」のに対して、 刊行物発明の「複数のメモリセル」が「基板に形成されたゲート絶縁膜」を備えているが、「ゲート絶縁膜」が「トンネル酸化物層」であるか否か明らかでない点。 相違点2 本件発明の「直列選択トランジスタ」が「正のしきい値を有する」のに対して、 刊行物発明の「ソース線側選択ゲートSG2-2」がどのようなしきい値を持つか明らかでない点。 相違点3 本件発明の、「直列選択トランジスタ」の「該ゲートが、前記トンネル酸化物層厚さと同じ厚さを有する直列選択酸化物層によってチャネルから分離されている」のに対して、 刊行物発明の「ソース線側選択ゲートSG2-2」の「ゲート絶縁膜」の厚さが「トンネル酸化物層厚さと同じ厚さ」であるか否か明らかでない点。 相違点4 本件発明の「ソース選択トランジスタ」が「正のしきい値を有する」のに対して、 刊行物発明の「ソース線側選択ゲートSG2-1」がどのようなしきい値を持つか明らかでない点。 相違点5 本件発明の、「ソース選択トランジスタ」の「該ゲートが、前記トンネル酸化物層厚さと同じ厚さを有する直列選択酸化物層によってチャネルから分離されている」のに対して、 刊行物発明の「ソース線側選択ゲートSG2-1」の「ゲート絶縁膜」の厚さは明らかでない点。 相違点6 本件発明の「直列選択トランジスタ」と「ソース選択トランジスタ」の「各選択トランジスタのゲートが、互いに電気的に短絡された2層の多結晶シリコンによって形成されている」のに対して、 刊行物発明では、「ソース線側選択ゲートSG2-2」及び「ソース線側選択ゲートSG2-1」の「選択ゲート」が「前記複数のメモリセルの浮遊ゲート及び制御ゲートと同時に形成された選択ゲート」を備えている点。 以下、各相違点について検討する。 相違点1について 刊行物発明においては、「複数のメモリセル」の「ゲート絶縁膜」が、キャリアがトンネル現象により通り抜けられる程度の厚さの「トンネル酸化物層」であるとの記載はないものの、刊行物1の0002段落から0007段落にはNAND型EEPROMの(a)データ書込み動作における、メモリセルの制御ゲート及び選択ゲート、ビット線、ドレインへの印加電圧及びそのときの動作、(b)データ消去時における、制御ゲート、ビット線、ソース線、選択ゲート、ｐ型ウエル及びn型基板への印加電圧及びそのときの動作について記載されており、これらのNAND型EEPROMの動作説明から、前記NAND型EEPROMが「書込み」及び「消去」のうち少なくともいずれか一方において、ファウラー・ノルドハイムトンネル電流によりなされることは、当業者に明らかである。 よって、刊行物発明における「複数のメモリセル」の「ゲート絶縁膜」が、トンネル電流を利用して、キャリアを浮遊ゲートに蓄積又は浮遊ゲートから抜き去ることで、「書込み」及び「消去」ができる程度の厚さであることは、当業者に明らかであるから、刊行物発明の「複数のメモリセル」の「ゲート絶縁膜」は、本件発明の「トンネル酸化物層厚さを有するトンネル酸化物層」と同等の厚さである。仮に、刊行物発明の「複数のメモリセル」の「ゲート絶縁膜」が、本件発明の「トンネル酸化物層厚さを有するトンネル酸化物層」と同等の厚さでないとしても、NAND型EEPROMにおいて、トンネル電流を用いて選択ゲートへのキャリアの蓄積及び消去を行うこと、即ち、トンネル酸化膜を浮遊電極下のゲート絶縁膜として用いることは従来周知であるから、刊行物発明の「複数のメモリセル」の「ゲート絶縁膜」を、本件発明の「トンネル酸化物層厚さを有するトンネル酸化物層」と同等の厚さの酸化膜とすることは、当業者が容易になしえたものである。 相違点2について 刊行物発明のソース線側選択ゲートSG2-1及びソース線側選択ゲートSG2-2は、ソース、ドレイン、ゲート、及びチャネルを備えており、また、刊行物1の0025段落から0027段落の記載から、ｐ型基板にソース・ドレインとなるn型不純物領域を形成したものであり、さらに、刊行物1の0002段落から0007段落のNAND型EEPROMのデータ書込み動作、データ消去及びデータ読出し動作における記載(特に、「データ読出し動作は、選択されたメモリセルの制御ゲートを0Vとし、それ以外のメモリセルの制御ゲート及び選択ゲートを電源電位Vcc(=5V)として、選択メモリセルで電流が流れるか否かを検出することにより行われる。」(0007段落))に注意。)より、ソース線側選択ゲートSG2-1及びソース線側選択ゲートSG2-2が、正のしきい値を持つことは、当業者に明らかであるから、この点は、実質的な相違点ではない。 相違点3について 刊行物1の0025段落から0027段落にNANDセルの製造方法が記載され、0026段落の「メモリセルはそれぞれ、基板11にゲート絶縁膜13を介して浮遊ゲート14(141 ,142 ,…,148 )を形成し、この上に層間絶縁膜15を介して制御ゲート16(161 ,162 ,…,168 )を形成して、構成されている。」及び0027段落の「NANDセルのドレイン側及びソース側には、メモリセルの浮遊ゲート,制御ゲートと同時に形成された選択ゲート149 ,169 及び1410,1610がそれぞれ設けられている。」との記載を参照すると、仮に、「ソース線側選択トランジスタ」のゲート絶縁膜と、「メモリセル」のゲート絶縁膜との厚さを異なるものとするための工程、即ち、「ソース線側選択ゲート」のゲート絶縁膜を形成するための別の工程が必要であるが、上記0026段落の記載には、「ソース線側選択ゲート」のゲート絶縁膜を、「メモリセル」のゲート絶縁膜とは異なる工程で形成することは記載されておらず、上記0027段落の記載には、「NANDセルのドレイン側及びソース側には、メモリセルの浮遊ゲート,制御ゲートと同時に形成された選択ゲート149 ,169 及び1410,1610がそれぞれ設けられている。」と記載されていることより、0025段落から0028段落及び図2,3に記載された実施例においては、「ソース線側選択ゲート」のゲート絶縁膜は、「メモリセル」のゲート絶縁膜と同時に形成されたとするのが妥当である。 したがって、「ソース線側選択ゲート」のゲート絶縁膜の厚さは、「メモリセル」のゲート絶縁膜の厚さと同等であることは実質的に記載されている。 さらに、ゲート絶縁膜としてゲート酸化膜を用いることは、従来周知である。 よって、刊行物発明の「ソース線側選択ゲートSG2-2」の「ゲート絶縁膜」の厚さが「トンネル酸化物層厚さと同じ厚さ」であるか否か明らかでないものの、「ソース線側選択ゲート」のゲート絶縁膜は、「メモリセル」のゲート絶縁膜と実質的に同じ厚さ、即ち、「トンネル酸化物層厚さを有するトンネル酸化物層」と同等の厚さとすることが実質的に記載されているか、または、仮にこの点が、刊行物1に記載されていないとしても、「ソース線側選択ゲート」のゲート絶縁膜を、「トンネル酸化物層厚さを有するトンネル酸化物層」と同等の厚さとすることは、当業者が容易になしえたものである。 さらに、刊行物1の0028段落には、「なお、選択ゲート149 ,1410と基板11との間のゲート絶縁膜13をメモリセル部のゲート絶縁膜よりも厚く形成して、その信頼性を高めるようにしてもよい。」と記載されており、「ゲート絶縁膜13をメモリセル部のゲート絶縁膜よりも厚く形成して、その信頼性を高めるようにしてもよい。」という記載を、日本語として解釈する際に、「よりも厚く形成して、その信頼性を高めるようにしてもよい。」を反対解釈すると、「選択ゲート149 ,1410と基板11との間のゲート絶縁膜」は「メモリセル部のゲート絶縁膜」と「同程度」または「より薄い」のであって、「メモリセル部のゲート絶縁膜」の厚さが、トンネル酸化膜程度の厚さであるから、その厚さ「より薄い」ということは、NANDセルの動作を考慮すると現実的でなく、結局、「選択ゲート149 ,1410と基板11との間」の「ゲート絶縁膜」は「メモリセル部のゲート絶縁膜」と「同程度」の厚さと解するのが妥当である。 よって、「選択ゲート149 ,1410と基板11との間のゲート絶縁膜」は、トンネル酸化膜と同程度の「メモリセル部のゲート絶縁膜」と同程度の厚さであって、相違点3は、実質的な相違点ではない。 相違点4について 相違点4は、刊行物発明の「ソース線側選択ゲートSG2-1」のしきい値についてのものであるが、「ソース線側選択ゲートSG2-1」が「ソース線側選択ゲートSG2-2」と同時に形成されることは、刊行物1の0023段落から0027段落及び0089段落から0090段落の記載及び図2、図3(a)、(b)、図23、図24から当業者に明らかであるから、「ソース線側選択ゲートSG2-1」のしきい値は「ソース線側選択ゲートSG2-2」のしきい値と同等であって、相違点4は、「相違点2について」において検討したとおりである。 相違点5について 相違点5は、「ソース線側選択ゲートSG2-1」の「ゲート絶縁膜」の厚さについてのものであるが、「ソース線側選択ゲートSG2-1」が「ソース線側選択ゲートSG2-2」と同時に形成されることは、刊行物1の0023段落から0027段落及び0089段落から0090段落の記載及び図2、図3(a)、(b)、図23,図24から当業者に明らかであるから、「ソース線側選択ゲートSG2-1」の「ゲート絶縁膜」の厚さは、「ソース線側選択ゲートSG2-2」の「ゲート絶縁膜」の厚さと同等であって、相違点5は、「相違点3について」において検討したとおりである。 相違点6について EEPROMの選択トランジスタのゲート電極を、電気的に短絡された2層の多結晶シリコン層により形成することは、特開平2-1176号公報の第1図から第4図及び第3頁右下欄第9行から第4頁右下欄第17行(特に、「第1層多結晶シリコン膜4」、「第2層多結晶シリコン膜7」及び「選択トランジスタの積層ゲート電極42、72」に注意。)、特開平5-291587号公報の図8及び、0005段落と0009段落(特に、「第3の多結晶シリコン9」、「第4の多結晶シリコン10」に注意。)及び、特開平8-17949号公報の図4及び、0072段落から0076段落(特に「多結晶シリコン膜からなるゲート電極12」に注意。)に記載されるように従来周知の技術的事項であるから、刊行物発明の「ソース線側選択ゲートSG2-2」及び「ソース線側選択ゲートSG2-1」の「前記複数のメモリセルの浮遊ゲート及び制御ゲートと同時に形成された選択ゲート」において、浮遊ゲートと制御ゲートを絶縁物を介することなく直接接触させるか、浮遊ゲートと制御ゲートとの間に介在させた絶縁物にコンタクトホールを形成することにより浮遊ゲートと制御ゲートを導電的に接続するとともに、「ソース線側選択ゲートSG2-2」及び「ソース線側選択ゲートSG2-1」の「浮遊ゲート」及び「制御ゲート」のそれぞれに、ゲート電極として従来周知の材料である多結晶シリコンを用いることにより、「選択ゲート」を、本願発明の如く、「互いに電気的に短絡された2層の多結晶シリコンによって形成され」たものとすることは、当業者が容易になしえたものである。 よって、本件発明は、刊行物1に記載された発明及び周知技術に基づいて当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許を受けることができない。 5.むすび 以上のとおりであるから、本件は、請求項2ないし17に係る発明については検討するまでもなく、特許法第29条第2項の規定により特許を受けることができない。 よって、結論のとおり審決する。 |
| 審理終結日 | 2005-06-15 |
| 結審通知日 | 2005-06-15 |
| 審決日 | 2005-06-28 |
| 出願番号 | 特願2000-514272(P2000-514272) |
| 審決分類 |
P
1
8・
121-
Z
(H01L)
|
| 最終処分 | 不成立 |
| 前審関与審査官 | 井原 純 |
| 特許庁審判長 |
河合 章 |
| 特許庁審判官 |
瀧内 建夫 岡 和久 |
| 発明の名称 | メモリセル、プログラミング禁止の方法、及びプログラミングの方法 |
| 代理人 | 片山 修平 |