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審決分類 審判 査定不服 2項進歩性 特許、登録しない(前置又は当審拒絶理由) G09G
管理番号 1153266
審判番号 不服2003-22019  
総通号数 88 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2007-04-27 
種別 拒絶査定不服の審決 
審判請求日 2003-11-13 
確定日 2007-03-08 
事件の表示 平成 6年特許願第 93738号「画像処理装置」拒絶査定不服審判事件〔平成 7年10月27日出願公開、特開平 7-281652〕について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 第1 手続の経緯・本願発明
本件は、平成6年4月7日にされた特許出願(特願平6-93738号。以下、「本件出願」という。)につき、拒絶査定が平成15年10月2日付けでされ、同月14日に発送されたところ、この拒絶査定に対する審判が同年11月13日に請求され、当審において平成18年9月7日付けで通知した拒絶の理由に対し、意見書及び手続補正書が平成18年10月31日に提出されたものであって、本件出願の請求項1?請求項4に係る発明は、平成15年6月19日提出の手続補正書及び平成18年10月31日提出の手続補正書により補正された明細書及び図面の記載からみて、特許請求の範囲の請求項1?請求項4に記載されたとおりのものであって、その請求項1に係る発明(以下、「本願発明」という。)は次のとおりのものである。

【請求項1】「 それぞれ1画面分の容量を有する第1の領域と第2の領域とを有し、前記第1および第2の領域は、いずれか一方が表示用領域として使用されているときは、他方が描画用領域として使用されるフレームメモリと、
前記第1および第2の領域に書き込まれた画像データが、各画素が第1のビット数で書き込まれた画像データか、各画素が前記第1のビット数とは異なる第2のビット数で書き込まれた画像データかを認識する認識手段と、
前記フレームメモリの表示用領域から、画像データを、各画素が第1のビット数であるとして該第1のビット数毎に読み出す第1の画像データ読み出し手段と、
前記フレームメモリの表示用領域から、画像データを、各画素が第2のビット数であるとして該第2のビット数毎に読み出す第2の画像データ読み出し手段と、
前記フレームメモリの表示用領域と描画用領域とを切り換える時に、前記認識手段からの認識情報に基づいて、前記第1の画像データ読み出し手段と、前記第2の画像データ読み出し手段とを切り換える手段と、を備えることを特徴とする画像処理装置。」

第2 当審の拒絶理由
一方、当審において平成18年9月7日付けで通知した拒絶の理由の概要は、本件出願の請求項1?4に係る発明は、本件出願前の平成5年6月18日に頒布された特開平5-150763号公報(以下、「引用刊行物A」という。)に記載された発明、本件出願前の平成4年11月4日に頒布された特開平4-312187号公報(以下、「引用刊行物B」という。)に記載された発明及び本件出願前の平成4年7月3日に頒布された特開平4-186294号公報に記載された発明に基づいて当業者が容易に発明をすることできたものであるから、特許法第29条第2項の規定により特許を受けることができない、というものである。

第3 引用刊行物に記載された発明
上記引用刊行物Aには、
(A-1)「【0001】
【産業上の利用分野】本発明は、画像データを表示装置に表示可能な信号に変換する画像データ変換装置に係り、特に、各画素を表わす画像データのビット数が画像によって異なる場合に用いて好適な画像データ変換装置に関する。」こと、
(A-2)「【0002】
【従来の技術】たとえば、VGA・・・ 画像、あるいはXGA・・・等を含む画像データをコンピュータなどの画像処理装置を用いて処理する画像処理システムにおいては、画像データを各種の諧調または色調に変換して表示装置に表示するものが知られている。この場合、処理装置は、1画素の諧調または色数を表現するビット数を2のn乗のビット数にて表わして、そのビット数を、たとえば1,2,4,8 ビットと変えて画像メモリに展開する。
【0003】この処理システムでは、ビットマップに展開されたメモリに対して特別の機能たとえば描画機能などを持つコンピュータなどによって色付きの図形などをその希望する色のコードとして書き込む。この場合、8ビットまでの色情報を表現できるカラールックアップテーブル、いわゆるカラーパケットを用いれば、1から8ビットまでの画素ビットを表現することができる。たとえば1画素を1ビットにて表わした場合は白黒表示、2ビットにて表わした場合は4色表示、4ビットにて表わした場合は16色表示、8ビットにて表わした場合は 256色表示を同時に行うことができる。これらはディスプレイの機能または必要とする画像によって選択される。・・・
【0004】従来、このような処理システムにて画素のビット数を変えるには、たとえば2ビット/画素の場合、最上位ビット側から4画素分のデータとして割り付け、それを画素クロックに同期させ、順に8ビットに拡張しながらルックアップテーブルに転送する。カラールックアップテーブルでは、このデータを基に所定の色データに変換して、このデータは、DAコンバータによってアナログ信号に変換される。また、他のビット数においても同様なプロセスを用いてアナログ信号に変換されて表示される。具体的には、この処理システムは、画像メモリから読み出した8ビットの画像データをたとえば1ビット、2ビット、4ビットに変換するそれぞれのパラレルシリアル変換器を備えている。それぞれの変換器には、1ビット、2ビット、4ビットのデータを8ビットの拡張データに変換するビット拡張器が接続されている。これら拡張器および画像メモリから読み出された8ビットデータがマルチプレクサによって選択されて、このマルチプレクサの出力からルックアップテーブルにて所定の色データまたは諧調データに変換され、DAコンバータにてアナログ信号に変換されてディスプレイ等に表示される。
【0005】
【発明が解決しようとする課題】しかしながら、上述した従来の技術では、画像メモリに蓄積された画像データをそのビット数に合わせてパラレルシリアル変換するための複数の変換器が必要となり、かつこれらのデータを拡張8ビットに変換するための複数の拡張器がそれぞれ必要となって、回路が複雑になる問題があった。特に、これらまたは画像メモリからの8ビットデータを選択してルックアップテーブルに出力するマルチプレクサが必要となって、このマルチプレクサはたとえば4種類の8ビットパラレルデータの中から1種類の8ビットデータを選択するものであるから、32ビットの入力と8ビットの出力を備えた大型かつ高価な回路となって、これを用いる装置が大型かつ高価になる問題があった。」こと、
(A-3)「【0006】本発明はこのような従来技術の欠点を解消し、異なるビット数の画像データを大型のマルチプレクサを用いることなくルックアップテーブルに供給することができ、かつ回路構成を簡素化して装置を小型化かつ安価にすることができる画像データ変換装置を提供することを目的とする。・・・
【0014】
【実施例】次に添付図面を参照して本発明による画像データ変換装置の実施例を詳細に説明する。この実施例における画像データ変換装置は、図1に示すように、8ビット毎に供給される画像データPID0?PID7をそれぞれのビット毎にアンド回路100 ?114 の一方の入力端子に読み込んで、これら画像データを画素毎にデータ変換器200 に供給して、このデータ変換器200 にてディスプレイ等の表示器に表示可能な信号として出力するデータ変換装置である。特に、この実施例における画像データ変換装置は、1画素を表わすビット数がたとえば1,2,4,8 ビットと複数のビット数にて表わされ、それらに応じてアンド回路100 ?114 の他方の端子にそれぞれ画素毎にタイミングデータを供給してタイミング制御を行うタイミング制御回路300 が備えられている。
【0015】詳しくは、アンド回路100 ?114 に供給される画像データPID0?PID7は、図示しないフレームメモリに、画像処理装置によって1画素を1,2,4,8 ビットのいずれかにて表わされて格納され、ディスプレイ等への表示の際に、フレームメモリから8ビットづつ読み出されて、それぞれのビット毎にアンド回路100 ?114 に供給される。これとともに、表示の際にブランキング信号HBLKおよびドットクロックDCLKがタイミング制御回路300 に供給される。・・・
【0024】以下、このような構成における本実施例の画像データ変換装置の動作を説明する。画像処理装置にて処理した画像データをディスプレイにて白黒表示を行う場合に、画像処理装置は、それぞれの画素を1ビットのビットマップデータとしてフレームメモリに展開する。このフレームメモリから1バイト(8ビット)毎に読み出されたデータは、それぞれのビット毎にアンド回路100 ?114 の一方の入力端子に供給される。これとともにタイミング制御回路300 には、ブランキング信号HBLKとともにドットクロックDCLKが供給される。
【0025】ブランキング信号BCLKは、ブランキング期間にて"Low" となって表示期間にて"High"となる。このブランキング信号BCLKが"High"となった後に、シフトレジスタ310 は、最初のドットクロックDCLK(C1)を受けると、図4に示すようにシリアルクロックSCLKを処理装置の制御回路に出力し、また、第1のタイミング信号T1をアンド回路100 および次段のシフトレジスタ320 に出力する。シリアルクロックSCLKを受けた処理装置の制御回路は、各シフトレジスタ320 ?380 に制御信号S0?S7を供給して、カラールックアップテーブル700 に切替信号SDを供給する。この場合、白黒表示であるので、制御信号S0?S7はすべて"Low" となって供給される。また、切替信号SDによりカラルックアップテーブル700 ではテーブルTB1が選択される。
【0026】制御信号S0?S7がすべて"Low" であるので、シフトレジスタ320 ?380 からは図4に示すように第1のシフトレジスタ310 のタイミング信号T1から1クロックづつ順次遅れたタイミング信号T2?T8が出力される。シフトレジスタ310 のタイミング信号T1がアンド回路100 に供給されると、まず、このアンド回路100 に入力したドットデータPID7がデータ変換器200 に出力される。このデータPID はラッチ回路600 にラッチされて、次のドットクロックDCLKにてすべてのラッチ回路600 ?680 からルックアップテーブル700 にアドレスデータとして8ビットのデータが出力される。この場合は、ラッチ回路610 ?680 からは"0" データ、つまり"Don't care"が出力される。これによりルックアップテーブル700 は、ドットデータPID7にて表わされる8ビットの入力をデータとして受け、テーブルTB1 から8ビットの出力を選択して処理することができる。この場合、ルックアップテーブルは白黒表示のテーブルTB1 であるので、データ0またはデータ1に応じた出力を行う。この出力により最初の画素データがアナログ変換器800 にてアナログ変換されてディスプレイに出力される。
【0027】次に、第2のシフトレジスタ320 からのタイミング信号T2がアンド回路110 に供給されて、このドットデータPID6を含むデータがデータ変換器200 に供給されて、この画素の色がルックアップテーブル700 にて指定され、そのデータがD/A 変換されて出力される。同様にシフトレジスタ330 ?380 から順次タイミング信号T3?T8がアンド回路130 ?170 に供給されて、これらに入力したドットデータPID5?PID0がデータ変換器200 にそれぞれ供給されて、順次色指定およびアナログ変換されて出力される。
【0028】シフトレジスタ380 から出力されたタイミング信号T8は、シフトレジスタ310 へフィードバックして、これにより次のタイミング信号がシフトレジスタ310 から出力されて上記と同様に、8ビットのデータが順次データ変換器200 にて変換されて出力される。この動作が8ビット毎に繰り返されて一水平走査のデータがディスプレイに表示される。
【0029】次いで、ブランキング期間にてブランキング信号が供給されると、再びシフトレジスタ310 にてタイミング信号T1が生成されて、シフトレジスタ320 ?380 へとシフトして一水平走査線の画像データが出力される。これを繰り返して1画面の白黒画像がディスプレイに表示される。
【0030】次に、ビットマップに展開された画像が各画素2ビットにて表わされる場合について説明する。まず、第1のシフトレジスタ310 からシリアルクロックSCLKが制御回路に供給されると、制御回路からシフトレジスタ320 ?380 に制御信号S0?S6が供給される。この場合、制御信号S0,S2,S4,S6 が"High"となり、制御信号S1,S3,S5が"Low" となって供給される。これにより、図6に示すようにシフトレジスタ310,320 から同時にタイミング信号T1,T2 がアンド回路100,110 へそれぞれ供給され、次いで、シフトレジスタ330,340 から同時にタイミング信号T3,T4 がアンド回路120,130 へ供給され、続いて、シフトレジスタ350,360 、シフトレジスタ360,370 と順次タイミング信号T5?T8が出力される。また、ルックアップテーブル700 は、制御回路から4色表示のテーブルTB2 を選択するように制御信号SDが送られているので、ラッチ回路600 ?670 を介して入力する8ビットデータによって、4色のうちの一色が指定されてDAコンバータ800 へ出力される。この結果、フレームメモリから読み出された8ビットデータが、4画素分の色データとして表示器に出力される。
【0031】同様に、4ビット/画素の場合は、制御信号S3のみが"Low" となることによりシフトレジスタ350 にてタイミングデータをシフトして、2画素毎のデータとしてルックアップテーブル700 にて色指定されてDA変換されて表示される。8ビットの場合は、制御信号S0?S7がすべて"High"となって、アンド回路100 ?114 に同時にタイミング信号T1?T8が供給されて、8ビット同時にルックアップテーブル700 に供給されて256 色のデータとして表示器に表示される。」ことが記載されている。
上記(A-1)?(A-3)の記載のうち特に(A-1)及び(A-2)を参照すると、上記引用刊行物Aには、従来技術として、
「画像メモリと、
画像メモリに、1画素のビット数をたとえば1,2,4,8ビットと変えて展開して書き込む処理装置と、
画像メモリから読み出した8ビットの画像データをたとえばそれぞれ1,2,4ビットに変換するパラレルシリアル変換器と、パラレルシリアル変換器から出力される1,2,4ビットのデータを8ビットに変換するビット拡張器と、
ビット拡張器及び画像メモリから読み出された8ビットデータを選択するマルチプレクサと、
を備え、マルチプレクサの出力を色データ又は階調データに変換するルックアップテーブル、DAコンバータを介してディスプレイ等に表示されるようアナログ信号に変換して出力する画像データ変換装置。」の発明(以下「引用発明」という。)が記載されている。
また、上記引用刊行物Bには
(B-1)「【0001】
【産業上の利用分野】この発明は例えばフライトシミュレータやドライビングシミュレータや各種トレーナの表示装置に適用され、多次元視界データに対し座標変換、光源計算などの幾何計算を行い、その幾何計算結果を隠面消去、陰影処理などのレンダリング処理して、3次元物体や景色を、多角形のポリゴンの集合として表現した画像データを得る高次元グラフィックス処理装置に関する。」こと、
(B-2)「【0009】汎用プロセッサ27、28はそれぞれ共有メモリ25、26の幾何計算部21が書込みに使用していない側の領域から幾何計算されたデータを読出し、そのデータに対しそれぞれ隠面消去、陰影処理などのレンダリング処理を施して画像データを作るものである。そのレンダリング処理に必要とする奥行情報などが記憶され、またレンダリング処理中のデータの一時格納バッファとされる隠面消去用のZバッファメモリ29、31がそれぞれ汎用プロセッサ27、28に接続されている。Zバッファメモリ29、31もそれぞれ二つの領域29A、29B、31A、31Bに分けられている。更に汎用プロセッサ27、28にはそれぞれフレームメモリ32、33が接続され、それぞれ作られた画像データがフレームメモリ32、33に格納される。フレームメモリ32、33もそれぞれ二つの領域32A、32B、33A、33Bに分けられ、ダブルバッファとして用いられる。
【0010】これらフレームメモリ32、33のそれぞれ画像データの書込みに用いられていない側の領域から、画像データが読出され、その読出された画像データは画面ごとに交互にマルチプレクサ34で選択されてカラーテーブル35に書込まれる。カラーテーブル35は表示制御部36により制御されて読出され、その読出された画像データはDA変換器37でアナログ信号に変換され、そのアナログ信号は表示器38へ表示信号として供給されて画像表示される。表示器38は表示制御部36により制御される。
【0011】幾何計算部21と汎用プロセッサ27、28との同期のために高速のFIFOメモリ39、41がそれぞれ用いられる。メモリ25、26、29、31、32、33はそれぞれ領域AとBとを交互に書込み用とし、書込みに用いられない方が読出される。」ことが記載されている。

第4 本願発明と引用発明の対比
本願発明と引用発明とを対比する。
(i) 引用発明の「画像データ変換装置」が本願発明の「画像処理装置」に相当する。
(ii) 引用発明の「画像メモリ」は1画素のビット数をたとえば1,2,4,8ビットと変えて展開して書き込まれ、8ビットの画像データとして読み出されることから、引用発明の「画像メモリ」と本願発明の「フレームメモリ」とは「書き込みと読み出しが可能な表示用のメモリ」で共通するものである。
(iii) 引用発明では画像メモリに1画素のビット数をたとえば1,2,4,8ビットと変えて展開して書き込むとともに、画像メモリから読み出した1画素のビット数が1ビット、2ビット、4ビット又は8ビットであるかに応じて、1ビットのパラレルシリアル変換器とビット拡張器、2ビットのパラレルシリアル変換器とビット拡張器又は4ビットのパラレルシリアル変換器とビット拡張器を介して出力されるか、あるいはそのまま8ビットのデータとして出力されることから、引用発明も「画像メモリ」に書き込まれた1画素のビット数が1,2,4,8ビットの何れかを認識する「認識手段」を有するとともに、この引用発明の「認識手段」は本願発明の「認識手段」と同様に「画像データが、各画素が第1のビット数で書き込まれた画像データか、各画素が前記第1のビット数とは異なる第2のビット数で書き込まれた画像データかを認識する認識手段」で共通するものである。
(iv) 上記引用刊行物Aの(A-2)の段落番号【0004】には「従来、このような処理システムにて画素のビット数を変えるには、たとえば2ビット/画素の場合、最上位ビット側から4画素分のデータとして割り付け、それを画素クロックに同期させ、順に8ビットに拡張しながらルックアップテーブルに転送する。・・・また、他のビット数においても同様なプロセスを用いてアナログ信号に変換されて表示される。具体的には、この処理システムは、画像メモリから読み出した8ビットの画像データをたとえば1ビット、2ビット、4ビットに変換するそれぞれのパラレルシリアル変換器を備えている。それぞれの変換器には、1ビット、2ビット、4ビットのデータを8ビットの拡張データに変換するビット拡張器が接続されている。これら拡張器および画像メモリから読み出された8ビットデータがマルチプレクサによって選択されて、このマルチプレクサの出力からルックアップテーブルにて所定の色データまたは諧調データに変換され、DAコンバータにてアナログ信号に変換されてディスプレイ等に表示される。」ことが記載されており、この記載によれば、画像メモリから読み出した8ビットの画像データが、例えば、2ビット/画素の場合、最上位ビット側から2ビット毎に4画素分のデータとして割り付け、それを画素クロックに同期させ、1画素分の2ビットを順に読み出し、呼び出した2ビットを8ビットに拡張しながらルックアップテーブルに転送されていることは明らかである。このことは、上記引用刊行物Aの(A-3)に、複数の変換器、拡張器、マルチプレクサを必要とする引用発明の画像データ変換装置の構成を複数の変換器、拡張器、マルチプレクサを必要としない画像データ変換装置の構成に変えた例として、画像データがフレームメモリから8ビットづつ読み出されて、読み出された8ビットから各画素が1ビットで表される場合は、順次1ビットづつ読み出されてラッチ回路でラッチされるとともに、読み出された以外のビットは″0″データが出力されてラッチ回路でラッチされて8ビットに拡張され、さらにルックアップテーブルで8ビットの出力に対応してテーブルで白黒表示のデータが処理されること、読み出された8ビットから各画素が2ビットで表される場合は、順次2ビットづつ読み出されてラッチ回路でラッチされるとともに、読み出された以外のビットは″0″データが出力されてラッチ回路でラッチされて8ビットに拡張され、さらにルックアップテーブルで8ビットの出力に対応してテーブルで4色のデータが処理されること、読み出された8ビットから各画素が4ビットで表される場合は、順次4ビットづつ読み出されてラッチ回路でラッチされるとともに、読み出された以外のビットは″0″データが出力されてラッチ回路でラッチされて8ビットに拡張され、さらにルックアップテーブルで8ビットの出力に対応してテーブルで16色のデータが処理されること、及び、読み出された8ビットから各画素が8ビットで表される場合は、8ビットがそのまま読み出されてラッチ回路でラッチされ、さらにルックアップテーブルで8ビットの出力に対応してテーブルで256色のデータが処理される趣旨のことが記載されていることからも明らかである。したがって、引用発明の1ビットのパラレルシリアル変換器とビット拡張器、2ビットのパラレルシリアル変換器とビット拡張器又は4ビットのパラレルシリアル変換器と拡張器、あるいはそのまま8ビットのデータの出力の何れか1つが本願発明の「画像データを、各画素が第1のビット数であるとして該第1のビット数毎に読み出す第1の画像データ読み出し手段」に相当し、他の何れか1つが本願発明の「画像データを、各画素が第2のビット数であるとして該第2のビット数毎に読み出す第2の画像データ読み出し手段」に相当する。
(v) 引用発明は1ビットのパラレルシリアル変換器とビット拡張器の出力、2ビットのパラレルシリアル変換器とビット拡張器の出力又は4ビットのパラレルシリアル変換器とビット拡張器の出力、あるいはそのまま8ビットのデータの出力をマルチプレクサで選択しているから、引用発明の「マルチプレクサ」と本願発明1の「切り換える手段」とは「認識手段からの認識情報に基づいて、前記第1の画像データ読み出し手段と、前記第2の画像データ読み出し手段とを切り換える手段」で共通するものである。
そうすると本願発明と引用発明とは、
「書き込みと読み出しが可能な表示用のメモリと、
前記書き込みと読み出しが可能な表示用のメモリに書き込まれた画像データが、各画素が第1のビット数で書き込まれた画像データか、各画素が前記第1のビット数とは異なる第2のビット数で書き込まれた画像データかを認識する認識手段と、
画像データを、各画素が第1のビット数であるとして該第1のビット数毎に読み出す第1の画像データ読み出し手段と、
画像データを、各画素が第2のビット数であるとして該第2のビット数毎に読み出す第2の画像データ読み出し手段と、
前記認識手段からの認識情報に基づいて、前記第1の画像データ読み出し手段と、前記第2の画像データ読み出し手段とを切り換える手段と、を備えることを特徴とする画像処理装置。」である点で一致し、次の相違点(ア)で相違している。
・相違点(ア)
本願発明では書き込みと読み出しが可能な表示用のメモリが「それぞれ1画面分の容量を有する第1の領域と第2の領域とを有し、前記第1および第2の領域は、いずれか一方が表示用領域として使用されているときは、他方が描画用領域として使用されるフレームメモリ」であり、認識手段が各画素が第1のビット数で書き込まれた画像データか、各画素が前記第1のビット数とは異なる第2のビット数で書き込まれた画像データかを認識する際の画像データがフレームメモリの「第1及び第2領域に書き込まれた画像データ」であり、第1及び第2の画像データ読み出し手段が読み出す画像データを「フレームメモリの表示領域」からであり、切り換える手段が認識手段からの認識情報に基づいて、第1の画像データ読み出し手段と第2の画像データ読み出し手段とを切り換える時が「フレームメモリの表示用領域と描画用領域とを切り換える時」であるのに対して、引用発明ではそのような構成を備えていない点。

第5 当審の判断
そこで、上記相違点(ア)について判断する。
上記引用刊行物Bには、それぞれ1画面分の容量を有する第1の領域と第2の領域とを有し、第1および第2の領域は、いずれか一方が表示用領域として使用されているときは、他方が描画用領域として使用されるフレームメモリが記載されており、引用発明の画像メモリも上記引用刊行物Bの「フレームメモリ」もともに書き込みと読み出しが可能な表示用メモリとして共通するものであるから、書き込みと読み出しが可能な表示用メモリとして、引用発明の「画像メモリ」の代わりにそれぞれ1画面分の容量を有する第1の領域と第2の領域とを有し、第1及び第2の領域は、いずれか一方が表示用領域として使用されているときは、他方が描画用領域として使用されるフレームメモリを用いることは当業者であれば容易になし得るものであり、このような書き込みと読み出しが可能な表示用メモリとして、1画面分の容量を有する第1の領域と第2の領域とを有し、第1および第2の領域は、いずれか一方が表示用領域として使用されているときは、他方が描画用領域として使用されるフレームメモリを採用した場合、引用発明では1画素のビット数をたとえば1,2,4,8ビットと変えて展開して書き込む処理が行われるのはフレームメモリの第1及び第2領域であるから、認識手段が各画素が1画素のビット数をたとえば1,2,4,8ビットの何れであるかを認識する際、すなわち認識手段が各画素が第1のビット数で書き込まれた画像データか、各画素が前記第1のビット数とは異なる第2のビット数で書き込まれた画像データかを認識する際にはフレームメモリの「第1及び第2領域に書き込まれた画像データ」を認識することになるのは明らかである。さらに、引用発明では1画素が1,2,4,8ビットのうちの何れかの1つのビット数で表示される1画面分の画像データがフレームメモリの表示用領域と描画用領域のそれぞれに書き込まれるものであり、例えばフレームメモリの表示用領域に1画素のビット数が1ビットの1画面分の画像データが、描画用領域に1画素のビット数が2ビットの1画面分の画像データがそれぞれ書き込まれており、表示用領域の画像データが1ビットのパラレルシリアル変換器、拡張器から1ビットずつ読み出されて1画面分表示されていた場合には、次の画面では描画用領域が表示用領域、表示用領域が描画用領域に切り換えられるとともに、表示用領域に切り換えられた1画素のビット数が2ビットの1画面分の画像データが2ビットのパラレルシリアル変換器、拡張器から2ビットずつ読み出されることとなる。このことは、フレームメモリの描画用領域に1画素が1,2,4,8ビットのいずれが書き込まれたかを認識手段が認識しており、描画用領域が表示用領域に切り換えられた時にその認識情報に基づいて対応する読み出し手段に切り換えられることは明らかであるから、切り換える手段が認識手段からの認識情報に基づいて、第1の画像データ読み出し手段と第2の画像データ読み出し手段とを切り換える時が「フレームメモリの表示用領域と描画用領域とを切り換える時」となることは自明な事項である。
また、各画素単位が第1のビット数であるとして第1のビット数毎に順次画像データを読み出し、各画素単位が第2のビット数であるとして第2のビット数毎に順次画像データを読み出す際、各画素単位に対応したビット数毎にフレームメモリから画像データを読み出すことも周知(例えば、特開平5-46162号公報の段落番号【0003】?【0005】、特開昭61-272793号公報の3頁左上欄19行?4頁左上欄3行、第2図のバッファレジスタ61、第3図の読み出しレジスタ11参照)の技術事項であるから、書き込みと読み出しが可能な表示用メモリとして、引用発明の「画像メモリ」の代わりにそれぞれ1画面分の容量を有する第1の領域と第2の領域とを有し、第1及び第2の領域は、いずれか一方が表示用領域として使用されているときは、他方が描画用領域として使用されるフレームメモリを用いる場合においても、フレームメモリの表示領域から画像を読み出す際に、フレームメモリから引用発明のごとく画像データとして8ビットを読み出し、読み出した8ビットの画像データから1画素のビット数をたとえば1,2,4,8と変えて、1画素を1ビット数毎に順次読み出すか、1画素を2ビット数毎に順次読み出すか、1画素を4ビット数毎に順次読み出すか、又は1画素を8ビットそのまま順次読み出すか、あるいは周知の技術事項のごとく、フレームメモリから1画素のビット数をたとえば1、2,4,8ビットと変えて、1画素を1ビット数毎に順次読み出すか、1画素を2ビット数毎に順次読み出すか、1画素を4ビット数毎に順次読み出すか、又は1画素を8ビット数毎順次読み出すかは当業者が必要に応じて適宜採用する選択事項にすぎないものであるから、本願発明のごとく第1及び第2の画像データ読み出し手段が読み出す画像データを「フレームメモリの表示領域」からであるとすることに何ら困難性がないものである。
そして、本願発明によってもたらされる効果は、引用発明、引用刊行物Bに記載された発明及び周知の技術事項から予測される範囲内のものであり、格別のものではない。
したがって、本願発明は、引用発明、引用刊行物Bに記載された発明及び周知の技術事項に基づき当業者が容易に発明をすることができたものである。

第6 むすび
以上のとおりであるから、本願発明は特許法第29条第2項の規定により特許を受けることができないものであるので、その余の請求項に係る発明について検討するまでもなく、本件出願は、当審で通知した上記拒絶の理由によって拒絶をすべきものである。
よって、結論のとおり審決する。
 
審理終結日 2006-12-26 
結審通知日 2007-01-09 
審決日 2007-01-22 
出願番号 特願平6-93738
審決分類 P 1 8・ 121- WZ (G09G)
最終処分 不成立  
前審関与審査官 後藤 亮治  
特許庁審判長 瀧 廣往
特許庁審判官 小川 浩史
後藤 時男
発明の名称 画像処理装置  
代理人 三品 岩男  

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