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| 審決分類 |
審判 査定不服 2項進歩性 特許、登録しない。 G06F 審判 査定不服 特17条の2、3項新規事項追加の補正 特許、登録しない。 G06F |
|---|---|
| 管理番号 | 1154810 |
| 審判番号 | 不服2004-1425 |
| 総通号数 | 89 |
| 発行国 | 日本国特許庁(JP) |
| 公報種別 | 特許審決公報 |
| 発行日 | 2007-05-25 |
| 種別 | 拒絶査定不服の審決 |
| 審判請求日 | 2004-01-20 |
| 確定日 | 2007-03-26 |
| 事件の表示 | 平成11年特許願第 77736号「複数のプロセッサを有するデータ処理装置および方法」拒絶査定不服審判事件〔平成11年11月30日出願公開、特開平11-328133〕について、次のとおり審決する。 |
| 結論 | 本件審判の請求は、成り立たない。 |
| 理由 |
1.手続の経緯 本願は、平成11年3月23日(パリ条約による優先権主張1998年3月31日、米国)の出願であって、平成15年7月4日付けで拒絶理由通知がなされ、同年10月7日付けで手続補正がなされたが、同年10月20日付けで拒絶査定がなされ、これに対し、平成16年1月20日に拒絶査定に対する審判請求がなされるとともに、同日付けで手続補正がなされたものである。 2.平成16年1月20日付けの手続補正についての補正却下の決定 [補正却下の決定の結論] 平成16年1月20日付けの手続補正を却下する。 [理由] (1)新規事項の追加の有無について 平成16年1月20日付けの手続補正(以下、「本件手続補正」という。)の内容は、特許請求の範囲の請求項1の記載を、 「複数の処理エレメントが単一のシリコン・チップ上に実装された集積回路パッケージにおいて、 前記複数の処理エレメントが、夫々、複数のはんだボール、複数のはんだコラム、又は金属リードのアレイにより前記集積回路パッケージに接続されており、 前記複数の処理エレメントの各々に、一の組込み制御線を夫々介して接続された制御論理回路を含み、 前記制御論理回路は、外部ユーザからのプログラムされた入力に応答して、所定の処理エレメントを使用可能または使用不可にする信号を、前記組込み制御線を介して、前記所定の処理エレメントが接続されているところの複数のはんだボールの1つ、はんだコラムの1つ、又は金属リードの1つに送信し、 前記所定の処理エレメントは、前記はんだボールの1つ、はんだコラムの1つ、もしくは金属リードの1つに接続された、バイア、ジャンパもしくはヒューズを介して、集積回路パッケージの接地面、電力平面、又は所定の基準電圧面に接続されて使用可能又は使用不可になることを特徴とする、集積回路パッケージ。」 と補正するとともに、発明の詳細な説明の段落【0033】を、 「(1)複数の処理エレメントが単一のシリコン・チップ上に実装された集積回路パッケージにおいて、 前記複数の処理エレメントが、夫々、複数のはんだボール、複数のはんだコラム、又は金属リードのアレイにより前記集積回路パッケージに接続されており、 前記複数の処理エレメントの各々に、一の組込み制御線を夫々介して接続された制御論理回路を含み、 前記制御論理回路は、外部ユーザからのプログラムされた入力に応答して、所定の処理エレメントを使用可能または使用不可にする信号を、前記組込み制御線を介して、前記所定の処理エレメントが接続されているところの複数のはんだボールの1つ、はんだコラムの1つ、又は金属リードの1つに送信し、 前記所定の処理エレメントは、前記はんだボールの1つ、はんだコラムの1つ、もしくは金属リードの1つに接続された、バイア、ジャンパもしくはヒューズを介して、集積回路パッケージの接地面、電力平面、又は所定の基準電圧面に接続されて使用可能又は使用不可になることを特徴とする、集積回路パッケージ。 ・・・(後略)・・・」 と補正することを含むものである。 上記補正後の請求項1及び段落【0033】における「前記制御論理回路は、外部ユーザからのプログラムされた入力に応答して、所定の処理エレメントを使用可能または使用不可にする信号を、前記組込み制御線を介して、前記所定の処理エレメントが接続されているところの複数のはんだボールの1つ、はんだコラムの1つ、又は金属リードの1つに送信し」との記載について検討する。 出願当初の明細書の発明の詳細な説明の段落【0019】?【0020】には、次の記載がなされている。 「【0019】 図2は、本発明の1実施形態による多重処理システム204を実装する集積回路第1レベル・パッケージ200を示す斜視図である。図2に示すように、多重処理システム204は、複数のはんだボール250を介して集積回路第1レベル・パッケージ200に結合される。代替の実施形態では、多重処理システム204は、複数のはんだコラム、金属リードのアレイ、および集積回路の製造で利用されるその他任意の周知の接続機構を介して集積回路第1レベル・パッケージ200に結合することができる。 【0020】 動作中に、多重処理システム204の構成要素への信号入力はそれぞれ、集積回路第1レベル・パッケージ200内の適当なトレースを介して、複数のはんだボール250の1つに送られる。したがって、禁止A、禁止B、禁止C、禁止D、禁止E、および禁止F信号はそれぞれ、複数のはんだボール250の1つに結合される。・・・(後略)・・・」 上記記載及び図2,3を併せて見ると、「複数のはんだボール250」の1つには、「集積回路第1レベル・パッケージ200内の適当なトレースを介して」、「電力平面」あるいは「接地平面」から信号が送られてくることが見て取れる。 一方、図2中の「多重処理システム204」に対応する図1の構成は「多重処理システム104」であり、該「多重処理システム104」内の構成として「制御論理回路106」が存在している。 してみると、信号の流れは、「複数のはんだボール250」の1つに対して「集積回路第1レベル・パッケージ200内の適当なトレース」を介して「電力平面」あるいは「接地平面」から信号が送られてきて、その信号が「複数のはんだボール250」の1つから「制御論理回路106」に送られると解するのが相当であり、「制御論理回路106」が「組込み制御線」を介して「複数のはんだボール250」の1つに対して信号を送信するものとはなっていない。 そして、出願当初の明細書及び図面の他のいずれの箇所を見ても、「制御論理回路106」が「組込み制御線」を介して「複数のはんだボール250」の1つに対して信号を送信することは、記載も示唆もされないことである。 よって、上記補正後の請求項1及び段落【0033】における「前記制御論理回路は、外部ユーザからのプログラムされた入力に応答して、所定の処理エレメントを使用可能または使用不可にする信号を、前記組込み制御線を介して、前記所定の処理エレメントが接続されているところの複数のはんだボールの1つ、はんだコラムの1つ、又は金属リードの1つに送信し」との記載は、出願当初の明細書及び図面に記載されていた事項であるとは認められない。 したがって、本件手続補正は、願書に最初に添付した明細書又は図面に記載した事項の範囲内においてしたものであるとは認められず、特許法第17条の2第3項に規定する要件を満たしていない。 (2)むすび 以上のとおり、本件手続補正は、特許法第17条の2第3項の規定に違反するものであり、特許法第159条第1項で準用する同法第53条第1項の規定により却下されるべきものである。 3.補正却下の決定を踏まえた検討 (1)本願発明 平成16年1月20日付けの手続補正は、上記のとおり却下されたので、本願の請求項1に係る発明は、平成15年10月7日付け手続補正書の特許請求の範囲の請求項1に記載されたとおりの次のものと認める。(以下、「本願発明」という。) 「複数の処理エレメントが単一のシリコン・チップ上に実装された集積回路パッケージにおいて、 前記複数の処理エレメントの各々に、一の組込み制御線を夫々介して接続された制御論理回路を含み、 前記制御論理回路は、外部ユーザからのプログラムされた入力に応答して、所定の処理エレメントを使用可能または使用不可にする信号を、前記所定の処理エレメントに供給し、 前記所定の処理エレメントは、前記信号を受信することによって、前記集積回路パッケージの接地面、電力平面、又は所定の基準電圧面に接続されて使用可能又は使用不可になることを特徴とする、集積回路パッケージ。」 (2)引用例 これに対して、原査定の拒絶の理由に引用された特開平7-105174号公報(以下、「引用例1」という。)、及び特開平8-148573号公報(以下、「引用例2」という。)には、それぞれ、図面とともに次の事項が記載されている。 (引用例1) A.「【0001】 【産業上の利用分野】本発明は、中央処理装置及びメモリ,タイマ,シリアルインターフェース等の周辺機能装置を1チップ上に有する1チップマイクロコンピュータに関し、特に、自身が消費する電力を低減する機能を有する1チップマイクロコンピュータに関する。」 B.「【0009】本発明は、ユーザーが容易に低消費電力化する機能モジュールを指定することができて、そのシステム全体についての消費電力を低減することができる1チップマイクロコンピュータを提供することを目的とする。」 C.「【0017】第1実施例 図1は、本発明の第1実施例にかかる1チップマイクロコンピュータの主要部分を示すブロック図である。本実施例の1チップマイクロコンピュータ1は、消費電力モード制御回路2,3,4と、シリアルインターフェース5と、タイマ6,7と、デコーダ8と、入力端子A,Bと、図示しない中央処理装置(以下、CPUと記す)及びメモリとを有して構成されている。ここで、シリアルインターフェース5、タイマ6及びタイマ7は、本1チップマイクロコンピュータにおける機能モジュールである。 【0018】デコーダ8の3つの出力端は、それぞれ消費電力モード制御回路2,3,4の入力端に接続されている。消費電力モード制御回路2は、シリアルインターフェース5の動作を制御してシリアルインターフェース5における電力消費量を制御する。消費電力モード制御回路3は、タイマ6の動作を制御してタイマ6における電力消費量を制御する。消費電力モード制御回路4は、タイマ7の動作を制御してタイマ7における電力消費量を制御する。 【0019】入力端子A,Bは、それぞれデコーダ8の入力端に接続されている。更に入力端子A,Bには、1チップマイクロコンピュータ1の外部に設けられたスイッチS1,S2の共通端子にそれぞれ接続されており、そのスイッチS1,S2からコード信号となる電圧がそれぞれ印加される。スイッチS1,S2の共通端子は、そのスイッチの切り替えによって、それぞれ電源又はグランドに接続される。 【0020】次に、本実施例の動作について説明する。本実施例では、動作可能とする機能モジュールの選択をハードウェアであるスイッチS1,S2によって選択する。スイッチS1,S2によって入力端子A,Bにコード信号を印加することで、動作可能とする機能モジュールを選択することができる。 【0021】入力端子A,Bそれぞれの電位状態ｘ,ｙを(A,B)=(ｘ,ｙ)のように表現し、ローレベルを「0」、ハイレベルを「1」とする。例えば、(A,B)=(0,0)のときは、デコーダ8は信号を全く出力しない。(A,B)=(0,1)のときは、デコーダ8は消費電力モード制御信号aを出力する。(A,B)=(1,0)のときは、デコーダ8は消費電力モード制御信号bを出力する。(A,B)=(1,1)のときは、デコーダ8は消費電力モード制御信号cを出力するとする。これらのようにデコーダ8が入力端子A,Bの電位状態をデコードする。 【0022】消費電力モード制御回路4は、消費電力モード制御信号aを入力することでタイマ7を動作状態にする。消費電力モード制御回路3は、消費電力モード制御信号bを入力することでタイマ6を動作状態にする。消費電力モード制御回路2は、消費電力モード制御信号cを入力することでシリアルインターフェース5を動作状態にする。 【0023】従って、例えば、(A,B)=(0,1)のときは、デコーダ8から消費電力モード制御信号aが出力するので、消費電力モード制御回路4がタイマ7を動作状態にし、タイマ6及びシリアルインターフェース5が停止状態になる。このとき、タイマ7だけが電力を消費し、タイマ6及びシリアルインターフェース5は電力を消費しないので、1チップマイクロコンピュータ1全体の消費する電力は、略タイマ7が消費する電力となる。 【0024】これらにより、本実施例の1チップマイクロコンピュータは、ユーザが入力端子A,Bに印加する電位を操作することによって、必要な機能モジュールだけを動作させて消費電力を最適化することができる。」 D.「【0042】第4実施例 図4は、本発明の第4実施例にかかり、図1,図2,図3に示す1チップマイクロコンピュータの消費電力モード制御回路を示すブロック図である。本実施例の消費電力モード制御回路41は、MOSトランジスタ(金属酸化物半導体トラスタ)42,43,44から構成されている。そして、本実施例では、上位カウンタ46と下位カウンタ47とその他の回路48との3つの回路群からなる機能モジュールであるタイマ45の消費電力を、消費電力モード制御回路41が制御する。 【0043】MOSトランジスタ42,43,44において、それぞれのゲートには消費電力モード制御信号eを伝送する信号線が共通に接続されており、それぞれのソースには電源が共通に接続されている。また、MOSトランジスタ42のドレインには上位カウンタ46の電源端が接続され、MOSトランジスタ43のドレインには下位カウンタ47の電源端が接続され、MOSトランジスタ44のドレインにはその他の回路48の電源端が接続されている。 【0044】次に、本実施例の動作について説明する。先ず、ユーザがキーボードやソフトウェア等を用いてタイマ45を起動させる信号を本実施例にかかる1チップマイクロコンピュータに入力すると、消費電力モード制御信号eがMOSトランジスタ42,43,44のゲートに共通に印加する。これにより、MOSトランジスタ42,43,44はON状態となるので、上位カウンタ46,下位カウンタ47、その他の回路48の電源端に電流が供給され、タイマ45は起動する。 【0045】一方、ユーザがキーボードやソフトウェア等を用いてタイマ45を停止させる信号を本実施例にかかる1チップマイクロコンピュータに入力すると、MOSトランジスタ42,43,44のゲートには消費電力モード制御信号eが印加されなくなる。これにより、MOSトランジスタ42,43,44はOFF状態となるので、上位カウンタ46,下位カウンタ47、その他の回路48の電源端と電源ラインとが切り離され、タイマ45は低消費電力モードとなる。」 上記Dの「第4実施例」に係る記載において、段落【0042】に「図4は、本発明の第4実施例にかかり、図1,図2,図3に示す1チップマイクロコンピュータの消費電力モード制御回路を示すブロック図である。」との記載がなされており、図4に記載されている「第4実施例」の「消費電力モード制御回路41」は、図1に記載されている「第1実施例」の「消費電力モード制御回路2,3,4」として適用されるものであると解される。 ここで、上記Cに記載されている「第1実施例」の場合、上記段落【0024】に記載されているように「ユーザが入力端子A,Bに印加する電位を操作することによって、必要な機能モジュールだけを動作させ」ることは、上記段落【0021】に記載されているように、「入力端子A,Bそれぞれの電位状態ｘ,ｙ」を「デコーダ8」がデコードし、そのデコードされた信号が各「消費電力モード制御回路2,3,4」に加わることにより行われるのであるから、「第4実施例」の「消費電力モード制御回路41」を「第1実施例」の「消費電力モード制御回路2,3,4」として適用した場合は、ユーザの操作により得られた入力端子A,Bの印加電位をデコーダによりデコードし、そのデコードされた信号によって、機能モジュールと電源ラインの間が接続されるか否かにより、必要な機能モジュールだけが動作することになるものと解される。 よって、上記A?Dの記載及び関連する図面を参照すると、引用例1には、実質的に、次の発明が記載されているものと認められる。(以下、「引用例1記載の発明」という。) 「複数の機能モジュールを有する1チップマイクロコンピュータにおいて、 前記複数の機能モジュールの各々に、一の制御信号線を夫々介して接続されたデコーダを含み、 前記デコーダは、ユーザの操作により得られた入力に応答して、所定の機能モジュールを動作状態または停止状態にする信号を、前記所定の機能モジュールに供給し、 前記所定の機能モジュールは、前記信号を受信することによって、電源ラインとの間が接続されるか否かにより、動作状態又は停止状態になるような1チップマイクロコンピュータ。」 (引用例2) E.「【0001】 【産業上の利用分野】この発明は半導体装置に関し、例えば、1個のチップ(半導体基板)上に複数のマイクロプロセッサを搭載する高性能の大規模集積回路装置ならびにその製品歩留まりの向上に利用して特に有効な技術に関するものである。」 F.「【0008】 【課題を解決するための手段】本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、次の通りである。すなわち、共通のバスに結合されかつそれぞれ論理的に独立して動作しうるマイクロプロセッサ等の複数のモジュールを同一チップ上に搭載する大規模集積回路装置等において、各モジュールに、対応するモジュールが正常に動作しうるときその出力信号を選択的に有効レベルとするバスイネーブル回路と、このバスイネーブル回路の出力信号に従って対応するモジュールとバスとの間を選択的に論理結合するバスインタフェース回路とを設けるとともに、各モジュールに対して最上層の金属配線層からなる電源供給配線を介して動作電源を供給し、この電源供給配線をフォーカスドイオンビーム等により選択的に切断することで、その内部に回避できない障害が生じたモジュールをバスから切り離し非動作状態とする。また、このような非動作状態にあるモジュールを含む大規模集積回路装置等を、比較的処理能力の低い部分製品として出荷する。」 G.「【0010】 【実施例】図1には、この発明が適用された大規模集積回路装置LSI(半導体装置)の一実施例のシステム構成図が示されている。また、図2には、図1の大規模集積回路装置LSIに搭載されるマイクロプロセッサMPU1の一実施例のブロック図が示されている。さらに、図3には、図2のマイクロプロセッサMPU1に含まれるバスイネーブル回路BE及びバスインタフェース回路BIの一実施例の回路図が示され、図4には、図1の大規模集積回路装置LSIの電源供給配線の一実施例の部分的な断面構造図が示されている。これらの図をもとに、この実施例の大規模集積回路装置LSI,マイクロプロセッサMPU1?MPU8ならびにバスイネーブル回路BE及びバスインタフェース回路BIの構成及び動作ならびにその特徴について説明する。なお、図3の各回路素子ならびに図1及び図2の各ブロックを構成する回路素子は、公知の半導体集積回路の製造技術により、単結晶シリコンのような1個の半導体基板上に形成される。・・・(中略)・・・ 【0011】図1において、この実施例の大規模集積回路装置LSIは、それぞれ論理的に独立して動作しうる8個のモジュールつまりマイクロプロセッサMPU1?MPU8を備え、これらのマイクロプロセッサに共通に設けられる1個のバスコントローラBUSCを備える。・・・(中略)・・・また、大規模集積回路装置LSIには、図示されない外部の電源装置から、例えば+5V(ボルト)の電源電圧VCCと0Vの接地電位VSSが動作電源として供給される。このうち、電源電圧VCCは、電源供給配線つまり電源電圧供給配線SLVCを介してマイクロプロセッサMPU1?MPU8ならびにバスコントローラBUSCに供給され、接地電位VSSは、接地電位供給配線SLVSを介して各装置に供給される。 ・・・(中略)・・・ 【0013】この実施例において、マイクロプロセッサMPU1?MPU8は、後述するように、対応するバスイネーブル回路BEのヒューズF1が切断されることでそれぞれ選択的にシステムバスSBUSから切り離されるとともに、その電源電圧供給配線SLVCが例えば図1の×印の部分で切断されることでそれぞれ選択的に非動作状態とされる。・・・(中略)・・・この結果、この実施例の大規模集積回路装置LSIは、その内部に回避できない何等かの障害を持つマイクロプロセッサを含んだまま部分製品として出荷でき、これによってその製品歩留まりが高められ、低コスト化が図られる。 【0014】ところで、この実施例の大規模集積回路装置LSIでは、図4に例示されるように、チップ内の配線経路の形成に供するために3層のアルミニウム配線層(金属配線層)が用意される。このうち、半導体基板SUBに最も近い最下層つまり第1層のアルミニウム配線層AL1は、主に基板表面に形成されたMOSFET等の素子を結合する素子間信号配線SLIDとして用いられる。また、第2層のアルミニウム配線層AL2は、主にマイクロプロセッサMPU1?MPU8に接地電位VSSを供給するための接地電位供給配線SLVSとして用いられ、最上層つまり第3層のアルミニウム配線層AL3は、主にこれらのマイクロプロセッサに電源電圧VCCを供給するための電源電圧供給配線SLVCとして用いられる。つまり、この実施例の大規模集積回路装置LSIでは、その内部に回避できない障害が発生したマイクロプロセッサを非動作状態とするために選択的に切断される電源電圧供給配線SLVCが、フォーカスドイオンビームFIBにより切断しやすい最上層のアルミニウム配線層AL3からなる訳であって、これによって電源電圧供給配線SLVCの切断作業が効率化されるものとなる。」 上記Eの記載において、「1個のチップ(半導体基板)上に複数のマイクロプロセッサを搭載する高性能の大規模集積回路装置」とあり、上記Gの段落【0010】の記載において、「・・・各ブロックを構成する回路素子は、公知の半導体集積回路の製造技術により、単結晶シリコンのような1個の半導体基板上に形成される」とあることから、引用例のものは、「複数のマイクロプロセッサが単一のシリコン・チップ上に実装された集積回路装置」であるということができる。 また、上記Gの記載において、電源電圧供給配線SLVCの切断により「非動作状態」とされたマイクロプロセッサは「使用不可」になること、及びそれ以外のマイクロプロセッサは「使用可能」のままであることは、当業者にとって明らかなことである。 さらに、上記「電源電圧供給配線SLVCの切断」をすることは、「所定の操作」を施すことの一態様であるということができる。 よって、上記E?Gの記載及び関連する図面を参照すると、引用例2には、次の発明が記載されているものと認められる。(以下、「引用例2記載の発明」という。) 「複数のマイクロプロセッサが単一のシリコン・チップ上に実装された集積回路装置において、 前記複数のマイクロプロセッサのうちの所定のマイクロプロセッサは、所定の操作により使用不可又は使用可能になる集積回路装置。」 (3)対比 そこで、本願発明と引用例1記載の発明とを対比すると、まず、引用例1記載の発明における「機能モジュール」も、本願発明における「処理エレメント」も、チップ上に実装された「構成要素」であるということができ、引用例1記載の発明における「複数の機能モジュールを有する1チップマイクロコンピュータ」と、本願発明における「複数の処理エレメントが単一のシリコン・チップ上に実装された集積回路パッケージ」とは、ともに、「複数の構成要素が単一のチップ上に実装された集積回路装置」であるということができる。 次に、引用例1記載の発明における「制御信号線」、「デコーダ」は、それぞれ、本願発明における「組込み制御線」、「制御論理回路」に相当する。 また、本願発明において、「外部ユーザからのプログラムされた入力」とは、例えば、本願の図3に示される、「禁止A」信号としての「電力平面」からの信号、「禁止B」信号としての「接地平面」からの信号のような、外部ユーザの設定による入力をさすものと解され、引用例1記載の発明における「ユーザの操作により得られた入力」に相当する。 そして、引用例1記載の発明において、所定の機能モジュールが「動作状態」であるときには「動作可能状態」であることは明らかであり、また、本願発明において、所定の処理エレメントが「使用可能」であるときには、やはり「動作可能状態」であるということができる。 さらに、引用例1記載の発明において、所定の機能モジュールが「停止状態」であるときには「非動作状態」であることは明らかであり、また、本願発明において、所定の処理エレメントが「使用不可」であるときには、やはり「非動作状態」であるということができる。 また、本願発明において、「前記所定の処理エレメントは、・・・前記集積回路パッケージの接地面、電力平面、又は所定の基準電圧面に接続されて使用可能又は使用不可になる」とあり、「所定の処理エレメント」が「集積回路パッケージ」の「電力平面」に接続されるか否かにより使用可能又は使用不可になるという態様を含むものと解されるから、そのような態様と、引用例1記載の発明において、「所定の機能モジュール」が「電源ライン」に「接続されるか否かにより動作状態又は停止状態になる」ことは、ともに、「所定の構成要素が電力供給源に接続されるか否かにより動作可能状態又は非動作状態になること」において共通するものであるということができる。 よって、本願発明と引用例1記載の発明とは、ともに、 「複数の構成要素が単一のチップ上に実装された集積回路装置において、 前記複数の構成要素の各々に、一の組込み制御線を夫々介して接続された制御論理回路を含み、 前記制御論理回路は、外部ユーザからのプログラムされた入力に応答して、所定の構成要素を動作可能状態または非動作状態にする信号を、前記所定の構成要素に供給し、 前記所定の構成要素は、前記信号を受信することによって、電力供給源に接続されるか否かにより動作可能状態又は非動作状態になる集積回路装置。」 である点で一致し、次の点で相違する。 相違点1:本願発明においては、「構成要素」が「処理エレメント」であり、該構成要素が「動作可能状態または非動作状態」であることが「使用可能または使用不可」であるのに対し、引用例1記載の発明においては、「構成要素」が「機能モジュール」であり、該構成要素が「動作可能状態または非動作状態」であることが「動作状態または停止状態」である点。 相違点2:「チップ」が、本願発明においては「シリコン・チップ」であるのに対し、引用例1記載の発明においては「シリコン・チップ」であるかどうか明らかでない点。 相違点3:本願発明は「集積回路パッケージ」であるのに対し、引用例1記載の発明は、パッケージ化された「集積回路パッケージ」であるとはされていない点。 相違点4:「所定の構成要素」が、本願発明においては、「信号を受信することによって、集積回路パッケージの接地面、電力平面、又は所定の基準電圧面に接続されて使用可能又は使用不可になる」ようなものであるのに対し、引用例1記載の発明においては、「信号を受信することによって、電源ラインとの間が接続されるか否かにより、動作状態又は停止状態になる」ようなものである点。 (4)判断 次に、上記相違点1?4について検討する。 (相違点1について) 上記引用例2記載の発明において、「マイクロプロセッサ」は「処理エレメント」に相当することは明らかであり、上記引用例2記載の発明は、複数の処理エレメントのうちの所定の処理エレメントを、所定の操作により「使用不可又は使用可能」にするものである。 してみれば、引用例1記載の発明に対して上記引用例2記載の発明を適用し、「構成要素」を「処理エレメント」とし、該構成要素を「動作可能状態または非動作状態」とすることを「使用可能または使用不可」とすることは、当業者が容易に想到し得ることと認められる。 (相違点2について) 集積回路装置の「チップ」を「シリコン・チップ」とすることは、上記引用例2記載の発明にも見られるように、ごく普通のことにすぎず、相違点2が格別なこととは認められない。 (相違点3について) 集積回路装置において、パッケージ化して「集積回路パッケージ」とすることは、ごく普通に行われることにすぎないから、相違点3が格別なこととは認められない。 (相違点4について) 引用例1の図1に記載のものにおいて、1チップマイクロコンピュータ1の入力端子A,Bを、電源電圧を供給するための構成に接続するか、あるいは接地電圧を供給するための構成に接続するかによって、上記1チップマイクロコンピュータ1の動作が規定されるように、一般に、電子装置において、所定の端子を、電源電圧や接地電圧、あるいは必要に応じて所定の基準電圧を供給するための構成に接続して動作を規定するようにことは、適宜に行われていることにすぎない。 さらに、集積回路パッケージにおいて、電源電圧や接地電圧、あるいは必要に応じて所定の基準電圧を供給するための構成を「面」として形成することは、周知技術にすぎない。 よって、引用例1記載の発明において、「所定の構成要素」を「信号を受信することによって、集積回路パッケージの接地面、電力平面、又は所定の基準電圧面に接続されて使用可能又は使用不可になる」ようなものとすることは、上記周知技術をも参酌し、当業者が適宜に設計できる事項にすぎないものと認められる。 そして、本願発明の構成によってもたらされる効果も、引用例1,2に記載の発明及び上記周知技術から当業者ならば容易に予測することができる程度のものであって、格別のものとはいえない。 (5)むすび したがって、本願発明は、引用例1,2に記載の発明及び上記周知技術に基いて、当業者が容易に発明をすることができたものであるので、特許法第29条第2項の規定により特許を受けることができない。 よって、結論のとおり審決する。 |
| 審理終結日 | 2006-10-31 |
| 結審通知日 | 2006-11-02 |
| 審決日 | 2006-11-14 |
| 出願番号 | 特願平11-77736 |
| 審決分類 |
P
1
8・
561-
Z
(G06F)
P 1 8・ 121- Z (G06F) |
| 最終処分 | 不成立 |
| 前審関与審査官 | 川崎 優、清木 泰 |
| 特許庁審判長 |
赤川 誠一 |
| 特許庁審判官 |
桑江 晃 長島 孝志 |
| 発明の名称 | 複数のプロセッサを有するデータ処理装置および方法 |
| 代理人 | 坂口 博 |
| 復代理人 | 松井 光夫 |
| 復代理人 | 松井 光夫 |
| 復代理人 | 五十嵐 裕子 |
| 復代理人 | 五十嵐 裕子 |
| 代理人 | 市位 嘉宏 |
| 代理人 | 坂口 博 |
| 代理人 | 市位 嘉宏 |