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| 審決分類 |
審判 査定不服 2項進歩性 特許、登録しない。 G11C |
|---|---|
| 管理番号 | 1156360 |
| 審判番号 | 不服2005-10181 |
| 総通号数 | 90 |
| 発行国 | 日本国特許庁(JP) |
| 公報種別 | 特許審決公報 |
| 発行日 | 2007-06-29 |
| 種別 | 拒絶査定不服の審決 |
| 審判請求日 | 2005-05-30 |
| 確定日 | 2007-04-24 |
| 事件の表示 | 平成5年特許願第184585号「半導体メモリ装置のバーンインテスト方法及びそのための回路」拒絶査定不服審判事件〔平成6年7月15日出願公開、特開平6-195999〕について、次のとおり審決する。 |
| 結論 | 本件審判の請求は、成り立たない。 |
| 理由 |
1 手続の経緯・本願発明 本願は、平成5年7月27日(パリ条約による優先権主張1992年7月31日、韓国)の出願であって、平成15年10月20日付けで拒絶理由が通知され、これに対し、平成16年4月28日付けで手続補正がなさたものであって、平成17年2月22日付けで拒絶査定がなされ、これに対し、同年5月30日に審判請求がなされたものである。当該手続補正書によれば、その特許請求の範囲の請求項1ないし6に係る各発明は、それぞれ上記各請求項に記載されたものと認められるところ、これら発明のうち、請求項1に係る発明(以下、「本願発明」という。)は次のとおりのものである。 「【請求項1】半導体メモリ装置のバーンインテスト方法において、 チップに接続されている多数のピンの中の特定ピンに外部電源電圧以上の高電圧が印加されている間バーンインエネーブル信号を出力する第1ステップと、 ローアドレスストローブ信号の第1の入力に同期して入力されるローアドレスにより第1のワード線をエネーブルさせる第2ステップと、 ローアドレスストローブ信号を基に発生されるローアドレスマスタクロック信号に従うワード線駆動器のリセットをバーンインエネーブル信号により抑止し、第1のワード線のエネーブル動作を継続して維持する第3ステップと、 その第1のワード線のエネーブル動作を継続したまま、ローアドレスストローブ信号の第2の入力に同期して入力されるローアドレスにより第2のワード線をエネーブルさせる第4ステップと、 前記特定ピンへの高電圧の印加がなくなった時に、論理的に反転状態とされるバーンインエネーブル信号により第1及び第2のワード線をディスエーブルさせる第5ステップとを含んでなることを特徴とする半導体メモリ装置のバーンインテスト方法。」 2 引用刊行物記載の発明 これに対して、原査定の拒絶の理由に引用された、本願の優先権主張の日前である平成2年9月25日に頒布された「特開平2-240897号公報」(以下、「引用例」という。)には、図面とともに、次の事項が記載されている。 (1)「本発明は、半導体記憶装置特に、スクリーニング試験時間を短縮するための、ブーストワード線の多重選択装置に関する。 メモリチップは製作後、全ビットがリード/ライト可能か否かの試験(スクリーニング)を行ない、この結果良品と判定されたものをパッケージに組み込み、それをバーンイン試験し(数十?数百時間にも及ぶ長時間、高温状態で動作させ)、再びスクリーニングし、信頼性の保証をする。ワード線に長時間電圧を加えて、該ワード線とそれに接続するゲート電極などの周囲の絶縁層の耐圧を試験することも重要である。 近年、半導体記憶装置は益々大容量化し、これに伴ないスクリーニング時間が著しく増大している。例えば上記耐圧試験では、ワード線は1本、2本、4本などの小数本同時選択であるから、これで各ワード線に長時間電圧を加える耐圧試験を行なったのでは、大容量メモリでは試験所要時間が膨大なものになってしまう。そこで試験所要時間の短縮が望まれている。 試験所要時間の圧縮には、テストモード時に入、出力データのビット圧縮を行なう方法がある。この方法では複数ビット例えば8ビットずつ同じデータを同時にライトし、リード時には8ビットの排他オアをとってその結果を出力する。出力は1ビットとすると、8ビットの出力には8サイクルを要するが、この方法なら1サイクルでよく、試験所要時間を1/8にすることができる。この方法は、半導体メモリの全ビットのリード/ライト試験時間の短縮には効果的であるが、ワード線を選択しての層間ストレス印加に関しては無効果であり、これにはワード線多重選択が必要になる。」(第1頁右下欄第18行?第2頁右上欄第10行) (2)「〔発明が解決しようとする課題〕 このように従来回路では、全ワード線同時選択では電源に与える影響が大きくまた選択ワード線レベルのブーストに対処しておらず、複数ワード線の逐次選択では試験所要時間をそれ程短縮できず、ブースト回路にかなりの影響を与えるなどの問題がある。 本発明はかかる点を改善し、電源やブースト回路に大きな影響を与えずにブーストワード線の全選択が可能で、スクリーニング時間を短縮できるようにすることを目的とするものである。 〔課題を解決するための手段〕 第1図に示すように本発明では多数のワード線WL0,WL1,・・・・・・とビット線BL0,BL1,・・・・・・を有し、ワード線選択時には選択ワード線を電源電圧より高いレベルにブーストする半導体記憶装置に、ワード多重選択制御回路21、逆流防止回路23、ブーストレベル補償回路22、及びセンスアンプノンリセット回路24を設ける。 ワード多重選択制御回路21はワードデコーダのリセットを禁止し、ワードデコーダのアドレッシングによりワードデコーダ10,11,・・・・・・に順次ワード線WL0,WL1,・・・・・・を選択させ、そしてワード線を選択するとその次以降のワード線が選択されても非選択に戻ることなく選択状態を維持させる。これにより選択ワード線の数が次第に増大し、やがて全選択の状態になる。 逆流防止回路23は、選択されてブーストレベルになったワード線から電流がワードドライバ20へ逆流するのを阻止する。 ブーストレベル補償回路20は選択ワード線がブーストレベルから低下するのを防止する。 センスアンプSA0,SA1,・・・・・・は、ワード線WL(添字0,1,・・・・・・は適宜省略する。他も同様)が選択され、当該ビット線BL、/BLにメモリセルMCの記憶データが現われた時点でアクティブになってビット線BL、/BL電位の拡大を行ない、該ビット線が選択されるとき該ビット線電位をデータバスDB、/DBへ伝え、その後はリセットされるのがノーマルモードであるが、多重選択モードでは該リセットを行なわないようする。センスアンプノンリセット回路24はこれを行なう。 なお第1図のG00とG01,G10とG11はコラムゲート、25はコラムデコーダである。 〔作 用〕 第1図の回路の動作を第2図のタイムチャートを参照しながら説明すると、電源投入で電源電圧Vccが立上り、ローアドレスストローブバー/RASが立下ってアドレス本例ではA0が取込まれると、ワードデコーダ10がHレベル出力を生じて、ワードドライバ20、逆流防止回路23、ワードデコーダ10の経路でワード線WL0を、電源Vccより高いブーストレベルにする。なお今はノーマルモードとし、従ってワード多重選択制御回路21が出力するモード信号(テストイネーブル)TEはLとする。ワード線WL0が選択されると、当該ワード線のメモリセルMCの記憶データがビット線BLに読出される。信号AがLに立下るとノンリセット回路24では出力BはH、出力CはLになり、センスアンプSA0、SA1.・・・・・・はアクティブになってビット線電位を増幅する。これらのセンスアンプの出力は、コラムアドレスで選択されたものが、データバスへ取出され、続出しデータになる。以上は通常の半導体メモリと同じである。 多重選択モードではモード信号TEがHになる。/RASで取込んだアドレスはやはりA0とすると、ワード線WL0が選択され、信号AがLに立下って、BがHに、CがLになるとセンスアンプがアクティブになり、ビット線電位を増幅する。多重選択モードではこの状態で次のアドレス本例ではA1が取込まれ、ワード線WL1が選択され、以下同様にWL2,WL3,・・・・・・と選択されて行く。次のワード線が選択されても、今回選択ワード線が非選択に戻されることはない。こうして最後のワード線が選択されるときワード線は全選択になり、この状態で耐圧試験が行なわれる。」(第3頁右上欄第5行?第4頁右上欄第5行) (3)「ワードデコーダ10の回路例を第3図に示す。この回路は他のワードデコーダ11,・・・・・・についても同様である。従来回路とは、ラッチL1を挿入し、またモード信号TEを導入している点が異なる。 ノーマルモードではモード信号TEはLレベル、従ってインバータI1の出力はHで、ナンドゲートN1の出力は信号NSにより定まる。第8図に示すように、信号NSは信号/RASと同種のものであり、NS=HでナンドゲートN1の出力はL、トランジスタQ0はオンとなってワードデコーダをプリチャージする。ラッチL1の出力はこのときL、ワード線WL0は非選択である。信号NSがLになるとN1の出力はH、Q0はオフとなり、このときアドレスA0、A1、A2がHでQ1,Q2,Q3がオンであるとワードデコーダの出力はL、ラッチL1の出力はH、ワード線WL0はHとなる。これが選択状態である。非選択時はアドレスA0,A1,A2のいずれかがL、Q1?Q3のいずれかがオフとなり、ラッチL1の出力はLとなる。これはメモリの通常動作と同じである。 多重選択モードではモード信号TEはLからHになる。TE=L、NS=Hのときワードデコーダはプリチャージされ、そしてラッチL1は最初はリセットされて出力はLである。次いでTE=HになるとN1の出力はH、Q0はオフになり、そしてA0=A1=A2=HならL1の出力はHで、WL0は選択される。-旦こうなると、TEは常にHであるからQ0はオフであり、ラッチLはリセットされなくてH出力状態を続ける。ラッチL1がリセットされるのは多重選択モードが終了してモード信号TEがLレベルに戻ったときである。」(第4頁右下欄第9行?第5頁右上欄第3行) この記載事項によると、引用例には、「半導体記憶装置のブーストワード線の多重選択の方法において、 ワード線選択時には選択ワード線を電源電圧より高いレベルにブーストする半導体記憶装置に、ワード多重選択制御回路21、逆流防止回路23を設け、 ワード多重選択制御回路21はワードデコーダのリセットを禁止し、ワードデコーダのアドレッシングによりワードデコーダ10,11,・・・・・・に順次ワード線WL0,WL1,・・・・・・を選択させ、そして、ワード線を選択するとその次以降のワード線が選択されても非選択に戻ることなく選択状態を維持させ、これにより、選択ワード線の数が次第に増大し、やがて全選択の状態になり、 逆流防止回路23は、選択されてブーストレベルになったワード線から電流がワードドライバ20へ逆流するのを阻止し、 電源投入で電源電圧Vccが立上り、ローアドレスストローブバー/RASが立下ってアドレス本例ではA0が取込まれると、ワードデコーダ10がHレベル出力を生じて、ワードドライバ20、逆流防止回路23、ワードデコーダ10の経路でワード線WL0を、電源Vccより高いブーストレベルにし、従って、ワード多重選択制御回路21が出力するモード信号(テストイネーブル)TEはLとし、 ワード線WL0が選択されると、当該ワード線のメモリセルMCの記憶データがビット線BLに読出され、信号AがLに立下るとノンリセット回路24では出力BはH、出力CはLになり、 多重選択モードではモード信号TEがHになり、RASで取込んだアドレスはやはりA0とすると、ワード線WL0が選択され、信号AがLに立下って、BがHに、CがLになり、 多重選択モードではこの状態で次のアドレス本例ではA1が取込まれ、ワード線WL1が選択され、以下同様にWL2,WL3,・・・・・・と選択されて行き、次のワード線が選択されても、今回選択ワード線が非選択に戻されることはなく、こうして、最後のワード線が選択されるときワード線は全選択になり、この状態で耐圧試験が行なわれ、 多重選択モードではモード信号TEはLからHになり、モード信号TE=L、信号RASと同種の信号NS=Hのときワードデコーダ10はプリチャージされ、そして、ラッチL1は最初はリセットされて出力はLであり、次いで、TE=HになるとN1の出力はH、Q0はオフになり、そして、A0=A1=A2=HならL1の出力はHで、WL0は選択され、一旦こうなると、TEは常にHであるからQ0はオフであり、ラッチLはリセットされなくてH出力状態を続け、 ラッチL1がリセットされるのは多重選択モードが終了してモード信号TEがLレベルに戻ったときである半導体記憶装置のブーストワード線の多重選択の方法。」の発明(以下、「引用発明」という。)が記載されている。 3 対比 本願発明と引用発明を対比すると、引用発明における「半導体記憶装置」「ブーストワード線の多重選択の方法」「モード信号(テストイネーブル)TE」「ローアドレスストローブバーRAS」「アドレスA0,A1」「選択」「信号NS」「ワードデコーダ10」「非選択に戻る」「選択状態を維持」「非選択」は、それぞれ本願発明における「半導体メモリ装置」「バーンインテスト方法」「バーンインエネーブル信号」「ローアドレスストローブ信号」「ローアドレス」「エネーブル」「ローアドレスマスタクロック信号」「ワード線駆動器」「リセット」「エネーブル動作を継続して維持」「ディスエーブル」に相当する。 また、引用発明の「ラッチL1がリセットされるのは多重選択モードが終了してモード信号TEがLレベルに戻ったときである」は、本願発明の「高電圧の印加がなくなった時に、論理的に反転状態とされるバーンインエネーブル信号により第1及び第2のワード線をディスエーブルさせる」に対応していることは当業者において明らかである。 したがって、両者は、以下のとおりの一致点及び相違点を有する。 (一致点) 「半導体メモリ装置のバーンインテスト方法において、 外部電源電圧以上の高電圧が印加されている間バーンインエネーブル信号を出力する第1ステップと、 ローアドレスストローブ信号の第1の入力に同期して入力されるローアドレスにより第1のワード線をエネーブルさせる第2ステップと、 ローアドレスストローブ信号を基に発生されるローアドレスマスタクロック信号に従うワード線駆動器のリセットをバーンインエネーブル信号により抑止し、第1のワード線のエネーブル動作を継続して維持する第3ステップと、 その第1のワード線のエネーブル動作を継続したまま、ローアドレスストローブ信号の第2の入力に同期して入力されるローアドレスにより第2のワード線をエネーブルさせる第4ステップと、 高電圧の印加がなくなった時に、論理的に反転状態とされるバーンインエネーブル信号により第1及び第2のワード線をディスエーブルさせる第5ステップとを含んでなることを特徴とする半導体メモリ装置のバーンインテスト方法。」である点。 (相違点) (1) 本願発明では、チップに接続されている多数のピンの中の特定ピンに外部電源電圧以上の高電圧が印加されている間バーンインエネーブル信号を出力し、前記特定ピンへの高電圧の印加がなくなった時に、前記バーンインエネーブル信号が論理的に反転状態とされるのに対して、引用発明では、そのような点については明示がない点。 4 判断 上記相違点について検討する。 相違点(1) 半導体メモリ装置のバーンインテストにおいて、チップに接続されている多数のピンの中の特定ピンに外部電源電圧以上の高電圧が印加されている間、バーンインエネーブル信号を出力させることは周知であり(この点、特開平4-51537号公報の第1、2図の「直流電圧印加端子7」、特開平4-163785号公報の第1図の「アドレス端子A0」等を参照)、また、 半導体メモリ装置のテストにおいて、外部電源電圧以上の高電圧が印加されている間に出力するテスト用信号を、前記外部電源電圧以上の高電圧の印加がなくなったときに、論理的に反転状態(停止状態)とすることも周知であるから(この点、特開昭61-287315号公報の第2図、特開平4-51537号公報の[実施例]、[発明の効果]の項の記載(第3頁左上欄第18行?同頁左下欄第8行)等を参照)、 引用発明において、チップに接続されている多数のピンの中の特定ピンに外部電源電圧以上の高電圧が印加されている間にバーンインエネーブル信号を出力すること、及び、前記特定ピンへの高電圧の印加がなくなったときに、前記バーンインエネーブル信号を論理的に反転状態とすることは当業者が適宜なし得ることである。 また、本願発明の構成による作用効果も引用発明及び周知技術からみて格別のものでもない。 5 むすび 以上のとおり、本願発明は、引用発明、及び、周知技術に基づいて当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許を受けることができない。 よって、結論のとおり審決する。 |
| 審理終結日 | 2006-11-28 |
| 結審通知日 | 2006-12-01 |
| 審決日 | 2006-12-12 |
| 出願番号 | 特願平5-184585 |
| 審決分類 |
P
1
8・
121-
Z
(G11C)
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| 最終処分 | 不成立 |
| 前審関与審査官 | 飯田 清司 |
| 特許庁審判長 |
川嵜 健 |
| 特許庁審判官 |
工藤 一光 竹井 文雄 |
| 発明の名称 | 半導体メモリ装置のバーンインテスト方法及びそのための回路 |
| 代理人 | 木村 秀二 |
| 代理人 | 大塚 康徳 |
| 代理人 | 大塚 康弘 |
| 代理人 | 高柳 司郎 |