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| 審決分類 |
審判 訂正 4項(134条6項)独立特許用件 訂正する H01L 審判 訂正 特許請求の範囲の実質的変更 訂正する H01L 審判 訂正 ただし書き1号特許請求の範囲の減縮 訂正する H01L 審判 訂正 特120条の4、2項訂正請求(平成8年1月1日以降) 訂正する H01L 審判 訂正 判示事項別分類コード：83 訂正する H01L 審判 訂正 3項(134条5項)特許請求の範囲の実質的拡張 訂正する H01L 審判 訂正 (特120条の4，3項)(平成8年1月1日以降) 訂正する H01L |
|---|---|
| 管理番号 | 1174615 |
| 審判番号 | 訂正2007-390128 |
| 総通号数 | 101 |
| 発行国 | 日本国特許庁(JP) |
| 公報種別 | 特許審決公報 |
| 発行日 | 2008-05-30 |
| 種別 | 訂正の審決 |
| 審判請求日 | 2007-11-09 |
| 確定日 | 2008-02-29 |
| 訂正明細書 | 有 |
| 事件の表示 | 特許第1823592号に関する訂正審判事件について、次のとおり審決する。 |
| 結論 | 特許第1823592号に係る明細書及び図面を本件審判請求書に添付された訂正明細書及び図面のとおり訂正することを認める。 |
| 理由 |
1.手続の経緯 本件特許第1823592号は、昭和59年11月29日に特許出願され、平成6年2月10日に特許請求の範囲第1項に係る発明について特許権の設定登録がなされ、平成16年11月29日に存続期間満了により権利登録が抹消されたものである。 本件審判請求は、平成19年11月9日に、特許第1823592号の願書に添付した明細書及び図面(以下、「本件特許明細書等」という。)を、本件審判請求書に添付した訂正明細書及び図面のとおりに訂正することを求めるものであって、平成19年12月13日付けで訂正拒絶理由が通知され、その指定期間内である平成20年1月17日に意見書が提出されたものである。 2.訂正事項について [訂正事項1] 本件特許明細書等の特許請求の範囲の第1項の「第1導電型の第1半導体領域と、前記半導体領域表面部分に互いに間隔をおいて設けられた第1導電型と異なる第2導電型の第2半導体領域及び第3半導体領域と、前記第2及び第3の半導体領域によってはさまれた前記第1半導体領域表面部分上に直列に配列され、かつそれぞれの一端が前記第2半導体領域及び第3半導体領域と接するように設けられた第1及び第2ゲート絶縁膜と、前記第1ゲート絶縁膜上に設けられた選択ゲート電極と、前記第2ゲート絶縁膜上に設けられた浮遊ゲート電極と、容量結合により前記浮遊ゲート電極の電圧を制御する制御ゲート電極とからなる不揮発性メモリにおいて、前記選択ゲート電極に電圧を印加すると共に前記制御ゲート電極に前記第3半導体領域に加える電圧よりも高い電圧を印加して書込みを行うことを特徴とする不揮発性メモリの書き込み方法。」を、 「第1導電型の第1半導体領域と、前記半導体領域表面部分に互いに間隔をおいて設けられた第1導電型と異なる第2導電型の第2半導体領域及び第3半導体領域と、前記第2及び第3の半導体領域によってはさまれた前記第1半導体領域表面部分上に直列に配列され、かつそれぞれの一端が前記第2半導体領域及び第3半導体領域と接するように設けられた第1及び第2ゲート絶縁膜と、前記第1ゲート絶縁膜上に設けられた選択ゲート電極と、前記第2ゲート絶縁膜上に設けられた浮遊ゲート電極と、容量結合により前記浮遊ゲート電極の電圧を制御する制御ゲート電極とからなる不揮発性メモリにおいて、前記選択ゲート電極に書込み電圧より低い電圧を印加すると共に前記制御ゲート電極に前記第3半導体領域に加える前記書込み電圧よりも高い電圧を印加して書込みを行なうことを特徴とする不揮発性メモリの書き込み方法。」と訂正する。 3.訂正拒絶理由通知の概要 当審において平成19年12月13日付けでなされた訂正拒絶理由通知に係る拒絶の理由の概要は以下のとおりである。 『[訂正事項1について] ・・・・・・ (2)しかし、本件特許明細書等には、特許を受けようとする発明が解決しようとする課題である「書き込み時間の短縮」に必要な「書込み電圧」の値、すなわち、特許を受けようとする発明である「不揮発性メモリの書き込み方法」に必要な「書込み電圧」の値が記載されていない。そのため、本件特許明細書等には、「選択ゲート電極」に印加される電圧の比較の対象となる「書込み電圧」が記載されていないため、結果として、「選択ゲート電極」に印加される電圧と、「書込み電圧」との大小関係を特定する訂正事項1についての訂正は、本件特許明細書等に記載された範囲内でなされたものではない。・・・・・・ (3)・・・・・・本件特許明細書等の記載には、「容易に書込みが行なわれる」ことが「書き込み時間の短縮」が可能であることを意味する旨の記載はないから、「容易に書込みが行なわれる」「書込み電圧V_(W)」が「書き込み時間の短縮」に必要な「書込み電圧」であるとは認められない。また、「容易に書込みが行なわれる」「書込み電圧V_(W)」よりも低い「書込み電圧V_(W)」では「書き込み時間の短縮」ができないことが、本件特許明細書等には明示的には記載されていない。・・・・・・ (4)・・・・・・「2.5V」よりも高く「4V弱」よりも低い「書込み電圧V_(W)」で「書き込み時間の短縮」が可能であることは、本件特許明細書等に記載されておらず、また、自明でもない。・・・・・・ (5)・・・・・・本件特許明細書等には、「選択ゲート電極4」に「選択ゲートのしきい値電圧近傍の電圧」が印加されること、「選択ゲート電極4」に印加される「選択ゲートのしきい値電圧近傍の電圧」の一例として、「V_(SG)=2.5V」とすることが開示されていると認められる。そして、「選択ゲートのしきい値電圧近傍の電圧」の他に、「選択ゲート電極4」に印加される電圧を規定する事項は何ら記載されていない。・・・・・・ (6)訂正後の第1項に記載された発明の「前記選択ゲート電極に書込み電圧より低い電圧を印加すると共に前記制御ゲート電極に前記第3半導体領域に加える前記書込み電圧よりも高い電圧を印加して書込みを行うこと」との記載は、「前記第3半導体領域に加える前記書込み電圧」の下限を、「選択ゲート電極」に印加される電圧よりも高い電圧に特定するものであり、また、「選択ゲート電極」に印加される電圧の上限を、「前記第3半導体領域に加える前記書込み電圧」よりも低い電圧に特定するものでもある。さらに、上記電圧についての特定は、「選択ゲート電極」に印加される電圧、及び「第3半導体領域に加える書込み電圧」の範囲を特定するものでもある。 しかし、前記特定された「選択ゲート電極」に印加される電圧、及び「第3半導体領域に加える書込み電圧」の範囲には、本件特許明細書等には記載されていない「不揮発性メモリの書き込み方法」に用いられる電圧が含まれる。・・・・・・ よって、訂正後の第1項に記載された発明には、本件特許明細書等に記載されていない事項が含まれるから、訂正事項1についての訂正は、願書に添付した明細書又は図面に記載した事項の範囲内においてなされたものではない。 4.むすび したがって、訂正事項1を含む本件訂正は、願書に添付した明細書又は図面に記載した事項の範囲内においてなされたものではないから、平成6年改正前特許法第126条第1項ただし書きの規定に適合しない。 よって、本件訂正は認められない。』 4.訂正の目的の適否、新規事項の有無、拡張・変更の存否 (1)訂正の目的の適否、拡張・変更の存否について 訂正前の特許請求の範囲第1項に係る発明においては、選択ゲート電極に加える電圧と、第3半導体領域に加える電圧との関係については特定されていない。これに対して、訂正後の特許請求の範囲第1項に係る発明は、「前記選択ゲート電極に書込み電圧より低い電圧を印加すると共に前記制御ゲート電極に前記第3半導体領域に加える前記書込み電圧よりも高い電圧を印加して書込みを行なう」と記載されているように、第3半導体領域に加える電圧を書込み電圧とし、選択ゲート電極には前記書込み電圧よりも低い電圧を印加することにより、選択ゲート電極に印加する電圧は、第3半導体領域に加える書込み電圧よりも低いことを限定しており、特許請求の範囲の減縮を目的とするものである。 したがって、訂正事項1についての訂正は、平成6年改正前の特許法第126条第1項ただし書き第1号に掲げる特許請求の範囲の減縮を目的とするものに該当し、また、実質上特許請求の範囲を拡張し、又は変更するものではない。 (2)新規事項の有無について (a)本件特許明細書等の第3頁第7行及び第8行には「第3半導体領域に印加する書込み電圧V_(W)の低減」と記載され、また、本件特許明細書等の第3頁第12行ないし第14行には「PACMOSの制御ゲート電極に第3半導体領域に印加する書込み電圧V_(W)より高い電圧を印加する」と記載されており、本件特許明細書等には、「第3半導体領域」に加える電圧が「書込み電圧」であることが記載されていると言える。 (b)(b-1)本件特許明細書等の第3頁第7行ないし第10行に「書き込み時間の短縮と、第3半導体領域に印加する書込み電圧V_(W)の低減を可能にする不揮発性メモリの書込み法を提供することを目的としている。」と記載されていること、及び、第4図に「制御ゲート電圧V_(CG)」に対する「書込み時間T_(W)」の特性が示され、第5図に「書込み電圧V_(W)」の特性が示されていることから、第5図は、「書込み電圧V_(W)」が従来と比較して低いレベルであっても書込みが行われることを示すものであると言える。その上で、本件特許明細書等の第6頁第5行ないし第7行の「第5図から4V弱の書込み電圧V_(W)でも容易に書込みが行なわれることがわかる。」との記載を考慮すると、本件特許明細書等には、実施例として、「書込み電圧V_(W)」を「4V弱」まで低減できること、すなわち、「書込み電圧V_(W)」を「4V弱」以上とすることが記載されていると言える。 (b-2)また、本件特許明細書等の第3頁第1行ないし第4行に「(発明が解決しようとする問題点) しかしこの方法では、・・・・・・書込み時間を10mｓec以下に短縮することは困難であった。」と記載されていること、及び、本件特許明細書等の第6頁第1行ないし第3行に「第5図に・・・・・・5mｓecの間、書込みを行った後のしきい値と書込み電圧V_(W)の関係を示す。」と記載されていることから、第5図における「書込み時間」は「5mｓec」であって、従来技術として記載された「書込み時間」である「10mｓec」より短いから、「書込み電圧V_(W)」を「4V弱」まで低減しても、本件特許明細書等に記載された発明の効果である高速の書込みが可能になることは明らかである。 (b-3)さらに、本件特許明細書等の第5頁第2行及び第3行に「まず選択ゲート電極4には、選択ゲートのしきい値電圧近傍の電圧V_(SG)41が印加される。」と記載されていること、及び、第5図に「V_(SG)=2.5V」と記載されていることから、本件特許明細書等には実施例として、「選択ゲート電極」に「選択ゲートのしきい値電圧近傍の電圧」である「2.5V」の電圧を印加することが記載されていると言える。 (b-4)上記(b-1)ないし(b-3)より、本件特許明細書等には、第3半導体領域に加える書込み電圧を「4V弱」以上とし、選択ゲート電極にその「しきい値電圧近傍の電圧」である「2.5V」の電圧を印加して、書込みを行なうことが記載されており、選択ゲート電極に印加される「2.5V」の電圧が、書込み電圧である「4V弱」以上の電圧より低いことは明らかであるから、結局、本件特許明細書等には、選択ゲート電極に書込み電圧より低い電圧を印加することにより書込みを行なうことが記載されていると言える。 (c)そして、上記(a)及び(b)より、本件特許明細書等には、「第1導電型の第1半導体領域と、前記半導体領域表面部分に互いに間隔をおいて設けられた第1導電型と異なる第2導電型の第2半導体領域及び第3半導体領域と、前記第2及び第3の半導体領域によってはさまれた前記第1半導体領域表面部分上に直列に配列され、かつそれぞれの一端が前記第2半導体領域及び第3半導体領域と接するように設けられた第1及び第2ゲート絶縁膜と、前記第1ゲート絶縁膜上に設けられた選択ゲート電極と、前記第2ゲート絶縁膜上に設けられた浮遊ゲート電極と、容量結合により前記浮遊ゲート電極の電圧を制御する制御ゲート電極とからなる不揮発性メモリにおいて、前記選択ゲート電極に書込み電圧より低い電圧を印加すると共に前記制御ゲート電極に前記第3半導体領域に加える前記書込み電圧よりも高い電圧を印加して書込みを行なうことを特徴とする不揮発性メモリの書き込み方法。」が記載されていると言える。 したがって、訂正事項1についての訂正は、願書に添付した明細書又は図面に記載した事項の範囲内においてなされたものである。 以上(1)及び(2)のとおり、本件訂正審判の請求は、平成6年改正前の特許法第126条第1項及び第2項の規定に適合し、特許請求の範囲第1項を訂正する訂正事項1についての訂正は、同法同条第1項ただし書き第1号に掲げる特許請求の範囲の減縮を目的とするものに該当する。 5.独立特許要件 上記「4.(1)訂正の目的の適否、拡張・変更の存否について」において検討したとおり、本件訂正審判の請求は、平成6年改正前の特許法第126条第1項ただし書き第1号に掲げる特許請求の範囲の減縮を目的とするものに該当するから、以下において、本件訂正後における特許請求の範囲に記載されている発明が同法同条第3項に規定された独立特許要件を満たすか否かについて検討する。 (1)本件訂正後における特許請求の範囲に記載された発明 本件訂正後における特許請求の範囲に記載された発明(以下「本件訂正発明」という。)は、次のとおりのものである。 「第1導電型の第1半導体領域と、前記半導体領域表面部分に互いに間隔をおいて設けられた第1導電型と異なる第2導電型の第2半導体領域及び第3半導体領域と、前記第2及び第3の半導体領域によってはさまれた前記第1半導体領域表面部分上に直列に配列され、かつそれぞれの一端が前記第2半導体領域及び第3半導体領域と接するように設けられた第1及び第2ゲート絶縁膜と、前記第1ゲート絶縁膜上に設けられた選択ゲート電極と、前記第2ゲート絶縁膜上に設けられた浮遊ゲート電極と、容量結合により前記浮遊ゲート電極の電圧を制御する制御ゲート電極とからなる不揮発性メモリにおいて、前記選択ゲート電極に書込み電圧より低い電圧を印加すると共に前記制御ゲート電極に前記第3半導体領域に加える前記書込み電圧よりも高い電圧を印加して書込みを行なうことを特徴とする不揮発性メモリの書き込み方法。」 (2)刊行物記載の発明 (a)刊行物1:特開昭59-124168号公報 本件の出願日前に日本国内において頒布された上記刊行物1には、「不揮発性半導体メモリ」(発明の名称)について、第3図とともに、以下の事項が記載されている。 「第3図は、本発明の他の実施例を示す断面図である。本実施例に於ては、浮遊ゲート電極6の電位V_(F)を制御するために、HTO膜19上に制御ゲート電極30が形成してあり、ドレイン領域3に印加されるドレイン電圧V_(D)とは異なる電圧V_(CG)を制御ゲート電極30に印加して浮遊ゲート電極6の電位V_(F)を制御することができる。本実施例の動作は、浮遊ゲート電極6のV_(F)を制御ゲート電極30の電位V_(CG)との容量結合により制御する。」(第2頁右下欄第13行ないし第3頁左上欄第2行) (b)刊行物2:特開昭58-102563号公報 本件の出願日前に日本国内において頒布された上記刊行物2には、「不揮発性半導体メモリ」(発明の名称)について、第6図とともに、以下の事項が記載されている。 「第6図に示す本発明の実施例である不揮発性半導体メモリは、制御ゲート電極20が形成されているタイプのメモリである。即ち、浮遊ゲート電極6の上に絶縁膜22を介して強く容量結合する制御ゲート電極20が設けてある。浮遊ゲート電極6の電位V_(F)は、制御ゲート電極20の電位V_(CG)により制御される。ドレイン領域3と浮遊ゲート電極6とは、強くは容量結合していない。図には示さないが、ドレイン領域3と浮遊ゲート電極6とが強い容量結合している場合は、浮遊ゲート電極6の電位V_(F)がドレイン電圧V_(D)と制御ゲート電圧V_(CG)の両方によつて制御される。第6図に示すような制御ゲート電極20が存在するタイプのメモリにおいても、制御ゲート電圧V_(CG)により、浮遊ゲート電圧V_(F)を高電圧に保ち、ドレイン領域3に約5V程度のドレイン電圧を印加することにより、チャネル領域C_(4)とチャネル領域C_(5)の接する基板表面部分よりソース領域2から流出した電子の一部を第6図矢印Hのように電界加速し、浮遊ゲート電極6へ電子を注入(書込み)することができる。」(第5頁左上欄第8行ないし右上欄第8行) (c)刊行物3:特開昭55-105374号公報 本件の出願日前に日本国内において頒布された上記刊行物3には、「不揮発性半導体記憶装置」(発明の名称)について、第1図とともに、以下の事項が記載されている。 「第1図は、本発明装置の一実施例の断面模型図である。P型単結晶シリコン基板1にn型の番地選択用MOSトランジスタのドレイン領域2、該トランジスタのソースと記憶用トランジスタのドレインと共通な領域3、記憶用トランジスタのソース領域4を設け、これらの領域間のチャネルとなる基板上にゲートシリコン酸化膜5を成長させ、その上に多結晶シリコンの番地選択用トランジスタのゲート電極6及び記憶用トランジスタの浮遊ゲート7を形成する。記憶用トランジスタのドレイン領域と浮遊ゲート間のシリコン酸化膜には、ゲートシリコン酸化膜5よりも薄い領域8を形成しておく。・・・・・・ 記憶用トランジスタの浮遊ゲート多結晶シリコン7上には、多結晶シリコン7の熱酸化膜を介して、アルミニウムの制御ゲート電極9が設けられる。・・・・・・ 本装置に書込を行うには、ソース電極11を接地し、番地選択用トランジスタのゲート電極6と、記憶用トランジスタの制御ゲート電極9に正の高電圧を印加し、ドレイン電極10に正の高電圧を印加する。この時、記憶用トランジスタのチャネルは、導通状態となり、このチャネル中を流れる電子は高電界で加速され、シリコン基板とシリコン酸化膜の界面のエネルギバリヤ以上のエネルギを得たものは、制御ゲート7に印加された正の高電圧に引かれて、浮遊ゲート7中へ注入される。こうして書き込まれた記憶用トランジスタの浮遊ゲートは負に帯電し、スレショルド電圧は上昇する。」(第2頁左下欄第11行ないし第3頁左上欄第12行) (d)刊行物4:特開昭55-139692号公報 本件の出願日前に日本国内において頒布された上記刊行物4には、「半導体不揮発性記憶装置」について、第2図及び第6図(B)とともに、以下の事項が記載されている。 「第2図に本発明の半導体不揮発性記憶素子の断面構造の一例を示す。図において、左側の素子がメモリ素子となるMNOSTｒ.、右側の素子がスイッチング素子となる通常のMISTｒ.である。なお、MISTｒ.としてはMOS(Meｔal-Semicｏndｕcｔｏｒ)型絶縁効果トランジスタ(以下MOSTｒ.を用いた。 図において、21はN(又はP)型Si基板、22、23、24はP^(+)(又はN^(+))型不純物導入層、25は極めて薄いSiO_(2)膜、26はSi_(3)N_(4)膜、28はゲート絶縁膜、27、29は多結晶シリコン(ｐｏlｙ Si)からなるゲート電極である。」(第2頁左下欄第7行ないし第18行) 「第6図(B)で示す様に、メモリの書込み時には、選択ビットのメモリセルは、データ線33を接地、スイッチMOSTｒ.のゲート29を電源電圧V_(CC)にし(読出し用ワード線32に電源電圧印加)、電源線34を所定電圧の電源に接続してN^(+)層22に抵抗を通して+20V程度の電圧V_(i)を印加する。MNOSTｒ.が消去状態にあれば、しきい電圧V_(ｔh)(N)は負だからチャンネル601は導通しており、スイッチMOSTｒ.もゲート電極29にV_(CC)が印加されているから導通しており、拡散層22はほぼ接地電位になる。この状態で、MNOS素子のゲート電極に+25V程度のプログラム電圧V_(P)を印加すると(書込み用ワード線にプログラム電圧印加)、チャンネル601表面の反転層内電子がトンネル効果によりSi_(3)N_(4)膜26と薄いSiO_(2)膜25の界面のトラップ準位に遷移し、そこに蓄積される。この結果、V_(ｔh)(N)は正側に移動し、即ちデータ“0”が書込まれる。」(第5頁右上欄第7行ないし左下欄第4行) (2)対比・判断 上記刊行物1及び2には、本件訂正発明の「前記選択ゲート電極に書込み電圧より低い電圧を印加すると共に前記制御ゲート電極に前記第3半導体領域に加える前記書込み電圧よりも高い電圧を印加」することに相当する構成が記載されておらず、その点は、当業者にとって容易になし得たことでもない。 また、上記刊行物3に記載の「不揮発性半導体記憶装置」及び刊行物4に記載の「半導体不揮発性記憶装置」は、本件訂正発明の如く、「選択ゲート電極の接続点近傍に」できる「急岐な電位差」により「書込みを行う」もの(本件特許明細書等の第3頁第16行ないし第4頁第4行)ではなく、その動作原理及び構造が異なるものであり、引用文献1及び2に記載の発明と組み合わせることもできない。 したがって、本件訂正発明は、刊行物1ないし刊行物4に記載された発明に基づいて当業者が容易に発明をすることができたものとはいえず、また、他に本件訂正発明が特許出願の際、独立して特許を受けることができないとする理由もないから、平成6年改正前の特許法第126条第3項に規定された独立特許要件を満たしている。 6.むすび 以上のとおりであるから、本件訂正審判の請求は、平成6年改正前の特許法第126条第1項ないし第3項の規定に適合する。 よって、結論のとおり審決する。 |
| 発明の名称 |
(54)【発明の名称】 不揮発性メモリの書込み法 (57)【特許請求の範囲】 1.第1導電型の第1半導体領域と、前記半導体領域表面部分に互いに間隔をおいて設けられた第1導電型と異なる第2導電型の第2半導体領域及び第3半導体領域と、前記第2及び第3の半導体領域によってはさまれた前記第1半導体領域表面部分上に直列に配列され、かつそれぞれの一端が前記第2半導体領域及び第3半導体領域と接するように設けられた第1及び第2ゲート絶縁膜と、前記第1ゲート絶縁膜上に設けられた選択ゲート電極と、前記第2ゲート絶縁膜上に設けられた浮遊ゲート電極と、容量結合により前記浮遊ゲート電極の電圧を制御する制御ゲート電極とからなる不揮発性メモリにおいて、前記選択ゲート電極に書込み電圧より低い電圧を印加すると共に前記制御ゲート電極に前記第3半導体領域に加える前記書込み電圧よりも高い電圧を印加して書込みを行なうことを特徴とする不揮発性メモリの書き込み方法。 【発明の詳細な説明】 (産業上の利用分野) 本発明は、選択ゲート電極と浮遊ゲート電極とが直列に配列されており、かつ浮遊ゲート電極の電圧を容量結合により制御する制御ゲート電極を有するMOSトランジスタ構造の不揮発性メモリ(以下PACMOSと称する。)の書込み法に関する。 (従来の技術) 従来、我々はPACMOSへの書込みにおいて第2図及び第3図に示すように制御ゲート電極6及び第3半導体領域3(書込み動作時はドレイン領域とみなすことができる。)とに同一の書込み電圧V_(W)を印加する方法を用いてきた。第3図は第3半導体領域と浮遊ゲート電極との間の容量結合を大きく取ることで、制御ゲート電極の機能を第3半導体領域に共有させた例であり、原理的な書込み動作は第2図と同じである。 (発明が解決しようとする問題点) しかし、この方法では、書込み電圧V_(W)として通常用いられている電源電圧5Vを使用した場合、書込み時間を10mｓec以下に短縮することは困難であった。またV_(W)を4.5V以下に低減することも難しく、実用上大きな問題であった。 本発明は上記困難を克服するためになされたものであり、書き込み時間の短縮と、第3半導体領域に印加する書込み時間の短縮と、第3半導体領域に印加する書込み電圧V_(W)の低減を可能にする不揮発性メモリの書込み法を提供することを目的としている。 (問題点を解決するための手段) 上記目的を達成するため、本発明ではPACMOSの制御ゲート電極に第3半導体領域に印加する書込み電圧V_(W)より高い電圧を印加するようにした。 (作用) 上記のように電圧を印加すると、第3半導体領域に印加された電圧V_(W)は充分に浮遊ゲート電極下のチャンネル全域に浸透するため、選択ゲート電極の接続点近傍に急岐な電位差ができる。この急岐な電位差のおかげで、第3半導体領域に印加される電圧V_(W)が小さくとも、選択ゲート電極下のチャンネルを流れてきた電流は高い確率で浮遊ゲート電極に注入されて、高速の書込みを行うことが可能となる。 (実施例) 以下本発明の実施例を図面にもとづいて詳細に説明する。第1図において、P型の第1半導体領域1の表面近傍に、第1半導体領域と異なるn型の第2と第3の半導体領域2と3が距離を隔てて設けられている。さらに、これら第2と第3の半導体領域2と3に挟まれた第1半導体領域1の表面上に選択ゲート用の絶縁膜7と浮遊ゲート用絶縁膜8が形成されており、これら絶縁膜の上にはそれぞれ選択ゲート電極4及び制御ゲート電極6と容量的に結合した浮遊ゲート電極5が直列に配列されている。この構成を有し、かつチャンネル電流の担体となる電荷が選択ゲート電極4から浮遊ゲート電極5への遷移領域で加速されて浮遊ゲート5に電荷注入の起る不揮発性メモリPACMOSにおいて、浮遊ゲート電極5に電荷の注入をさせる書込み時の各電極は以下のようになっている。まず選択ゲート電極4には、選択ゲートのしきい値電圧近傍の電圧V_(SG)41が印加される。そして第3半導体領域3には書込み電圧V_(W)31が印加されており、制御ゲート電極6には書込み電圧V_(W)31よりも高い制御ゲート電圧V_(CG)61が印加されている。書込み電圧V_(W)31としては標準的なICの電源電圧5Vが使用できることが望ましい。制御ゲート電圧V_(CG)を5Vより高くするに従い、書込みに必要な一定量の電荷を浮遊ゲート電極5に注入するのに要する書込み時間T_(W)を飛躍的に短縮できる。 第4図にその様子の一例を示す。書込み電圧V_(W)が5Vに対し、制御ゲート電圧V_(CG)が同じ5Vの時には書込み時間T_(W)は15mｓec以上必要であり、書込み電圧V_(W)が4.5V近くなると数10mｓecの書込み時間を必要とする。しかし制御ゲート電圧が8Vから9V程度あれば、書込み時間T_(W)は2?3mｓecであり、短時間での書込みが可能であることがわかる。 第5図に制御ゲート電圧V_(CC)を9.2Vとして5mｓecの間、書込みを行った後のしきい値と書込み電圧V_(W)の関係を示す。書込み前のメモリのしきい値は、-2V程度であり、V_(W)が2.5V以下で書込みを行った後のしきい値と等しい。第5図から4V弱の書込み電圧V_(W)でも容易に書込みが行われることがわかる。 (発明の効果) 本発明は以上説明したように、書込み時において、制御ゲート電圧を書込み電圧V_(W)より高い電圧にすることにより、高速でしかも低い電源電圧で書込みを行うことを可能とするという効果がある。ただし制御ゲート電圧V_(CG)として書込み電圧V_(W)より高い電圧確保しなければならないということは、本発明の一つの短所となっているが、制御ゲート電極は直流電流消費しない為、不揮発性メモリセルと同一の半導体基板中に作った昇圧回路等から、このV_(CG)電圧を供給することは比較的容易であり、実用上大きな困難とはならない。 なお本発明においてはｐ型領域上に作られた不揮発性メモリを例にとって説明したが、n型領域上に作られた不揮発性メモリにおいても、各電圧の符号を変えることにより同様の効果が得られることは説明を要しないであろう。また制御ゲート電極を浮遊ゲート電極上に絶縁膜を介して設けた構造の不揮発性メモリを例にとって説明したが、制御ゲート電極は浮遊ゲート電極下の半導体領域であってもよいことは説明を要しないであろう。 【図面の簡単な説明】 第1図は本発明にかかる不揮発性メモリの書込み法を示す不揮発性メモリの各電極と電圧との関係図、第2図及び第3図は従来の不揮発性メモリの書込み法を示す不揮発性メモリの各電極と電圧との関係図、第4図は本発明にかかる書込み法により書込み時間が短縮できることを示す特性図、第5図は本発明にかかる書込み法による書込み電圧としきい値電圧の関係を示す特性図である。 1・・・ｐ型第1半導体領域 2・・・n型の第2半導体領域 3・・・n型の第3半導体領域 4・・・選択ゲート電極 5・・・浮遊ゲート電極 6・・・制御ゲート電極 7・・・選択ゲート用絶縁膜 8・・・浮遊ゲート用絶縁膜 31・・書込み電圧V_(W) 41・・選択ゲート電圧V_(SG) 61・・制御ゲート電圧V_(CG)。 【図面】      |
| 訂正の要旨 |
審決(決定)の【理由】欄参照。 |
| 審決日 | 2008-02-19 |
| 出願番号 | 特願昭59-252607 |
| 審決分類 |
P
1
41・
856-
Y
(H01L)
P 1 41・ 841- Y (H01L) P 1 41・ 83- Y (H01L) P 1 41・ 851- Y (H01L) P 1 41・ 854- Y (H01L) P 1 41・ 855- Y (H01L) P 1 41・ 832- Y (H01L) |
| 最終処分 | 成立 |
| 前審関与審査官 | 北島 健次、岡 和久 |
| 特許庁審判長 |
河合 章 |
| 特許庁審判官 |
齋藤 恭一 棚田 一也 |
| 登録日 | 1994-02-10 |
| 登録番号 | 特許第1823592号(P1823592) |
| 発明の名称 | 不揮発性メモリの書込み法 |
| 代理人 | 小橋 正明 |
| 代理人 | 小橋 正明 |
| 代理人 | 小橋 正明 |
| 代理人 | 小橋 正明 |