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審決分類 審判 査定不服 特17 条の２ 、４ 項補正目的 特許、登録しない。 H01L
審判 査定不服 判示事項別分類コード：76 特許、登録しない。 H01L
審判 査定不服 2項進歩性 特許、登録しない。 H01L
管理番号 1183233
審判番号 不服2005-24017  
総通号数 106 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2008-10-31 
種別 拒絶査定不服の審決 
審判請求日 2005-12-14 
確定日 2008-08-21 
事件の表示 平成 9年特許願第 88890号「クランプ回路」拒絶査定不服審判事件〔平成10年10月 9日出願公開、特開平10-270570〕について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 第1 手続の経緯
本願は、平成9年3月24日の出願であって、平成17年11月8日付けで拒絶査定がなされ、これに対し、同年12月14日に拒絶査定に対する審判請求がなされるとともに、平成18年1月5日付けで手続補正がなされ、その後、当審において、平成20年1月15日付けで審尋がなされ、回答書が提出されなかったものである。

第2 平成18年1月5日付けの手続補正についての補正却下の決定

[補正却下の決定の結論]
平成18年1月5日付けの手続補正(以下、「本件補正」という。)を却下する。

[理由]
1 本件補正の内容
本件補正は、特許請求の範囲及び発明の詳細な説明を補正するものであり、特許請求の範囲の補正については、請求項1を補正するものである。
補正事項a
補正前の請求項1を、「【請求項1】
n型半導体領域の一主面に形成された第1及び第2のp型拡散領域と、前記第1のp型拡散領域と前記第2のp型拡散領域との間のチャネル領域上に絶縁膜を介して形成されたゲート電極とを含むPMOSトランジスタと、
p型半導体領域の一主面に形成された第1及び第2のn型拡散領域と、前記第1のn型拡散領域と前記第2のn型拡散領域との間のチャネル領域上に絶縁膜を介して形成されたゲート電極とを含む第1のNMOSトランジスタと、
p型半導体領域の一主面に形成された第3及び第4のn型拡散領域と、前記第3のn型拡散領域と前記第4のn型拡散領域との間のチャネル領域上に絶縁膜を介して形成されたゲート電極とを含む第2のNMOSトランジスタと、
前記第1のp型拡散領域に電気的に接続され、基準電圧よりも高い第1の電圧が供給される第1の配線と、
前記第2のp型拡散領域に電気的に接続され、前記第1の電圧よりも低く前記基準電圧よりも高い第2の電圧が供給される第2の配線とを有し、
前記第1のp型拡散領域と前記第1のn型拡散領域と前記第1のNMOSトランジスタのゲート電極とが電気的に接続され、前記第2のn型拡散領域と前記n型半導体領域とが電気的に接続されており、
前記第2のp型拡散領域と前記第3のn型拡散領域と前記第2のNMOSトランジスタのゲート電極とが電気的に接続され、前記第4のn型拡散領域と前記n型半導体領域とが電気的に接続されており、
前記p型半導体領域は前記n型半導体領域に隣接し、前記p型半導体領域には前記基準電圧よりも低い基板電圧が印加され、前記n型半導体領域に前記基板電圧よりも高い電圧が印加されると、前記ｐ型半導体領域と前記n型半導体領域とは逆バイアス状態にされて互いに電気的に分離され、
前記第1及び第2のNMOSトランジスタのしきい値電圧が前記n型半導体領域と前記第1及び第2のp型拡散領域との間の順方向導通電圧よりも低く設定されているクランプ回路。」と補正したこと。

2 本件補正についての検討
2-1 補正事項の整理
補正事項aについての補正は、補正前の請求項1の「前記ｐ型半導体領域は前記n型半導体領域に隣接し、前記ｐ型半導体領域には基準電圧よりも低い基板電圧が印加されており」を、補正後の請求項1の「前記p型半導体領域は前記n型半導体領域に隣接し、前記p型半導体領域には前記基準電圧よりも低い基板電圧が印加され、前記n型半導体領域に前記基板電圧よりも高い電圧が印加されると、前記ｐ型半導体領域と前記n型半導体領域とは逆バイアス状態にされて互いに電気的に分離され」と補正したものであり、さらに細かくみると、補正前の請求項1の「基準電圧」を補正後の請求項1の「前記基準電圧」と補正し(以下、「補正事項a-1」という。)、補正前の請求項1の「基板電圧が印加されており」を補正後の請求項1の「基板電圧が印加され、前記n型半導体領域に前記基板電圧よりも高い電圧が印加されると、前記ｐ型半導体領域と前記n型半導体領域とは逆バイアス状態にされて互いに電気的に分離され」と補正(以下、「補正事項a-2」という。)したものである。

2-2 補正の目的の適否についての検討
補正事項aについての補正は、補正事項a-1と補正事項a-2からなるものであり、以下で検討する。
・補正事項a-2について
補正事項a-2についての補正は、補正前の請求項1の「基板電圧が印加されており」を、補正後の請求項1の「基板電圧が印加され、前記n型半導体領域に前記基板電圧よりも高い電圧が印加されると、前記ｐ型半導体領域と前記n型半導体領域とは逆バイアス状態にされて互いに電気的に分離され」とする補正である。
そして、補正後の請求項1の「前記n型半導体領域に前記基板電圧よりも高い電圧が印加されると、前記ｐ型半導体領域と前記n型半導体領域とは逆バイアス状態にされて互いに電気的に分離され」という発明を特定するための事項は、補正前の請求項1にはない発明を特定するための事項を追加するものとなっている。
すると、補正事項a-2についての補正は、発明を特定するための事項を追加するものであるから、発明を特定するための事項の限定ではなく、限定的減縮とはなっておらず、補正事項a-2についての補正は、特許請求の範囲の減縮を目的とするものではない。また、補正事項a-2についての補正は、請求項の削除、誤記の訂正、明りょうでない記載の釈明のいずれを目的とするものにも該当しないことは明らかであるので、補正事項a-2についての補正は、特許法第17条の2第4項第1号から第4号に規定する要件を満たさない。

したがって、補正事項a-2についての補正を含む補正事項aについての補正は、特許法第17条の2第4項に規定する要件を満たしていない。

2-3 補正の目的の適否についての検討のむすび
以上のとおり、補正事項aについての補正を含む本件補正は、特許法第17条の2第4項に規定する要件を満たしていない。
したがって、他の補正事項についての補正の検討をするまでもなく、本件補正は、特許法第159条第1項において読み替えて準用する同法第53条第1項の規定により、却下されるべきものである。

3 独立特許要件について
次に、仮に、本件補正が、補正の目的及び新規事項の追加については適法であるとして、本件補正の独立特許要件について、検討する。
本願の補正後の請求項1及び2に係る発明のうち、本願の補正後の請求項1に係る発明は、「第2 1」に記載されるとおりのものである。

3-1 引用刊行物及び該引用刊行物記載の発明
刊行物1.特開昭59-151527号公報
刊行物2.特開平5-183112号公報
刊行物3.特開平6-177335号公報
刊行物4.国際公開第96/06460号パンフレット

(1)原審の拒絶の理由に引用され、本願の出願前に日本国内において頒布された刊行物1(特開昭59-151527号公報)には、第2図?第6図とともに、
「MOS型スイッチ回路」(発明の名称)に関して、
「〔発明の技術的背景〕
通常、バルク半導体に形成されたMOSトランジスタの基板は、ソースおよびドレインとのPN接合が順バイアスとならないようにバイアスされる。たとえばNチャンネルMOSトランジスタの場合は、ソースおよびドレインがN^(+)形であるので、P形の基板またはP^(-)ウエルは最も低い電源電位かあるいはソース側電位となるようにバイアスされる。
〔背景技術の問題点〕
ところで、ソースとドレインとの電位の高低関係が反転するような回路に用いられるMOSトランジスタの場合は、基板の電位をソース側に直接接続することができない。また、MOS集積回路においては、定常的に与えられる回路電源の電圧範囲を越える信号(たとえばNチャンネルMOSの場合には定常的に与えられる回路電源の最も低い電位よりも低い電位の信号。)がトランジスタのソースまたはドレインに与えられる場合には、基板バイアスの方が高くなってソース・基板間またはドレイン・基板間が順バイアスとなり、大電流が流れてしまうので正常な動作が得られない。」(第2頁右上欄第7行?同頁左下欄第9行)、
「〔発明の実施例〕
以下、図面を参照して本発明の一実施例を詳細に説明する。
第2図は、MOS集積回路において定常的に与えられている電源電圧よりもたとえば高い電位となる可能性のあるノードを含む2つのノード間をスイッチングするためのMOS型スイッチ回路を示しており、P_(1)?P_(3)はそれぞれPチャンネルエンハンスメント型の第1?第3のMOSトランジスタであってそれぞれの基板領域はMOS集積回路半導体基板中のウエル(本例ではN形ウエル)により形成されている。第1のトランジスタP_(1)は、第1のノード4、第2のノード5間に直列接続されてスイッチングを行なうために用いられており、第2,第3のトランジスタP_(2),P_(3)は上記スイッチング用トランジスタP_(1)の基板領域のバイアス電位を決めるために用いられる。
V_(a)は第1のノード4に与えられる電圧、V_(b)は第2のノード5に与えられる電圧であり、ノード6には上記電圧V_(a)の最大値かV_(a)に等しいバイアス電圧V_(2)が与えられ、ノード7には前記電圧V_(b)の最大値かV_(b)に等しいバイアス電圧V_(3)が与えられる。そして、上記ノード6,7間にトランジスタP_(2)およびP_(3)が直列に接続され、このトランジスタP_(2),P_(3)のドレイン相互の接続点8は上記各トランジスタP_(1)?P_(3)の基板領域に接続されている。
上記トランジスタP_(2),P_(3)は前記ノード45の電圧V_(a),V_(b)の高低関係により制御されるものであり、V_(a)≧V_(b)のときにはトランジスタP_(2)が導通、トランジスタP_(3)が非導通となり、逆にV_(a)＜V_(b)のときにはトランジスタP_(2)が非導通、トランジスタP_(3)が導通となるようにトランジスタP_(2),P_(3)のゲートに相補的な制御信号が加えられる。これによって、PチャンネルトランジスタP_(2),P_(3)の相互接続点8の電位は前記V_(a)あるいはV_(b)の高い方の電位と等しくなり、スイッチング用トランジスタP_(1)の基板領域は上記V_(a),V_(b)のいずれよりも低い電位とはならないので、基板領域とスイッチング用トランジスタP_(1)のソース,ドレインの接合が逆バイアスになることはない。したがって、スイッチング用トランジスタP_(1)はそのゲートに加えられるスイッチング制御信号に応じて正常にスイッチング動作を行なうことが可能になる。また、上記基板領域であるウエルと集積回路半導体基板との接合は逆バイアスになるので、上記ウエルは半導体基板とは独立した電位をとることが可能である。」(第3頁右下欄第18行?第4頁左下欄第7行)、
「これによって、前記電位V_(a)あるいはV_(b)が集積回路に定常的に与えられる電源電圧よりも高いとしても、第1のトランジスタの基板領域は第2,第3のトランジスタのうちの導通するトランジスタを通して前記電位V_(a),V_(b)のいずれよりも低い電位とはならないので、第1のトランジスタは基板領域とソース,ドレインとの接合が導通することはなく、正常なスイッチング動作が可能になる。」(第4頁右下欄第9?17行)、
「なお、上記実施例はPチャンネルトランジスタを用いたが、Nチャンネルトランジスタを用いる場合には」(第5頁左上欄第6?8行)、
「第3図は、前記第2図の回路においてノード6,7を各対応してノード4,5に接続し、トランジスタP_(2),P_(3)の各ゲートを基板領域に接続するようにしたMOS型スイッチ回路を示している。この回路においては、上記トランジスタP_(2),P_(3)の相互接続点8の電位、つまり基板領域の電位V_(s)は、V_(a)あるいはV_(b)の高い方の電位よりもトランジスタP_(2)あるいはP_(3)の閾値電圧だけ低くなり、スイッチング用トランジスタP_(1)のソースあるいはドレインと基板領域との接合は順方向には上記閾値電圧までしかバイアスされない。そこで、上記トランジスタP_(2),P_(3)の閾値電圧の絶対値を、スイッチング用トランジスタP_(1)のソースあるいはドレインと基板領域との接合が導通する電圧V_(F)より小さくしておけば上記順方向バイアスによる問題は生じない。
第4図は、第2図の回路においてノード6,7を各対応してノード4,5に接続し、トランジスタP_(2)のゲートをノード5に接続し、トランジスタP_(3)のゲートをノード4に接続したMOS型スイッチ回路を示している。なお、C_(a)はノード4と基板領域との間の浮遊容量、C_(b)はノード5と基板領域との間の浮遊容量である。
次に、上記第4図の回路における動作を説明する。第5図(a)に示すように、ノード4の電圧V_(a)を一定に保ち、ノード5の電圧V_(b)がV_(a)より充分高い電圧から充分低い電圧まで変化する場合について考察する。時刻t_(1)以前では、V_(b)-｜V_(TP2)｜≧V_(a)(但し、｜V_(TP2)｜はトランジスタP_(2)の閾値電圧の絶対値。)であってトランジスタP_(2)が非導通、トランジスタP_(3)が導通であるので、トランジスタP_(1)の基板領域の電位V_(s)はV_(b)に等しくなる。時刻t_(1)?t_(2)では、V_(b)-｜V_(TP2)｜＜V_(a)＜V_(b)+｜V_(TP3)｜(但し、｜V_(TP3)｜はトランジスタP_(3)の閾値電圧の絶対値。)であってトランジスタP_(2),P_(3)は共に非導通となり、浮遊容量C_(a),C_(b)の効果により基板領域の電位V_(s)はV_(b)よりもゆるい速度で図示点線の如く下がっていく。時刻t_(2)後は、V_(a)≧V_(b)+｜V_(TP3)｜であってトランジスタP_(2)が導通、トランジスタP_(3)が非導通となるので、基板領域の電位V_(s)はV_(a)に等しくなる。このようにして、基板領域の電位V_(s)はV_(a),V_(b)のいずれよりも低くなることはなく、トランジスタP_(1)における前述した順バイアスの問題は生じない。」(第5頁右上欄第2行?同頁右下欄第8行)、
「第6図は、MOS集積回路に形成された第4図のMOS型スイッチ回路のトランジスタの構造を示しており、P形の半導体基板61上にN形のウエル62を形成し、このウエル62上にP^(+)型の拡散層63,64,65,66を形成し、ウエル62の電極領域としてN^(+)型の拡散領域67,68を形成している。69はゲート酸化膜、70,71,72はゲート電極であり、ゲート電極70と拡散層65とが結線されて第4図のノード5に接続され、ゲート電極72と拡散層64とが結線されて第4図のノード4に接続され、拡散層63と拡散領域67とが結線され、拡散層66と拡散領域68とが結線されている。即ち、拡散層64,65とゲート電極71との領域は第4図のトランジスタP_(1)を形成し、拡散層63,64とゲート電極70との領域は第4図のトランジスタP_(2)を形成し、拡散層65,66とゲート電極72との領域は第4図のトランジスタP_(3)を形成している。」(第6頁右上欄第3行?同頁左下欄第1行)、
が、記載されている。

また、「第3図は、前記第2図の回路においてノード6,7を各対応してノード4,5に接続し、トランジスタP_(2),P_(3)の各ゲートを基板領域に接続するようにしたMOS型スイッチ回路を示して」(第5頁右上欄第2?6行)おり、「第6図は、MOS集積回路に形成された第4図のMOS型スイッチ回路のトランジスタの構造を示して」(第6頁右上欄第3?5行)いるが、第4図も第3図と同様に、「第2図の回路においてノード6,7を各対応してノード4,5に接続し」(第5頁右上欄第19?20行)たものであるので、第6図の「MOS型スイッチ回路のトランジスタの構造」の一部について、第3図と第4図との結線の対応関係を参照して、変更することにより、第3図に示されるMOS型スイッチ回路に対応した「トランジスタの構造」を解釈できるものである。
すると、第3図のトランジスタP_(1),P_(2),P_(3)は、「それぞれPチャンネルエンハンスメント型の第1?第3のMOSトランジスタであってそれぞれの基板領域はMOS集積回路半導体基板中のウエル(本例ではN形ウエル)により形成されている」(第4頁左上欄第5?9行)ものであり、第6図の「MOS集積回路に形成された」「MOS型スイッチ回路のトランジスタの構造」において、「P形の半導体基板61上にN形のウエル62を形成し、このウエル62上にP^(+)型の拡散層63,64,65,66を形成し、ウエル62の電極領域としてN^(+)型の拡散領域67,68を形成し」、「69はゲート酸化膜、70,71,72はゲート電極であ」り、「拡散層64,65とゲート電極71との領域は」「トランジスタP_(1)を形成し、拡散層63,64とゲート電極70との領域は」「トランジスタP_(2)を形成し、拡散層65,66とゲート電極72との領域は」「トランジスタP_(3)を形成している」(第6頁右上欄第3行?同頁左下欄第1行)。
したがって、第3図のトランジスタP_(1)は、N形のウエル上に形成したソース又はドレインとしてのP^(+)型の拡散層とドレイン又はソースとしてのP^(+)型の拡散層とゲート酸化膜とゲート電極とを含むPチャンネルMOSトランジスタであり、第3図のトランジスタP_(2),P_(3)は、それぞれ、N形のウエル上に形成したソースとしてのP^(+)型の拡散層とドレインとしてのP^(+)型の拡散層とゲート酸化膜とゲート電極とを含むPチャンネルMOSトランジスタである。

以上の記載から、刊行物1には、以下の発明が記載されている。
「N形のウエルからなる基板領域上に形成したソース又はドレインとしての第1のP^(+)型の拡散層とドレイン又はソースとしての第2のP^(+)型の拡散層とゲート酸化膜とゲート電極とを含む第1のPチャンネルMOSトランジスタP_(1)と、
前記N形のウエルからなる基板領域上に形成したソースとしてのP^(+)型の拡散層とドレインとしてのP^(+)型の拡散層とゲート酸化膜とゲート電極とを含む第2のPチャンネルMOSトランジスタP_(2)と、
前記N形のウエルからなる基板領域上に形成したソースとしてのP^(+)型の拡散層とドレインとしてのP^(+)型の拡散層とゲート酸化膜とゲート電極とを含む第3のPチャンネルMOSトランジスタP_(3)と、
前記第1のPチャンネルMOSトランジスタP_(1)の前記ソース又はドレインとしての第1のP^(+)型の拡散層に接続され、第1のノード4の電位V_(a)が与えられる第1のノード4と、
前記第1のPチャンネルMOSトランジスタP_(1)の前記ドレイン又はソースとしての第2のP^(+)型の拡散層に接続され、第2のノード5の電位V_(b)が与えられる第2のノード5と、
前記第1のPチャンネルMOSトランジスタP_(1)の前記ソース又はドレインとしての第1のP^(+)型の拡散層と前記第2のPチャンネルMOSトランジスタP_(2)の前記ソースとしてのP^(+)型の拡散層とが結線されて前記第1のノード4に接続されており、前記第2のPチャンネルMOSトランジスタP_(2)の前記ドレインとしてのP^(+)型の拡散層と前記第2のPチャンネルMOSトランジスタP_(2)の前記ゲート電極と前記N形のウエルからなる基板領域とが結線され、
前記第1のPチャンネルMOSトランジスタP_(1)の前記ドレイン又はソースとしての第2のP^(+)型の拡散層と前記第3のPチャンネルMOSトランジスタP_(3)の前記ソースとしてのP^(+)型の拡散層とが結線されて前記第2のノード5に接続されており、前記第3のPチャンネルMOSトランジスタP_(3)の前記ドレインとしてのP^(+)型の拡散層と前記第3のPチャンネルMOSトランジスタP_(3)の前記ゲート電極と前記N形のウエルからなる基板領域とが結線され、
前記第2のPチャンネルMOSトランジスタP_(2)と前記第3のPチャンネルMOSトランジスタP_(3)の閾値電圧の絶対値が前記第1のPチャンネルMOSトランジスタP_(1)の前記ソース又はドレインとしての第1のP^(+)型の拡散層あるいは前記ドレイン又はソースとしての第2のP^(+)型の拡散層と前記N形のウエルからなる基板領域との接合が導通する電圧V_(F)よりも小さいことを特徴とするMOS集積回路に形成されたMOS型スイッチ回路。」

(2)新たに引用する、本願の出願前に日本国内において頒布された刊行物2(特開平5-183112号公報)には、図6?図9とともに、
「【0004】またデイジタル回路部3は、低濃度のP形拡散領域でなるPウエル35内にドレイン領域31、ゲート領域32及びソース領域33を有するNチヤネルMOSトランジスタ30と、低濃度のN形拡散領域でなるNウエル45内にドレイン領域41、ゲート領域42及びソース領域43を有するPチヤネルMOSトランジスタ40とで構成されるCMOS(Complementary Metal Oxide Semiconductor) 構造を有している。」、
「【0007】ここでアルミニウム配線6bは、配線6cを介して外部端子6dに接続され、NチヤネルMOSトランジスタ30に外部より電源電圧V_(SS)を供給するようになされている。これによりPウエル35には、P^(+ )拡散領域34を介して電源電圧V_(SS)が印加されるようになされている。」、
「【0010】すなわち図9に示すように、ソース領域33とP^(+ )拡散領域34には外部端子6dより配線系の配線抵抗R1を介して電源電圧V_(SS)が印加されるようになされているため、インバータのスイツチング動作時に電源V_(DD)から電源V_(SS)に対してスパイク状の貫通電流iが流れる。」が、記載されている。

(3)新たに引用する、本願の出願前に日本国内において頒布された刊行物3(特開平6-177335号公報)には、図1、図2、図5とともに、
「【0003】一方、ｐMOSトランジスタ4の基板には電源電圧が印加され、かつnMOSトランジスタの基板は接地されている。これは、ソース・ドレイン領域から基板に小数キャリアが注入されることを防止するためである。ここで、基板に小数キャリアが注入されると、図5に示すような寄生サイリスタがオンして当該回路に過大な電流が流れる所謂ラッチアップ現象を引き起こすこととなる。」、
「【0013】図1は、本発明が適用された入出力回路の要部構成図であり、本回路はインバータ回路を構成している。内部回路ブロック1からの入力線2が、CMOS構成をなすｐMOSトランジスタ4及びnMOSトランジスタ5のゲートに各々並列に接続されている。このｐMOSトランジスタ4のソースは電源6に接続され、nMOSトランジスタ5のドレインは接地されている。更に、ｐMOSトランジスタ4のドレインは、nMOSトランジスタ5のソースに接続されると共に出力線7に接続されている。尚、符号9は誘導性負荷であり、符号10は容量性負荷である。
【0014】一方、内部回路ブロック1には昇圧電位発生回路11から電源電圧Vddよりも高い昇圧電位Vｐｐが供給されると共に基板バイアス発生回路8から接地電位Vｓｓよりも低い電位Vbbが供給されている。また、昇圧電位発生回路11はｐMOSトランジスタ4の基板領域にも接続され、この基板領域に昇圧電位Vｐｐを供給している。更に、基板バイアス発生回路8はnMOSトランジスタ5の基板にも接続され、この基板領域に電位Vbbを供給している。」が、記載されている。

(4)新たに引用する、本願の出願前に日本国内において頒布された刊行物4(国際公開第96/06460号パンフレット)には、図5とともに、
「次に、図4に示した各モジュールを構成する半導体素子について、図5を用いて具体的に説明する。
半導体チップ1であるP-型単結晶シリコン基板P-Sｕbの主面には、N型半導体領域からなるウェル領域N-WELLおよびP型半導体領域からなるウェル領域P-WELLが形成されている。酸化シリコン膜からなるフィールド絶縁膜17によって囲まれたウェル領域N-WELLの主面にはPチャネルMOSFET(PMOS1、PMOS2)が形成され、フィールド絶縁膜17によって囲まれたウェル領域P-WELLの主面にはNチャネルMOSFET(NMOS1、NMOS2)が形成されている。
PMOS1は、N-WELLの表面に形成されたゲート酸化膜19と、このゲート酸化膜19上に形成されたゲート電極18aと、このゲート電極18aの両側のN-WELLに形成されたP+型半導体領域からなるソース領域20aおよびドレイン領域20aとを含んでいる。NMOS1は、P-WELLの表面に形成されたゲート酸化膜19と、このゲート酸化膜19上に形成されたゲート電極18bと、このゲート電極18bの両側のP-WELLに形成されたN+型半導体領域からなるソース領域20bおよびドレイン領域20bとを含んでいる。
PMOS1のソース領域20aおよびN+型半導体領域からなるウエルコンタクト21aには、アナログモジュール用の電源AVccが供給され、NMOS1のソース領域20bおよびP+型半導体領域からなるウエルコンタクト21bには、アナログモジュール用の接地電位AGNDが供給されている。アナログモジュール4は、上記PMOS1、NMOS1のような半導体素子を含み、例えばPMOS1およびNMOS1のゲート電極18a、18bを入力IN、ドレイン領域20a、20bを出力OUTとするCMOS(相補型MOSFET)インバータ回路を構成している。
同様に、PMOS2は、N-WELLの表面に形成されたゲート酸化膜19と、このゲート酸化膜19上に形成されたゲート電極18dと、このゲート電極18dの両側のN-WELLに形成されたP+型半導体領域からなるソース領域20dおよびドレイン領域20dを含んでいる。NMOS2は、P-WELLの表面に形成されたゲート酸化膜19と、このゲート酸化膜19上に形成されたゲート電極18cと、このゲート電極18cの両側のP-WELLに形成されたN+型半導体領域からなるソース領域20cおよびドレイン領域20cを含んでいる。
PMOS2のソース領域20dおよびN+型半導体領域からなるウエルコンタクト21dには、ディジタルモジュール用の電源DVccが供給され、NMOS2のソース領域20cおよびP+型半導体領域からなるウエルコンタクト21cには、ディジタルモジュール用の接地電位DGNDが供給されている。ディジタルモジュール4は、上記PMOS2、NMOS2のような半導体素子を含み、例えばPMOS2およびNMOS2のゲート電極18d、18cを入力IN、ドレイン領域20d、20cを出力OUTとするCMOS(相補型MOSFET)インバータ回路を構成している。」(第9頁第20行?第10頁第29行)が、記載されている。

3-2 対比・判断
(1)本願の補正後の請求項1に係る発明について
(a)本願の補正後の請求項1に係る発明(以下、「本願補正後発明1」という。)と刊行物1に記載された発明(以下、「刊行物1発明」という。)とを対比すると、刊行物1発明の「N形のウエルからなる基板領域」、「ソース又はドレインとしての第1のP^(+)型の拡散層とドレイン又はソースとしての第2のP^(+)型の拡散層」、「ゲート酸化膜」、「PチャンネルMOSトランジスタP_(1)」は、それぞれ、本願補正後発明1の「n型半導体領域」、「第1及び第2のp型拡散領域」、「絶縁膜」、「PMOSトランジスタ」に相当するので、刊行物1発明の「N形のウエルからなる基板領域上に形成したソース又はドレインとしての第1のP^(+)型の拡散層とドレイン又はソースとしての第2のP^(+)型の拡散層とゲート酸化膜とゲート電極とを含む第1のPチャンネルMOSトランジスタP_(1)」は、本願補正後発明1の「n型半導体領域の一主面に形成された第1及び第2のp型拡散領域と、前記第1のp型拡散領域と前記第2のp型拡散領域との間のチャネル領域上に絶縁膜を介して形成されたゲート電極とを含むPMOSトランジスタ」に相当する。
(b)刊行物1発明の「基板領域」、「拡散層」、「第2の」「MOSトランジスタP_(2)」、「第3の」「MOSトランジスタP_(3)」は、それぞれ、本願補正後発明1の「半導体領域」、「拡散領域」、「第1の」「MOSトランジスタ」、「第2の」「MOSトランジスタ」に相当する。
(c)刊行物1発明の「前記第1のPチャンネルMOSトランジスタP_(1)の前記ソース又はドレインとしての第1のP^(+)型の拡散層に接続され、第1のノード4の電位V_(a)が与えられる第1のノード4」において、「第1のノード4の電位V_(a)」、「第1のノード4」は、それぞれ、本願補正後発明1の「基準電圧よりも高い第1の電圧」、「第1の配線」の一部に相当するので、刊行物1発明の「前記第1のPチャンネルMOSトランジスタP_(1)の前記ソース又はドレインとしての第1のP^(+)型の拡散層に接続され、第1のノード4の電位V_(a)が与えられる第1のノード4」は、本願補正後発明1の「前記第1のp型拡散領域に電気的に接続され、基準電圧よりも高い第1の電圧が供給される第1の配線」に相当する。
(d)刊行物1発明の「前記第1のPチャンネルMOSトランジスタP_(1)の前記ドレイン又はソースとしての第2のP^(+)型の拡散層に接続され、第2のノード5の電位V_(b)が与えられる第2のノード5」において、「第2のノード5の電位V_(b)」は、刊行物1の第5図の記載を参照すると、「第1のノード4の電位V_(a)」よりも低い場合もあることが理解できるので、本願補正後発明1の「前記第1の電圧よりも低く前記基準電圧よりも高い第2の電圧」に相当し、「第2のノード5」は、本願補正後発明1の「第2の配線」の一部に相当するので、刊行物1発明の「前記第1のPチャンネルMOSトランジスタP_(1)の前記ドレイン又はソースとしての第2のP^(+)型の拡散層に接続され、第2のノード5の電位V_(b)が与えられる第2のノード5」は、本願補正後発明1の「前記第2のp型拡散領域に電気的に接続され、前記第1の電圧よりも低く前記基準電圧よりも高い第2の電圧が供給される第2の配線」に相当する。
(e)刊行物1発明の「閾値電圧の絶対値」、「前記第1のPチャンネルMOSトランジスタP_(1)の前記ソース又はドレインとしての第1のP^(+)型の拡散層あるいは前記ドレイン又はソースとしての第2のP^(+)型の拡散層と前記N形のウエルからなる基板領域との接合が導通する電圧V_(F)」、「小さいこと」は、それぞれ、本願補正後発明1の「しきい値電圧」、「前記n型半導体領域と前記第1及び第2のp型拡散領域との間の順方向導通電圧」、「低く設定されている」ことに相当する。
したがって、本願補正後発明1と刊行物1発明とは、
「n型半導体領域の一主面に形成された第1及び第2のp型拡散領域と、前記第1のp型拡散領域と前記第2のp型拡散領域との間のチャネル領域上に絶縁膜を介して形成されたゲート電極とを含むPMOSトランジスタと、
半導体領域の一主面に形成された第1及び第2の拡散領域と、前記第1の拡散領域と前記第2の拡散領域との間のチャネル領域上に絶縁膜を介して形成されたゲート電極とを含む第1のMOSトランジスタと、
半導体領域の一主面に形成された第3及び第4の拡散領域と、前記第3の拡散領域と前記第4の拡散領域との間のチャネル領域上に絶縁膜を介して形成されたゲート電極とを含む第2のMOSトランジスタと、
前記第1のp型拡散領域に電気的に接続され、基準電圧よりも高い第1の電圧が供給される第1の配線と、
前記第2のp型拡散領域に電気的に接続され、前記第1の電圧よりも低く前記基準電圧よりも高い第2の電圧が供給される第2の配線とを有し、
前記第1及び第2のMOSトランジスタのしきい値電圧が前記n型半導体領域と前記第1及び第2のp型拡散領域との間の順方向導通電圧よりも低く設定されている回路。」である点で一致し、
本願補正後発明1は、「p型半導体領域の一主面に形成された第1及び第2のn型拡散領域と、前記第1のn型拡散領域と前記第2のn型拡散領域との間のチャネル領域上に絶縁膜を介して形成されたゲート電極とを含む第1のNMOSトランジスタと、 p型半導体領域の一主面に形成された第3及び第4のn型拡散領域と、前記第3のn型拡散領域と前記第4のn型拡散領域との間のチャネル領域上に絶縁膜を介して形成されたゲート電極とを含む第2のNMOSトランジスタ」を有するのに対して、刊行物1発明は、「前記N形のウエルからなる基板領域上に形成したソースとしてのP^(+)型の拡散層とドレインとしてのP^(+)型の拡散層とゲート酸化膜とゲート電極とを含む第2のPチャンネルMOSトランジスタP_(2)と、 前記N形のウエルからなる基板領域上に形成したソースとしてのP^(+)型の拡散層とドレインとしてのP^(+)型の拡散層とゲート酸化膜とゲート電極とを含む第3のPチャンネルMOSトランジスタP_(3)」を有する点(以下、「相違点1」という。)、
本願補正後発明1は、「前記第1のp型拡散領域と前記第1のn型拡散領域と前記第1のNMOSトランジスタのゲート電極とが電気的に接続され、前記第2のn型拡散領域と前記n型半導体領域とが電気的に接続されており、 前記第2のp型拡散領域と前記第3のn型拡散領域と前記第2のNMOSトランジスタのゲート電極とが電気的に接続され、前記第4のn型拡散領域と前記n型半導体領域とが電気的に接続されて」いるのに対して、刊行物1発明は、「前記第1のPチャンネルMOSトランジスタP_(1)の前記ソース又はドレインとしての第1のP^(+)型の拡散層と前記第2のPチャンネルMOSトランジスタP_(2)の前記ソースとしてのP^(+)型の拡散層とが結線されて前記第1のノード4に接続されており、前記第2のPチャンネルMOSトランジスタP_(2)の前記ドレインとしてのP^(+)型の拡散層と前記第2のPチャンネルMOSトランジスタP_(2)の前記ゲート電極と前記N形のウエルからなる基板領域とが結線され、 前記第1のPチャンネルMOSトランジスタP_(1)の前記ドレイン又はソースとしての第2のP^(+)型の拡散層と前記第3のPチャンネルMOSトランジスタP_(3)の前記ソースとしてのP^(+)型の拡散層とが結線されて前記第2のノード5に接続されており、前記第3のPチャンネルMOSトランジスタP_(3)の前記ドレインとしてのP^(+)型の拡散層と前記第3のPチャンネルMOSトランジスタP_(3)の前記ゲート電極と前記前記N形のウエルからなる基板領域とが結線され」ている点(以下、「相違点2」という。)、
本願補正後発明1は、「前記p型半導体領域は前記n型半導体領域に隣接し、前記p型半導体領域には前記基準電圧よりも低い基板電圧が印加され、前記n型半導体領域に前記基板電圧よりも高い電圧が印加されると、前記ｐ型半導体領域と前記n型半導体領域とは逆バイアス状態にされて互いに電気的に分離され」るとの構成を有するのに対して、刊行物1発明は、このような構成を有していない点(以下、「相違点3」という。)、
本願補正後発明1は、「前記第1及び第2のNMOSトランジスタのしきい値電圧が前記n型半導体領域と前記第1及び第2のp型拡散領域との間の順方向導通電圧よりも低く設定されている」のに対して、刊行物1発明は、「前記第2のPチャンネルMOSトランジスタP_(2)と前記第3のPチャンネルMOSトランジスタP_(3)の閾値電圧の絶対値が前記第1のPチャンネルMOSトランジスタP_(1)の前記ソース又はドレインとしての第1のP^(+)型の拡散層あるいは前記ドレイン又はソースとしての第2のP^(+)型の拡散層と前記N形のウエルからなる基板領域との接合が導通する電圧V_(F)よりも小さい」点(以下、「相違点4」という。)、
本願補正後発明1は、「クランプ回路」であるのに対して、刊行物1発明は、「MOS集積回路に形成されたMOS型スイッチ回路」である点(以下、「相違点5」という。)、
で相違している。
そこで、上記相違点1ないし5について検討する。
a.相違点1について
MOSトランジスタを用いた電子回路においては、PMOSトランジスタとNMOSトランジスタは、適宜置き換え可能であることは、電子回路の技術分野の技術常識であり、また、刊行物1にも、「なお、上記実施例はPチャンネルトランジスタを用いたが、Nチャンネルトランジスタを用いる場合には」(第5頁左上欄第6?8行)」と、PMOSトランジスタの代わりにNMOSトランジスタを用いることができることが、示されている。
また、MOS集積回路においては、PMOSトランジスタとNMOSトランジスタの両方を用いる際に、刊行物2の図6、あるいは、刊行物4の図5等に記載されているCMOS集積回路の技術に代表されるように、PMOSトランジスタは、n型のウエルからなるn型半導体領域に形成し、また、NMOSトランジスタは、ｐ型のウエルからなるｐ型半導体領域に形成することは、半導体技術分野の慣用技術である。
すると、刊行物1発明の「MOS型スイッチ回路」の「MOSトランジスタ」の「第1のPチャンネルMOSトランジスタP_(1)」、「第2のPチャンネルMOSトランジスタP_(2)」及び「第3のPチャンネルMOSトランジスタP_(3)」の全て又はいずれかを、NMOSトランジスタに置き換えることは、当業者が必要に応じて適宜なし得た程度のことである。
したがって、刊行物1発明の「MOS型スイッチ回路」の「第2のPチャンネルMOSトランジスタP_(2)」と「第3のPチャンネルMOSトランジスタP_(3)」とを、それぞれNMOSトランジスタに置き換えることにより、刊行物1発明が、本願補正後発明1のごとく「p型半導体領域の一主面に形成された第1及び第2のn型拡散領域と、前記第1のn型拡散領域と前記第2のn型拡散領域との間のチャネル領域上に絶縁膜を介して形成されたゲート電極とを含む第1のNMOSトランジスタと、p型半導体領域の一主面に形成された第3及び第4のn型拡散領域と、前記第3のn型拡散領域と前記第4のn型拡散領域との間のチャネル領域上に絶縁膜を介して形成されたゲート電極とを含む第2のNMOSトランジスタ」を備えたものとすることは、当業者が容易になしえたことと認められる。
b.相違点2について
上記の「a.相違点1について」で検討したように、刊行物1発明の「第2のPチャンネルMOSトランジスタP_(2)」と「第3のPチャンネルMOSトランジスタP_(3)」とは、それぞれ、NMOSトランジスタに置き換えることができるものである。
また、刊行物1発明の「第2のPチャンネルMOSトランジスタP_(2)」は、「第2のPチャンネルMOSトランジスタP_(2)の前記ドレインとしてのP^(+)型の拡散層と前記第2のPチャンネルMOSトランジスタP_(2)の前記ゲート電極と」「が結線され」ているので、整流素子(ダイオード)の接続をしたものであり、「第2のPチャンネルMOSトランジスタP_(2)」の「ソースとしてのP^(+)型の拡散層」が、整流素子のアノードに対応し、「第2のPチャンネルMOSトランジスタP_(2)の前記ドレインとしてのP^(+)型の拡散層と前記第2のPチャンネルMOSトランジスタP_(2)の前記ゲート電極と」「が結線され」た部分が、整流素子のカソードに対応している。同様に、刊行物1発明の「第3のPチャンネルMOSトランジスタP_(3)」は、「第3のPチャンネルMOSトランジスタP_(3)の前記ドレインとしてのP^(+)型の拡散層と前記第3のPチャンネルMOSトランジスタP_(3)の前記ゲート電極と」「が結線され」ているので、整流素子(ダイオード)の接続をしたものであり、「第3のPチャンネルMOSトランジスタP_(3)」の「ソースとしてのP^(+)型の拡散層」が、別の整流素子のアノードに対応し、「第3のPチャンネルMOSトランジスタP_(3)の前記ドレインとしてのP^(+)型の拡散層と前記第3のPチャンネルMOSトランジスタP_(3)の前記ゲート電極と」「が結線され」た部分が、別の整流素子のカソードに対応している。
ここで、本願の願書に最初に添付した明細書の記載の「【0033】このクランプ回路1は、接続用トランジスタ10と、整流素子21、22を有しており、接続用トランジスタ10は、前記ｐチャネルMOSFETで構成され、整流素子21、22は、前記ダイオード接続のnチャネルMOSFETで構成されている。」及び「【0035】各整流素子21、22のアノード側(拡散層25_(1)側)は、外部電圧ライン31と昇電圧ライン32にそれぞれ接続され、カソード側(拡散層25_(2)側)は、金属薄膜配線33と、N型バックゲート領域13内に形成されたオーミック拡散層15を介して、N型バックゲート領域13に接続されている。」を参照すると、本願補正後発明1の「前記第1のn型拡散領域と前記第1のNMOSトランジスタのゲート電極とが電気的に接続され」ていること及び、「前記第3のn型拡散領域と前記第2のNMOSトランジスタのゲート電極とが電気的に接続され」ていることは、それぞれ、「第1のNMOSトランジスタ」と「第2のNMOSトランジスタ」とが、「整流素子21、22」として、「ダイオード接続」になっていることを意味しており、本願補正後発明1の「前記第1のp型拡散領域と前記第1のn型拡散領域と前記第1のNMOSトランジスタのゲート電極とが電気的に接続され、前記第2のn型拡散領域と前記n型半導体領域とが電気的に接続されて」いることは、本願明細書【0035】の「整流素子21」「のアノード側(拡散層25_(1)側)は、外部電圧ライン31」に「接続され、カソード側(拡散層25_(2)側)は、」「N型バックゲート領域13に接続されている。」ことを意味しており、さらに、本願補正後発明1の「前記第2のp型拡散領域と前記第3のn型拡散領域と前記第2のNMOSトランジスタのゲート電極とが電気的に接続され、前記第4のn型拡散領域と前記n型半導体領域とが電気的に接続されて」いることは、本願明細書【0035】の「整流素子」「22のアノード側(拡散層25_(1)側)は、」「昇電圧ライン32に」「接続され、カソード側(拡散層25_(2)側)は、」「N型バックゲート領域13に接続されている。」ことを意味している。
ところで、刊行物1発明では、上記したように、「第2のPチャンネルMOSトランジスタP_(2)」の「ソースとしてのP^(+)型の拡散層」が、整流素子のアノードに対応し、「第2のPチャンネルMOSトランジスタP_(2)の前記ドレインとしてのP^(+)型の拡散層と前記第2のPチャンネルMOSトランジスタP_(2)の前記ゲート電極と」「が結線され」た部分が、整流素子のカソードに対応しており、また、「第3のPチャンネルMOSトランジスタP_(3)」の「ソースとしてのP^(+)型の拡散層」が、別の整流素子のアノードに対応し、「第3のPチャンネルMOSトランジスタP_(3)の前記ドレインとしてのP^(+)型の拡散層と前記第3のPチャンネルMOSトランジスタP_(3)の前記ゲート電極と」「が結線され」た部分が、別の整流素子のカソードに対応しているので、整流素子のアノードに対応する、刊行物1発明の「第2のPチャンネルMOSトランジスタP_(2)」の「ソースとしてのP^(+)型の拡散層」が、「前記第1のPチャンネルMOSトランジスタP_(1)の前記ソース又はドレインとしての第1のP^(+)型の拡散層と」「結線されて前記第1のノード4に接続されており」、整流素子のカソードに対応する、刊行物1発明の「第2のPチャンネルMOSトランジスタP_(2)の前記ドレインとしてのP^(+)型の拡散層と前記第2のPチャンネルMOSトランジスタP_(2)の前記ゲート電極と」「が結線され」た部分が、「前記N形のウエルからなる基板領域」に結線されており、別の整流素子のアノードに対応する、刊行物1発明の「第3のPチャンネルMOSトランジスタP_(3)」の「ソースとしてのP^(+)型の拡散層」が、「前記第1のPチャンネルMOSトランジスタP_(1)の前記ドレイン又はソースとしての第2のP^(+)型の拡散層と」「結線されて前記第2のノード5に接続されており」、別の整流素子のカソードに対応する、刊行物1発明の「第3のPチャンネルMOSトランジスタP_(3)の前記ドレインとしてのP^(+)型の拡散層と前記第3のPチャンネルMOSトランジスタP_(3)の前記ゲート電極と」「が結線され」た部分が、「前記N形のウエルからなる基板領域」に結線されているから、刊行物1発明は、「第2のPチャンネルMOSトランジスタP_(2)」と「第3のPチャンネルMOSトランジスタP_(3)」を備えているものの、整流素子のアノードとカソードの接続については、刊行物1発明と、本願補正後発明1とは、同等であると言える。
また、本願補正後発明1の「前記第2のn型拡散領域と前記n型半導体領域とが電気的に接続されて」いること、及び「前記第4のn型拡散領域と前記n型半導体領域とが電気的に接続されて」いるとの構成は、刊行物1発明の「第2のPチャンネルMOSトランジスタP_(2)」が、「前記N形のウエルからなる基板領域」に結線され、「第3のPチャンネルMOSトランジスタP_(3)」が、「前記N形のウエルからなる基板領域」に結線される際に、PMOSトランジスタの代わりにNMOSトランジスタを用いてMOS集積回路を作成すると、NMOSトランジスタに対して、P型のウエルを設けることにより、必然的に生じる構成であり、格別なものではない。
したがって、整流素子としての接続をした、刊行物1発明の「第2のPチャンネルMOSトランジスタP_(2)」と「第3のPチャンネルMOSトランジスタP_(3)」の代わりに、NMOSトランジスタを用いることにより、刊行物1発明の「前記第1のPチャンネルMOSトランジスタP_(1)の前記ソース又はドレインとしての第1のP^(+)型の拡散層と前記第2のPチャンネルMOSトランジスタP_(2)の前記ソースとしてのP^(+)型の拡散層とが結線されて前記第1のノード4に接続されており、前記第2のPチャンネルMOSトランジスタP_(2)の前記ドレインとしてのP^(+)型の拡散層と前記第2のPチャンネルMOSトランジスタP_(2)の前記ゲート電極と前記前記N形のウエルからなる基板領域とが結線され、 前記第1のPチャンネルMOSトランジスタP_(1)の前記ドレイン又はソースとしての第2のP^(+)型の拡散層と前記第3のPチャンネルMOSトランジスタP_(3)の前記ソースとしてのP^(+)型の拡散層とが結線されて前記第2のノード5に接続されており、前記第3のPチャンネルMOSトランジスタP_(3)の前記ドレインとしてのP^(+)型の拡散層と前記第3のPチャンネルMOSトランジスタP_(3)の前記ゲート電極と前記N形のウエルからなる基板領域とが結線され」るとの構成に代えて、本願補正後発明1のごとく、「前記第1のp型拡散領域と前記第1のn型拡散領域と前記第1のNMOSトランジスタのゲート電極とが電気的に接続され、前記第2のn型拡散領域と前記n型半導体領域とが電気的に接続されており、 前記第2のp型拡散領域と前記第3のn型拡散領域と前記第2のNMOSトランジスタのゲート電極とが電気的に接続され、前記第4のn型拡散領域と前記n型半導体領域とが電気的に接続されて」いるとの構成を備えるようにすることは、当業者が、適宜なしえた程度のことと認められる。
c.相違点3について
上記の「a.相違点1について」で検討したように、刊行物1発明の「第2のPチャンネルMOSトランジスタP_(2)」と「第3のPチャンネルMOSトランジスタP_(3)」は、いずれも、NMOSトランジスタに適宜置き換えることができるものである。
そして、刊行物1の第6図に記載されるように、PMOSトランジスタは、N形のウエルからなる基板領域上に形成されるものであるので、NMOSトランジスタを用いると、NMOSトランジスタは、P形のウエルからなる基板領域上に形成されるものである。
ここで、刊行物2には、「低濃度のP形拡散領域でなるPウエル35内に」「NチヤネルMOSトランジスタ30と、低濃度のN形拡散領域でなるNウエル45内に」「PチヤネルMOSトランジスタ40とで構成されるCMOS(Complementary Metal Oxide Semiconductor) 構造を有して」おり、「Pウエル35には、P^(+ )拡散領域34を介して電源電圧V_(SS)が印加されるようになされて」おり、「図9に示すように、ソース領域33とP^(+ )拡散領域34には」「電源電圧V_(SS)が印加されるようになされているため、インバータのスイツチング動作時に電源V_(DD)から電源V_(SS)に対してスパイク状の貫通電流iが流れる」ことが、記載されているので、「Pウエル35」には「電源電圧V_(SS)が印加され」、「Nウエル45」には「電源」電圧「V_(DD)」が印加されることが示されており、さらに、図6を参照すると、「Pウエル35」と「Nウエル45」とが、隣接していることが、示されている。
また、刊行物3には、図1に示すように、「昇圧電位発生回路11はｐMOSトランジスタ4の基板領域にも接続され、この基板領域に昇圧電位Vｐｐを供給している。更に、基板バイアス発生回路8はnMOSトランジスタ5の基板にも接続され、この基板領域に電位Vbbを供給している。」ことが、記載されている。そして、各「基板領域」は、「ウエル」に対応する。
さらに、刊行物4には、「半導体チップ1であるP-型単結晶シリコン基板P-Sｕbの主面には、N型半導体領域からなるウェル領域N-WELLおよびP型半導体領域からなるウェル領域P-WELLが形成されている。」こと、「PMOS2のソース領域20dおよびN+型半導体領域からなるウエルコンタクト21dには、ディジタルモジュール用の電源DVccが供給され、NMOS2のソース領域20cおよびP+型半導体領域からなるウエルコンタクト21cには、ディジタルモジュール用の接地電位DGNDが供給されている。」ことが、記載されており、さらに、図5を参照すると、「P型半導体領域からなるウェル領域P-WELL」と「N型半導体領域からなるウェル領域N-WELL」とが、隣接していることが、示されている。
すると、刊行物2ないし4に記載されているように、MOS集積回路にN形のウエルからなる基板領域とP形のウエルからなる基板領域を設ける際に、N形のウエルからなる基板領域とP形のウエルからなる基板領域を隣接して設け、P形のウエルからなる基板領域には、最も低い電圧を印加し、N形のウエルからなる基板領域には、P形のウエルからなる基板領域に印加した最も低い電圧よりも高い電圧を印加することは、周知技術である。
そして、上記の周知技術である、N形のウエルからなる基板領域とP形のウエルからなる基板領域を隣接して設け、P形のウエルからなる基板領域には、最も低い電圧を印加し、N形のウエルからなる基板領域には、P形のウエルからなる基板領域に印加した最も低い電圧よりも高い電圧を印加するという構成によれば、N形のウエルからなる基板領域とP形のウエルからなる基板領域に供給される電圧の関係から、必然的に、N形のウエルからなる基板領域とP形のウエルからなる基板領域とは、逆バイアス状態になるので、N形のウエルからなる基板領域とP形のウエルからなる基板領域とは、互いに電気的に分離されることになる。
そこで、刊行物1発明の「第2のPチャンネルMOSトランジスタP_(2)」と「第3のPチャンネルMOSトランジスタP_(3)」を、いずれも、NMOSトランジスタに置き換えて、刊行物1の第6図に記載のように、PMOSトランジスタは、N形のウエルからなる基板領域上に形成され、また、NMOSトランジスタは、P形のウエルからなる基板領域上に形成されるようにした際に、上記の周知技術を適用して、本願補正後発明1のごとく、「前記p型半導体領域は前記n型半導体領域に隣接し、前記p型半導体領域には前記基準電圧よりも低い基板電圧が印加され、前記n型半導体領域に前記基板電圧よりも高い電圧が印加されると、前記ｐ型半導体領域と前記n型半導体領域とは逆バイアス状態にされて互いに電気的に分離され」ているとの構成とすることは、当業者が、適宜なしえた程度のことと認められる。
d.相違点4について
上記の「a.相違点1について」で検討したように、刊行物1発明の「第2のPチャンネルMOSトランジスタP_(2)」と「第3のPチャンネルMOSトランジスタP_(3)」は、いずれも、NMOSトランジスタに置き換えることができるものである。
すると、刊行物1発明の「第2のPチャンネルMOSトランジスタP_(2)」と「第3のPチャンネルMOSトランジスタP_(3)」を、いずれも、NMOSトランジスタに置き換えることにより、刊行物1発明の「前記第2のPチャンネルMOSトランジスタP_(2)と前記第3のPチャンネルMOSトランジスタP_(3)の閾値電圧の絶対値が前記第1のPチャンネルMOSトランジスタP_(1)の前記ソース又はドレインとしての第1のP^(+)型の拡散層あるいは前記ドレイン又はソースとしての第2のP^(+)型の拡散層と前記N形のウエルからなる基板領域との接合が導通する電圧V_(F)よりも小さい」ことに換えて、本願補正後発明1のごとく、「前記第1及び第2のNMOSトランジスタのしきい値電圧が前記n型半導体領域と前記第1及び第2のp型拡散領域との間の順方向導通電圧よりも低く設定されている」ようになすことは、当業者が、適宜設定できた程度のことと認められる。
e.相違点5について
刊行物1の「この回路においては、上記トランジスタP_(2),P_(3)の相互接続点8の電位、つまり基板領域の電位V_(s)は、V_(a)あるいはV_(b)の高い方の電位よりもトランジスタP_(2)あるいはP_(3)の閾値電圧だけ低くな」(第5頁右上欄第6?10行)るという記載によると、「上記トランジスタP_(2),P_(3)」は、「基板領域の電位V_(s)」を、「V_(a)あるいはV_(b)の高い方の電位よりもトランジスタP_(2)あるいはP_(3)の閾値電圧だけ低くな」るようにクランプするものであるから、刊行物1発明の「MOS集積回路に形成されたMOS型スイッチ回路」は、クランプ回路を有している。
したがって、刊行物1発明の「MOS集積回路に形成されたMOS型スイッチ回路」は、本願補正後発明1の「クランプ回路」と、実質的に相違しているものとは、認められない。

よって、補正後の請求項1に係る発明は、その出願前に国内において頒布された上記刊行物1ないし4に記載された発明に基づいて、当業者が容易に発明をすることができたものである。

3-3 独立特許要件についてのむすび
以上のとおり、補正後の請求項1に係る発明は、特許法第29条第2項の規定により特許出願の際独立して特許を受けることができないものであるので、補正後の他の請求項に係る発明についての検討をするまでもなく、本件補正は、特許法第17条の2第5項において準用する特許法第126条第4項の規定に適合しない。
したがって、本件補正は、特許法第159条第1項において読み替えて準用する同法第53条第1項の規定により、却下されるべきものである。

4 まとめ
よって、本件補正は、上記の「第2 2-3」及び「第2 3-3」に記載の理由により、特許法第159条第1項において読み替えて準用する同法第53条第1項の規定により却下されるべきものである。


第3 本願発明について
平成18年1月5日付けの手続補正は上記のとおり却下されたので、本願の請求項1及び2に係る発明は、平成17年8月4日付け手続補正書の特許請求の範囲の請求項1及び2に記載された事項により特定されるとおりのものであり、このうち、本願の請求項1に係る発明は、以下のとおりのものである。
「【請求項1】
n型半導体領域の一主面に形成された第1及び第2のｐ型拡散領域と、前記第1のｐ型拡散領域と前記第2のｐ型拡散領域との間のチャネル領域上に絶縁膜を介して形成されたゲート電極とを含むPMOSトランジスタと、
ｐ型半導体領域の一主面に形成された第1及び第2のn型拡散領域と、前記第1のn型拡散領域と前記第2のn型拡散領域との間のチャネル領域上に絶縁膜を介して形成されたゲート電極とを含む第1のNMOSトランジスタと、
ｐ型半導体領域の一主面に形成された第3及び第4のn型拡散領域と、前記第3のn型拡散領域と前記第4のn型拡散領域との間のチャネル領域上に絶縁膜を介して形成されたゲート電極とを含む第2のNMOSトランジスタと、
前記第1のｐ型拡散領域に電気的に接続され、基準電圧よりも高い第1の電圧が供給される第1の配線と、
前記第2のｐ型拡散領域に電気的に接続され、前記第1の電圧よりも低く基準電圧よりも高い第2の電圧が供給される第2の配線とを有し、
前記第1のｐ型拡散領域と前記第1のn型拡散領域と前記第1のNMOSトランジスタのゲート電極とが電気的に接続され、前記第2のn型拡散領域と前記n型半導体領域とが電気的に接続されており、
前記第2のｐ型拡散領域と前記第3のn型拡散領域と前記第2のNMOSトランジスタのゲート電極とが電気的に接続され、前記第4のn型拡散領域と前記n型半導体領域とが電気的に接続されており、
前記ｐ型半導体領域は前記n型半導体領域に隣接し、前記ｐ型半導体領域には基準電圧よりも低い基板電圧が印加されており、
前記第1及び第2のNMOSトランジスタのしきい値電圧が前記n型半導体領域と前記第1及び第2のｐ型拡散領域との間の順方向導通電圧よりも低く設定されているクランプ回路。」

1 引用刊行物記載の発明
原査定の拒絶の理由に引用された刊行物1に記載された事項及び刊行物1に記載された発明は、上記の「第2 3-1(1)」に記載したとおりである。
また、上記の「第2 3-1(2)ないし(4)」の刊行物2ないし4は、それぞれ、後記の周知文献1ないし3とする。

2 対比・判断
(1)本願の請求項1に係る発明について
(a)本願の請求項1に係る発明(以下、「本願発明1」という。)と刊行物1発明とを対比すると、刊行物1発明の「N形のウエルからなる基板領域」、「ソース又はドレインとしての第1のP^(+)型の拡散層とドレイン又はソースとしての第2のP^(+)型の拡散層」、「ゲート酸化膜」、「PチャンネルMOSトランジスタP_(1)」は、それぞれ、本願発明1の「n型半導体領域」、「第1及び第2のp型拡散領域」、「絶縁膜」、「PMOSトランジスタ」に相当するので、刊行物1発明の「N形のウエルからなる基板領域上に形成したソース又はドレインとしての第1のP^(+)型の拡散層とドレイン又はソースとしての第2のP^(+)型の拡散層とゲート酸化膜とゲート電極とを含む第1のPチャンネルMOSトランジスタP_(1)」は、本願発明1の「n型半導体領域の一主面に形成された第1及び第2のp型拡散領域と、前記第1のp型拡散領域と前記第2のp型拡散領域との間のチャネル領域上に絶縁膜を介して形成されたゲート電極とを含むPMOSトランジスタ」に相当する。
(b)刊行物1発明の「基板領域」、「拡散層」、「第2の」「MOSトランジスタP_(2)」、「第3の」「MOSトランジスタP_(3)」は、それぞれ、本願発明1の「半導体領域」、「拡散領域」、「第1の」「MOSトランジスタ」、「第2の」「MOSトランジスタ」に相当する。
(c)刊行物1発明の「前記第1のPチャンネルMOSトランジスタP_(1)の前記ソース又はドレインとしての第1のP^(+)型の拡散層に接続され、第1のノード4の電位V_(a)が与えられる第1のノード4」において、「第1のノード4の電位V_(a)」、「第1のノード4」は、それぞれ、本願発明1の「基準電圧よりも高い第1の電圧」、「第1の配線」の一部に相当するので、刊行物1発明の「前記第1のPチャンネルMOSトランジスタP_(1)の前記ソース又はドレインとしての第1のP^(+)型の拡散層に接続され、第1のノード4の電位V_(a)が与えられる第1のノード4」は、本願発明1の「前記第1のp型拡散領域に電気的に接続され、基準電圧よりも高い第1の電圧が供給される第1の配線」に相当する。
(d)刊行物1発明の「前記第1のPチャンネルMOSトランジスタP_(1)の前記ドレイン又はソースとしての第2のP^(+)型の拡散層に接続され、第2のノード5の電位V_(b)が与えられる第2のノード5」において、「第2のノード5の電位V_(b)」は、刊行物1の第5図の記載を参照すると、「第1のノード4の電位V_(a)」よりも低い場合もあることが理解できるので、本願発明1の「前記第1の電圧よりも低く前記基準電圧よりも高い第2の電圧」に相当し、「第2のノード5」は、本願発明1の「第2の配線」の一部に相当するので、刊行物1発明の「前記第1のPチャンネルMOSトランジスタP_(1)の前記ドレイン又はソースとしての第2のP^(+)型の拡散層に接続され、第2のノード5の電位V_(b)が与えられる第2のノード5」は、本願発明1の「前記第2のp型拡散領域に電気的に接続され、前記第1の電圧よりも低く前記基準電圧よりも高い第2の電圧が供給される第2の配線」に相当する。
(e)刊行物1発明の「閾値電圧の絶対値」、「前記第1のPチャンネルMOSトランジスタP_(1)の前記ソース又はドレインとしての第1のP^(+)型の拡散層あるいは前記ドレイン又はソースとしての第2のP^(+)型の拡散層と前記N形のウエルからなる基板領域との接合が導通する電圧V_(F)」、「小さいこと」は、それぞれ、本願発明1の「しきい値電圧」、「前記n型半導体領域と前記第1及び第2のp型拡散領域との間の順方向導通電圧」、「低く設定されている」ことに相当する。
したがって、本願発明1と刊行物1発明とは、
「n型半導体領域の一主面に形成された第1及び第2のp型拡散領域と、前記第1のp型拡散領域と前記第2のp型拡散領域との間のチャネル領域上に絶縁膜を介して形成されたゲート電極とを含むPMOSトランジスタと、
半導体領域の一主面に形成された第1及び第2の拡散領域と、前記第1の拡散領域と前記第2の拡散領域との間のチャネル領域上に絶縁膜を介して形成されたゲート電極とを含む第1のMOSトランジスタと、
半導体領域の一主面に形成された第3及び第4の拡散領域と、前記第3の拡散領域と前記第4の拡散領域との間のチャネル領域上に絶縁膜を介して形成されたゲート電極とを含む第2のMOSトランジスタと、
前記第1のp型拡散領域に電気的に接続され、基準電圧よりも高い第1の電圧が供給される第1の配線と、
前記第2のp型拡散領域に電気的に接続され、前記第1の電圧よりも低く前記基準電圧よりも高い第2の電圧が供給される第2の配線とを有し、
前記第1及び第2のMOSトランジスタのしきい値電圧が前記n型半導体領域と前記第1及び第2のp型拡散領域との間の順方向導通電圧よりも低く設定されている回路。」である点で一致し、
本願発明1は、「p型半導体領域の一主面に形成された第1及び第2のn型拡散領域と、前記第1のn型拡散領域と前記第2のn型拡散領域との間のチャネル領域上に絶縁膜を介して形成されたゲート電極とを含む第1のNMOSトランジスタと、 p型半導体領域の一主面に形成された第3及び第4のn型拡散領域と、前記第3のn型拡散領域と前記第4のn型拡散領域との間のチャネル領域上に絶縁膜を介して形成されたゲート電極とを含む第2のNMOSトランジスタ」を有するのに対して、刊行物1発明は、「前記N形のウエルからなる基板領域上に形成したソースとしてのP^(+)型の拡散層とドレインとしてのP^(+)型の拡散層とゲート酸化膜とゲート電極とを含む第2のPチャンネルMOSトランジスタP_(2)と、 前記N形のウエルからなる基板領域上に形成したソースとしてのP^(+)型の拡散層とドレインとしてのP^(+)型の拡散層とゲート酸化膜とゲート電極とを含む第3のPチャンネルMOSトランジスタP_(3)」を有する点(以下、「相違点6」という。)、
本願発明1は、「前記第1のp型拡散領域と前記第1のn型拡散領域と前記第1のNMOSトランジスタのゲート電極とが電気的に接続され、前記第2のn型拡散領域と前記n型半導体領域とが電気的に接続されており、 前記第2のp型拡散領域と前記第3のn型拡散領域と前記第2のNMOSトランジスタのゲート電極とが電気的に接続され、前記第4のn型拡散領域と前記n型半導体領域とが電気的に接続されて」いるのに対して、刊行物1発明は、「前記第1のPチャンネルMOSトランジスタP_(1)の前記ソース又はドレインとしての第1のP^(+)型の拡散層と前記第2のPチャンネルMOSトランジスタP_(2)の前記ソースとしてのP^(+)型の拡散層とが結線されて前記第1のノード4に接続されており、前記第2のPチャンネルMOSトランジスタP_(2)の前記ドレインとしてのP^(+)型の拡散層と前記第2のPチャンネルMOSトランジスタP_(2)の前記ゲート電極と前記N形のウエルからなる基板領域とが結線され、 前記第1のPチャンネルMOSトランジスタP_(1)の前記ドレイン又はソースとしての第2のP^(+)型の拡散層と前記第3のPチャンネルMOSトランジスタP_(3)の前記ソースとしてのP^(+)型の拡散層とが結線されて前記第2のノード5に接続されており、 前記第3のPチャンネルMOSトランジスタP_(3)の前記ドレインとしてのP^(+)型の拡散層と前記第3のPチャンネルMOSトランジスタP_(3)の前記ゲート電極と前記前記N形のウエルからなる基板領域とが結線され」ている点(以下、「相違点7」という。)、
本願発明1は、「前記ｐ型半導体領域は前記n型半導体領域に隣接し、前記ｐ型半導体領域には基準電圧よりも低い基板電圧が印加されて」いるとの構成を有するのに対して、刊行物1発明は、このような構成を有していない点(以下、「相違点8」という。)、
本願発明1は、「前記第1及び第2のNMOSトランジスタのしきい値電圧が前記n型半導体領域と前記第1及び第2のp型拡散領域との間の順方向導通電圧よりも低く設定されている」のに対して、刊行物1発明は、「前記第2のPチャンネルMOSトランジスタP_(2)と前記第3のPチャンネルMOSトランジスタP_(3)の閾値電圧の絶対値が前記第1のPチャンネルMOSトランジスタP_(1)の前記ソース又はドレインとしての第1のP^(+)型の拡散層あるいは前記ドレイン又はソースとしての第2のP^(+)型の拡散層と前記N形のウエルからなる基板領域との接合が導通する電圧V_(F)よりも小さい」点(以下、「相違点9」という。)、
本願発明1は、「クランプ回路」であるのに対して、刊行物1発明は、「MOS集積回路に形成されたMOS型スイッチ回路」である点(以下、「相違点10」という。)、
で相違している。
そこで、上記相違点6ないし10について検討する。
f.相違点6について
MOSトランジスタを用いた電子回路においては、PMOSトランジスタとNMOSトランジスタは、適宜置き換え可能であることは、電子回路の技術分野の技術常識であり、また、刊行物1にも、「なお、上記実施例はPチャンネルトランジスタを用いたが、Nチャンネルトランジスタを用いる場合には」(第5頁左上欄第6?8行)」と、PMOSトランジスタの代わりにNMOSトランジスタを用いることができることが、示されている。
また、MOS集積回路においては、PMOSトランジスタとNMOSトランジスタの両方を用いる際に、後記の周知文献1の図6、あるいは、後記の周知文献3の図5等に記載されているCMOS集積回路の技術に代表されるように、PMOSトランジスタは、n型のウエルからなるn型半導体領域に形成し、また、NMOSトランジスタは、ｐ型のウエルからなるｐ型半導体領域に形成することは、半導体技術分野の慣用技術である。
すると、刊行物1発明の「MOS型スイッチ回路」の「MOSトランジスタ」の「第1のPチャンネルMOSトランジスタP_(1)」、「第2のPチャンネルMOSトランジスタP_(2)」及び「第3のPチャンネルMOSトランジスタP_(3)」の全て又はいずれかを、NMOSトランジスタに置き換えることは、当業者が必要に応じて適宜なし得た程度のことである。
したがって、刊行物1発明の「MOS型スイッチ回路」の「第2のPチャンネルMOSトランジスタP_(2)」と「第3のPチャンネルMOSトランジスタP_(3)」とを、それぞれNMOSトランジスタに置き換えることにより、刊行物1発明が、本願発明1のごとく「p型半導体領域の一主面に形成された第1及び第2のn型拡散領域と、前記第1のn型拡散領域と前記第2のn型拡散領域との間のチャネル領域上に絶縁膜を介して形成されたゲート電極とを含む第1のNMOSトランジスタと、p型半導体領域の一主面に形成された第3及び第4のn型拡散領域と、前記第3のn型拡散領域と前記第4のn型拡散領域との間のチャネル領域上に絶縁膜を介して形成されたゲート電極とを含む第2のNMOSトランジスタ」を備えたものとすることは、当業者が容易になしえたことと認められる。
g.相違点7について
上記の「f.相違点6について」で検討したように、刊行物1発明の「第2のPチャンネルMOSトランジスタP_(2)」と「第3のPチャンネルMOSトランジスタP_(3)」は、それぞれ、NMOSトランジスタに置き換えることができるものである。
また、刊行物1発明の「第2のPチャンネルMOSトランジスタP_(2)」は、「第2のPチャンネルMOSトランジスタP_(2)の前記ドレインとしてのP^(+)型の拡散層と前記第2のPチャンネルMOSトランジスタP_(2)の前記ゲート電極と」「が結線され」ているので、整流素子(ダイオード)の接続をしたものであり、「第2のPチャンネルMOSトランジスタP_(2)」の「ソースとしてのP^(+)型の拡散層」が、整流素子のアノードに対応し、「第2のPチャンネルMOSトランジスタP_(2)の前記ドレインとしてのP^(+)型の拡散層と前記第2のPチャンネルMOSトランジスタP_(2)の前記ゲート電極と」「が結線され」た部分が、整流素子のカソードに対応している。同様に、刊行物1発明の「第3のPチャンネルMOSトランジスタP_(3)」は、「第3のPチャンネルMOSトランジスタP_(3)の前記ドレインとしてのP^(+)型の拡散層と前記第3のPチャンネルMOSトランジスタP_(3)の前記ゲート電極と」「が結線され」ているので、整流素子(ダイオード)の接続をしたものであり、「第3のPチャンネルMOSトランジスタP_(3)」の「ソースとしてのP^(+)型の拡散層」が、別の整流素子のアノードに対応し、「第3のPチャンネルMOSトランジスタP_(3)の前記ドレインとしてのP^(+)型の拡散層と前記第3のPチャンネルMOSトランジスタP_(3)の前記ゲート電極と」「が結線され」た部分が、別の整流素子のカソードに対応している。
ここで、本願の願書に最初に添付した明細書の記載の「【0033】このクランプ回路1は、接続用トランジスタ10と、整流素子21、22を有しており、接続用トランジスタ10は、前記ｐチャネルMOSFETで構成され、整流素子21、22は、前記ダイオード接続のnチャネルMOSFETで構成されている。」及び「【0035】各整流素子21、22のアノード側(拡散層25_(1)側)は、外部電圧ライン31と昇電圧ライン32にそれぞれ接続され、カソード側(拡散層25_(2)側)は、金属薄膜配線33と、N型バックゲート領域13内に形成されたオーミック拡散層15を介して、N型バックゲート領域13に接続されている。」を参照すると、本願発明1の「前記第1のn型拡散領域と前記第1のNMOSトランジスタのゲート電極とが電気的に接続され」ていること及び、「前記第3のn型拡散領域と前記第2のNMOSトランジスタのゲート電極とが電気的に接続され」ていることは、それぞれ、「第1のNMOSトランジスタ」と「第2のNMOSトランジスタ」とが、「整流素子21、22」として、「ダイオード接続」になっていることを意味しており、本願発明1の「前記第1のp型拡散領域と前記第1のn型拡散領域と前記第1のNMOSトランジスタのゲート電極とが電気的に接続され、前記第2のn型拡散領域と前記n型半導体領域とが電気的に接続されて」いることは、本願明細書【0035】の「整流素子21」「のアノード側(拡散層25_(1)側)は、外部電圧ライン31」に「接続され、カソード側(拡散層25_(2)側)は、」「N型バックゲート領域13に接続されている。」ことを意味しており、さらに、本願発明1の「前記第2のp型拡散領域と前記第3のn型拡散領域と前記第2のNMOSトランジスタのゲート電極とが電気的に接続され、前記第4のn型拡散領域と前記n型半導体領域とが電気的に接続されて」いることは、本願明細書【0035】の「整流素子」「22のアノード側(拡散層25_(1)側)は、」「昇電圧ライン32に」「接続され、カソード側(拡散層25_(2)側)は、」「N型バックゲート領域13に接続されている。」ことを意味している。
ところで、刊行物1発明では、上記したように、「第2のPチャンネルMOSトランジスタP_(2)」の「ソースとしてのP^(+)型の拡散層」が、整流素子のアノードに対応し、「第2のPチャンネルMOSトランジスタP_(2)の前記ドレインとしてのP^(+)型の拡散層と前記第2のPチャンネルMOSトランジスタP_(2)の前記ゲート電極と」「が結線され」た部分が、整流素子のカソードに対応しており、また、「第3のPチャンネルMOSトランジスタP_(3)」の「ソースとしてのP^(+)型の拡散層」が、別の整流素子のアノードに対応し、「第3のPチャンネルMOSトランジスタP_(3)の前記ドレインとしてのP^(+)型の拡散層と前記第3のPチャンネルMOSトランジスタP_(3)の前記ゲート電極と」「が結線され」た部分が、別の整流素子のカソードに対応しているので、整流素子のアノードに対応する、刊行物1発明の「第2のPチャンネルMOSトランジスタP_(2)」の「ソースとしてのP^(+)型の拡散層」が、「前記第1のPチャンネルMOSトランジスタP_(1)の前記ソース又はドレインとしての第1のP^(+)型の拡散層と」「結線されて前記第1のノード4に接続されており」、整流素子のカソードに対応する、刊行物1発明の「第2のPチャンネルMOSトランジスタP_(2)の前記ドレインとしてのP^(+)型の拡散層と前記第2のPチャンネルMOSトランジスタP_(2)の前記ゲート電極と」「が結線され」た部分が、「前記N形のウエルからなる基板領域」に結線されており、別の整流素子のアノードに対応する、刊行物1発明の「第3のPチャンネルMOSトランジスタP_(3)」の「ソースとしてのP^(+)型の拡散層」が、「前記第1のPチャンネルMOSトランジスタP_(1)の前記ドレイン又はソースとしての第2のP^(+)型の拡散層と」「結線されて前記第2のノード5に接続されており」、別の整流素子のカソードに対応する、刊行物1発明の「第3のPチャンネルMOSトランジスタP_(3)の前記ドレインとしてのP^(+)型の拡散層と前記第3のPチャンネルMOSトランジスタP_(3)の前記ゲート電極と」「が結線され」た部分が、「前記N形のウエルからなる基板領域」に結線されているから、刊行物1発明は、「第2のPチャンネルMOSトランジスタP_(2)」と「第3のPチャンネルMOSトランジスタP_(3)」を備えているものの、整流素子のアノードとカソードの接続については、刊行物1発明と、本願発明1とは、同等であると言える。
また、本願発明1の「前記第2のn型拡散領域と前記n型半導体領域とが電気的に接続されて」いること、及び、「前記第4のn型拡散領域と前記n型半導体領域とが電気的に接続されて」いるとの構成は、刊行物1発明の「第2のPチャンネルMOSトランジスタP_(2)」が、「前記N形のウエルからなる基板領域」に結線され、「第3のPチャンネルMOSトランジスタP_(3)」が、「前記N形のウエルからなる基板領域」に結線される際に、PMOSトランジスタの換わりにNMOSトランジスタを用いてMOS集積回路を作成すると、NMOSトランジスタに対して、P型のウエルを設けることにより、必然的に生じる構成であり、格別なものではない。
したがって、整流素子としての接続をした、刊行物1発明の「第2のPチャンネルMOSトランジスタP_(2)」と「第3のPチャンネルMOSトランジスタP_(3)」の換わりに、NMOSトランジスタを用いることにより、刊行物1発明の「前記第1のPチャンネルMOSトランジスタP_(1)の前記ソース又はドレインとしての第1のP^(+)型の拡散層と前記第2のPチャンネルMOSトランジスタP_(2)の前記ソースとしてのP^(+)型の拡散層とが結線されて前記第1のノード4に接続されており、前記第2のPチャンネルMOSトランジスタP_(2)の前記ドレインとしてのP^(+)型の拡散層と前記第2のPチャンネルMOSトランジスタP_(2)の前記ゲート電極と前記前記N形のウエルからなる基板領域とが結線され、 前記第1のPチャンネルMOSトランジスタP_(1)の前記ドレイン又はソースとしての第2のP^(+)型の拡散層と前記第3のPチャンネルMOSトランジスタP_(3)の前記ソースとしてのP^(+)型の拡散層とが結線されて前記第2のノード5に接続されており、前記第3のPチャンネルMOSトランジスタP_(3)の前記ドレインとしてのP^(+)型の拡散層と前記第3のPチャンネルMOSトランジスタP_(3)の前記ゲート電極と前記N形のウエルからなる基板領域とが結線され」るとの構成に代えて、本願発明1のごとく、「前記第1のp型拡散領域と前記第1のn型拡散領域と前記第1のNMOSトランジスタのゲート電極とが電気的に接続され、前記第2のn型拡散領域と前記n型半導体領域とが電気的に接続されており、 前記第2のp型拡散領域と前記第3のn型拡散領域と前記第2のNMOSトランジスタのゲート電極とが電気的に接続され、前記第4のn型拡散領域と前記n型半導体領域とが電気的に接続されて」いるとの構成を備えるようにすることは、当業者が、適宜なしえた程度のことと認められる。
h.相違点8について
上記の「f.相違点6について」で検討したように、刊行物1発明の「第2のPチャンネルMOSトランジスタP_(2)」と「第3のPチャンネルMOSトランジスタP_(3)」は、いずれも、NMOSトランジスタに置き換えることができるものである。
そして、刊行物1の第6図に記載のように、PMOSトランジスタは、N形のウエルからなる基板領域上に形成されるものであるとともに、NMOSトランジスタを用いると、NMOSトランジスタは、P形のウエルからなる基板領域上に形成されるものである。
また、MOS集積回路にN形のウエルからなる基板領域とP形のウエルからなる基板領域を設ける際に、N形のウエルからなる基板領域とP形のウエルからなる基板領域を隣接して設け、P形のウエルからなる基板領域には、最も低い電圧を印加することは、例えば、以下の周知文献1ないし5に記載されているように、周知技術である。
周知文献1.特開平5-183112号公報(上記の「第2 3-1(2)」の刊行物2の記載事項を参照;図6、図9、及び、【0004】、【0007】、【0010】段落参照)、
周知文献2.特開平6-177335号公報(上記の「第2 3-1(3)」の刊行物3の記載事項を参照;図1、図2、図5、及び、【0003】、【0013】、【0014】段落参照)、
周知文献3.国際公開第96/06460号パンフレット(上記の「第2 3-1(4)」の刊行物4の記載事項を参照;図5、及び、第9頁第20行?第10頁第29行を参照)、
周知文献4.特開平6-163823号公報の図1及び「【0018】P型シリコン基板10中には、第1のN型ウェル領域12及び第2のN型ウェル領域14がそれぞれ離隔して形成されている。第1のN型ウェル領域12中にはアナログ回路が形成され、第2のN型ウェル領域14中にはデジタル回路が形成される。上記第1のN型ウェル領域12中にはP型ウェル領域16が形成され、上記第2のN型ウェル領域14中にはP型ウェル領域18が形成され、デジタル回路部とアナログ回路部の双方でCMOS型の回路を構成することが可能になっている。」こと、「【0020】更に、N型ウェル領域12,14中にはそれぞれ、これらウェル領域12,14より不純濃度が高いN型高濃度半導体領域24_(-1)?24_(-4)が形成される。これらの領域24_(-1)?24_(-4)は、ウェル領域12,14にそれぞれバイアス電位を与えるための領域である。同様に、P型ウェル領域16,18中にも、バイアス電位を与えるためのP型高濃度半導体領域26_(-1),26_(-2)が形成される。」こと、「【0021】・・・導電層32_(-2),32_(-3)は、配線40Aを介して第1の接地端子GND1に接続され、導電層32_(-4),32_(-6),32_(-7)は、配線42Aを介して第1の電源端子V_(cc)1に接続される。導電層32_(-8)は、配線40Bを介して第2の接地端子GND2に接続される。導電層32_(-9),32_(-11 ),32_(-12 )には、配線42Bを介して第2の電源端子V_(cc)2に接続され、導電層32_(-13) ,32_(-14 )には、配線40Cを介して第3の接地端子GND3に接続される。」ことが、記載されている。
周知文献5.特開平6-169063号公報には、図1及び、従来の技術として、「【0004】・・・図6はMOS半導体素子の断面構造を入力回路を例として示した図・・・である。」こと、「【0005】図6に示すようにP基盤上にCMOS半導体回路を形成する」ことが、記載されており、また、図6には、NMOSトランジスタが形成されているP-基盤が、GNDと入力用グラウンドへ接続されており、PMOSトランジスタが形成されているNウェルは、入力用電源へ接続されていることが、示されている。
そこで、刊行物1発明の「第2のPチャンネルMOSトランジスタP_(2)」と「第3のPチャンネルMOSトランジスタP_(3)」を、いずれも、NMOSトランジスタに置き換えて、刊行物1の第6図に記載のように、PMOSトランジスタは、N形のウエルからなる基板領域上に形成され、また、NMOSトランジスタは、P形のウエルからなる基板領域上に形成されようにした際に、上記の周知技術を適用することにより、刊行物1発明が、本願発明1のごとく、「前記ｐ型半導体領域は前記n型半導体領域に隣接し、前記ｐ型半導体領域には基準電圧よりも低い基板電圧が印加されて」いるとの構成を備えるようにすることは、当業者が、適宜なしえた程度のことと認められる。
i.相違点9について
上記の「f.相違点6について」で検討したように、刊行物1発明の「第2のPチャンネルMOSトランジスタP_(2)」と「第3のPチャンネルMOSトランジスタP_(3)」は、いずれも、NMOSトランジスタに置き換えることができるものである。
すると、刊行物1発明の「第2のPチャンネルMOSトランジスタP_(2)」と「第3のPチャンネルMOSトランジスタP_(3)」を、いずれも、NMOSトランジスタに置き換えることにより、刊行物1発明の「前記第2のPチャンネルMOSトランジスタP_(2)と前記第3のPチャンネルMOSトランジスタP_(3)の閾値電圧の絶対値が前記第1のPチャンネルMOSトランジスタP_(1)の前記ソース又はドレインとしての第1のP^(+)型の拡散層あるいは前記ドレイン又はソースとしての第2のP^(+)型の拡散層と前記N形のウエルからなる基板領域との接合が導通する電圧V_(F)よりも小さい」ことに代えて、刊行物1発明が、本願発明1のごとく、「前記第1及び第2のNMOSトランジスタのしきい値電圧が前記n型半導体領域と前記第1及び第2のp型拡散領域との間の順方向導通電圧よりも低く設定されている」ようになすことは、当業者が、適宜設定できた程度のことと認められる。
j.相違点10について
刊行物1の「この回路においては、上記トランジスタP_(2),P_(3)の相互接続点8の電位、つまり基板領域の電位V_(s)は、V_(a)あるいはV_(b)の高い方の電位よりもトランジスタP_(2)あるいはP_(3)の閾値電圧だけ低くな」(第5頁右上欄第6?10行)るという記載によると、「上記トランジスタP_(2),P_(3)」は、「基板領域の電位V_(s)」を、「V_(a)あるいはV_(b)の高い方の電位よりもトランジスタP_(2)あるいはP_(3)の閾値電圧だけ低くな」るようにクランプするものであるから、刊行物1発明の「MOS集積回路に形成されたMOS型スイッチ回路」は、クランプ回路を有している。
したがって、刊行物1発明の「MOS集積回路に形成されたMOS型スイッチ回路」は、本願発明1の「クランプ回路」と、実質的に相違しているものとは、認められない。

よって、本願の請求項1に係る発明は、その出願前に国内において頒布された上記刊行物1に記載された発明に基づいて、当業者が容易に発明をすることができたものである。

第4 むすび
以上のとおり、本願の請求項1に係る発明は、特許法第29条第2項の規定により特許を受けることができないものであるので、本願の他の請求項に係る発明についての検討をするまでもなく、本願は拒絶されるべきものである。
よって、結論のとおり審決する。
 
審理終結日 2008-06-23 
結審通知日 2008-06-24 
審決日 2008-07-07 
出願番号 特願平9-88890
審決分類 P 1 8・ 76- Z (H01L)
P 1 8・ 121- Z (H01L)
P 1 8・ 57- Z (H01L)
最終処分 不成立  
前審関与審査官 松嶋 秀忠  
特許庁審判長 河合 章
特許庁審判官 橋本 武
松田 成正
発明の名称 クランプ回路  
代理人 阿部 英樹  
代理人 石島 茂男  

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