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| 審決分類 |
審判 査定不服 2項進歩性 特許、登録しない。 G06F |
|---|---|
| 管理番号 | 1183758 |
| 審判番号 | 不服2002-13253 |
| 総通号数 | 106 |
| 発行国 | 日本国特許庁(JP) |
| 公報種別 | 特許審決公報 |
| 発行日 | 2008-10-31 |
| 種別 | 拒絶査定不服の審決 |
| 審判請求日 | 2002-07-16 |
| 確定日 | 2008-09-04 |
| 事件の表示 | 平成 3年特許願第515589号「特殊目的ブール演算装置のための方法およびその装置」拒絶査定不服審判事件〔平成 3年12月26日国際公開、WO91/20027、平成 5年11月25日国内公表、特表平 5-508499〕について、次のとおり審決する。 |
| 結論 | 本件審判の請求は、成り立たない。 |
| 理由 |
1.手続の経緯 本願は、平成3年6月10日(パリ条約による優先権主張外国庁受理1990年6月11日、アメリカ合衆国)を国際出願日とする出願であって、 平成14年4月15日付で拒絶査定がなされ、これに対し、同年7月16日に拒絶査定に対する審判請求がなされるとともに、同日付で手続補正がなされたものである。 2.本願発明 本願の請求項1に係る発明(以下「本願発明」という。)は、平成14年7月16日付の手続補正書の特許請求の範囲の請求項1に記載された事項により特定される、以下のとおりのものである。 「コンピュータプロセッサの演算論理装置及びベクトルパイプラインレジスタと関連して用いられる特殊目的ブール演算装置であって、 前記演算論理装置と動作可能なように接続され、N(Nは1より大きい整数)行およびN列のN×N次元を有するブール行列のビットレベル値を格納するためのビットステートアレイ手段と、 前記演算論理装置と動作可能なように接続され、Nビット幅のオペランドのビットレベル値を供給するための入力手段と、 前記ビットステートアレイ手段および前記入力手段に動作可能に接続されている、前記ブール行列および前記入力オペランドの各対応するビットの少なくとも二つのブール演算を実行し、連続するクロックサイクルにわたってこの演算をパイプライン処理するためのビット操作手段と、 前記ビット操作手段及び前記演算論理装置に動作可能に接続され、前記ブール演算の結果をNビット幅の出力結果として受信し、前記演算論理装置に前記出力結果を提供するための出力手段とを含み、 前記特殊目的ブール演算装置が、前記コンピュータプロセッサの前記演算論理装置からNビット幅の入力オペランドを受信し、前記ビットステートアレイ手段に格納されている前記ブール行列を用いてビットレベルのブール行列演算を行い、前記演算論理装置へ戻すべき前記Nビット幅の出力結果を生成することを特徴とする特殊目的ブール演算装置。」 3.引用文献 原査定の拒絶の理由に引用された特開昭64-41025号公報(以下「引用例1」という。)には、図面とともに、以下の事項が記載されている。 (a)「〔従来の技術〕 この種のプログラマブルロジックアレイ(以下PLAという)は、プログラムに従って内部相互結合させる多数のゲート回路を内蔵している。 第2図は従来のPLAを示す回路構成図である。 この図において、11はクロック信号(CLK)入力端子、12は出力制御信号(OE)入力端子である。A_(1)?A_(n)はデータ入力端子で、個々に入力データIN_(1)?IN_(n)が入力される。ただし、nは整数である。13は論理回路、X_(1)?X_(i)およびY_(1)?Y_(j)はそれぞれ積項線および入力線で、プログラム可能なアレイフィールドを構成し、入力線Y_(1)?Y_(j)はデータ入力端子A_(1)?A_(n)から入力された入力データIN_(1)?IN_(n)およびDフリップフロップC_(1)?C_(n)からのQ出力をフィードバック信号としてアレイフィールドへ入力する。ただし、iおよびjは整数である。B_(1)?B_(n)はORゲート、C_(1)?C_(n)はDフリップフロップ、D_(1)?D_(n)は出力バッファで、出力制御信号OEによって出力状態かフローティング状態かが決定される。E_(1)?E_(n)はデータ出力端子で、出力データOUT_(1)?OUT_(n)を出力する。 このように構成されたアレイフィールドにおいて、積項線X_(1)?X_(i)と入力線Y_(1)?Y_(j)との交点がプログラム可能な部分である。つまり、この交点を接続するかしないかによって論理演算をプログラムすることができる。そして、交点を接続すれば、入力線Y_(1)?Y_(j)のうち積項線X_(1)?X_(i)のいずれかに共通に接続されたものだけのAND結果がORゲートB_(1)?B_(n)に入力されるようになり、ORゲートB_(1)?B_(n)に入力されたAND結果は、個々のORゲートB_(1)?B_(n)に対応するDフリップフロップC_(l)?C_(n)へ演算結果として出力される。 なお、この論理回路13ではORゲートB_(1)?B_(n)に入力される積項線はそれぞれ8本で固定されており、プログラムのための交点の接続は省略してある。 次に動作について説明する。 クロック信号CLKに同期して状態が遷移する順序回路は、次のクロック信号CLKでの状態を、現在の状態と入力データIN_(1)?IN_(n)について何らかの論理演算で定義することによって実現できる。つまり、上記構成のPLAにおいて、現在の状態を表しているDフリップフロップC_(1)?C_(n)の出力と入力データIN_(1)?IN_(n)とについてアレイフィールドおよびORゲートB_(1)?B_(n)によって論理演算を行い、それを次のクロック信号CLKでの状態としてDフリップフロップC_(1)?C_(n)に入力すればよい。この時、アレイフィールドをプログラムし、論理演算の種類を変えてやれば様々な種類の順序回路を構成することができる。 ところで、一般に順序回路においては、第3図のタイミングチャートに示すように、ある信号S_(1)に類似した別の信号S_(2)を得るような回路を構成することが多い。 例えば、信号S_(1)をデータ出力端子E_(1)から出力された出力データOUT_(l)、信号S_(2)をデータ出力端子E_(2)から出力された出力データOUT_(2)とすると、信号S_(1)と信号S_(2)の状態の等しい部分については、信号S_(1)を出力するためのプログラムに使われた積項線(X_(1)?X_(n)のいずれか)数に等しい積項線数を使用して、積項線X_(ｓ)?X_(iｓ)のいずれかに同じパターンでプログラムすることによってORゲートB_(2)の入力の一部をORゲートB_(1)の入力の一部と一致させ、信号S_(1)と信号S_(2)の状態の異なる部分については、上記と異なる他の積項線X_(l)?X_(i)およびX_(ｓ)?X_(iｓ)のいずれかに各々のパターンでプログラムすることによって、ORゲートB_(1),B_(2)の入力を異ならせることが行われている。 すなわち、このように構成することによって、新たに作成するパターンを最小限に抑えてデータ出力端子E_(1),E_(2)から信号S_(1),S_(2)を得ることができる。」(第1頁左下欄第19行?第2頁左下欄第12行) (b)「〔実施例〕 第1図はこの発明のPLAの一実施例を示す回路構成図である。 この図において、第2図と同一符号は同一または相当部分を示し、1は論理回路、Z_(1)?Z_(k)は前記論理回路1の出力端子に接続された入力線で、論理回路1内のORゲートB_(1)?B_(n)から出力された個々の演算結果がバッファを介して反転および非反転のフィードバック信号として供給される。 次に動作について説明する。 論理回路1は、データ入力端子A_(1)?A_(n)から入力された人力データIN_(1)?IN_(n)およびフィードバックされたデータに従って論理演算を行い、この演算結果は、クロック信号CLKに同期してDフリッププロップC_(1)?C_(n)から出力バッファD_(1)?D_(n)を介して出力される。 ここで、第3図に示した信号S_(1)と状態の等しい部分を有する信号S_(2)を発生させる場合を説明する。 例えばORゲートB_(1)から出力された演算結果は、DフリップフロツプC_(1)に入力されたのち、クロック信号CLKに同期して出力される。この時、データ出力端子E_(1)から得られる出力データOUT_(1)を信号S_(l)とする。 一方、ORゲートB_(1)から出力された演算結果は、2出力のバッファを介して入力線Z_(1)およびZ_(2)に供給されている。したがって、これらのうちの入力線Z_(1)のみを用いてアレイフィールドをプログラムすれば、どのクロック状態でも信号S_(1)と同じ信号をデータ出力端子E_(1)?E_(n)から得ることができ、さらに、入力線Z_(1)とこれ以外の入力線を用いてアレイフィールドをプログラムすれば、信号S_(l)と状態の等しい部分を有する信号S_(2)を得ることができる。 すなわち、この発明のPLAでは、対象となる信号と状態の等しい部分を論理回路1の出力端子に接続された入力線Z_(1)?Z_(k)から得るので、同じパターンのプログラムを行うためのアレイフィールドを必要としなくなる。」(第2頁右下欄第17行-第3頁右上欄第15行) してみると、引用例1には、 『プログラマブルロジックアレイであって、 n個の入力データ(IN_(1)?IN_(n))を入力するための「データ入力端子(A_(1)?A_(n))」と、 前記「入力データ(IN_(1)?IN_(n))」とフィードバック信号を入力する「入力線(Y_(1)?Y_(n))」と、 前記「入力線(Y_(1)?Y_(n))」に接続され、「積項データ(X_(1)?X_(n))」と「入力データ(IN_(1)?IN_(n))」およびフィードバック信号を演算する「論理回路(1)」と、 演算の結果を受信してn個の「出力データ(OUT_(1)?OUT_(n))」として出力する「データ出力端子(E_(1)?E_(n))」と、を含み、 入力データ(IN_(1)?IN_(n))を受信し、「積項データ(X_(1)?X_(n))」を用いて積算の演算を行い、その結果のOR演算を行ってn個の「出力データ(OUT_(1)?OUT_(n))」を生成するプログラマブルロジックアレイ。』 との発明(以下「引用例発明」という。)が開示されていると認められる。 4.対比 本願発明と引用例発明とを比較すると、引用例発明の「プログラマブルロジックアレイ」、「n個の入力データ(IN_(1)?IN_(n))」、「データ入力端子(A_(1)?A_(n))」、「論理回路(1)」、「n個の出力データ(OUT_(1)?OUT_(n))」、「データ出力端子(E_(1)?E_(n))」は、本願発明の「演算装置」、「Nビット幅のオペランドのビットレベル値」、「入力手段」、「ビット操作手段」、「Nビット幅の出力結果」、「出力手段」に相当するので、両者は、 「演算装置であって、 Nビット幅のオペランドのビットレベル値を供給するための入力手段と、 データ入力手段に動作可能に接続され、演算を行うビット操作手段と、 前記ビット操作手段に接続され、Nビット幅の演算の結果を受信して出力結果として提供する出力手段とを含み、 演算装置が、Nビット幅の入力オペランドを受信し、ビットステートアレイ手段に格納されているデータを用いて二つの演算を実行し、Nビット幅の出力結果を生成する演算装置。」 という点で一致し、以下の点で相違する。 (相違点1) 本願発明では、ビット操作手段が実行する演算をブール演算として演算装置を特殊目的ブール演算装置とし、格納するデータがN(Nは1より大きい整数)行およびN列のN×N次元を有するブール行列のビット値を格納するビットステートアレイ手段を設け、ビットステートアレイ手段をビット操作手段及びコンピュータプロセッサの演算論理装置と動作可能に接続し、出力手段が出力する演算結果を前記ブール演算の結果とするのに対し、引用例発明では、ビット操作手段が実行する演算がブール演算であるかどうか明記されておらず、そのため、演算装置が特殊目的ブール演算装置であるかどうか明記されておらず、N(Nは1より大きい整数)行およびN列のN×N次元を有するブール行列のビットレベル値を格納するビットステートアレイ手段を設けているかどうか明記されておらず、出力手段が出力する演算結果がブール演算の演算結果であるかどうか明記されていない点。 (相違点2) 本願発明では、演算装置が、コンピュータプロセッサの演算論理装置およびベクトルパイプラインレジスタと関連して用いられ、ビットステートアレイ手段、入力手段、および出力手段がコンピュータプロセッサの演算論理装置と動作可能に接続され、演算装置が、コンピュータプロセッサの演算論理装置から入力を受信して、連続するクロックサイクルにわたって演算をパイプライン処理しているのに対し、引用例発明では、演算装置が、コンピュータプロセッサの演算論理装置およびベクトルパイプラインレジスタと関連して用いられているかどうか明記されておらず、そのため、コンピュータプロセッサの演算論理装置およびベクトルパイプラインレジスタに、演算装置の各手段が動作可能に接続されれているかどうか明記されていない点。 (相違点3) 本願発明では、ビット操作手段にフィードバック信号を入力していないのに対し、引用例発明では、ビット操作手段にフィードバック信号を入力している点。 5.当審の判断 (相違点1について) 論理演算としてブール演算は周知事項であり、N(Nは1より大きい整数)次元のベクトル演算を行うことも周知事項であり、演算に用いるデータを保持するために当該データを格納する手段を設けることも周知事項であり、所定の演算装置とコンピュータプロセッサの演算論理装置等の他の演算装置とを接続してそれらを組み合わせて用いることも周知事項であるので、引用例発明において、ビット操作手段がする2つの演算をブール演算とし、演算装置を特殊目的ブール演算装置とし、N(Nは1より大きい整数)行およびN列のN×N次元を有するブール行列のビット値を格納するビットステートアレイ手段を設け、その際にビットステートアレイ手段をコンピュータプロセッサと動作可能に接続し、出力手段が出力する演算結果を前記ブール演算の結果とすることは当業者が容易に考えられる事項である。 したがって、相違点1に係る本願発明の構成は、引用例発明及び周知事項に基づいて当業者容易に想到しえたものである。 (相違点2について) ベクトルラインレジストを用いて論理演算を行うことは周知事項であり(例えば、「FACOM VPシリーズ ハードウェア機能説明書」,初版,富士通株式会社,昭和58年11月,ｐ.69-74の「8.8ベクトル論理演算命令」の項参照。)、所定の論理演算装置とコンピュータプロセッサの演算論理装置等の他の論理演算装置とを接続してこれらを組み合わせて用いることも周知事項であり、演算処理において連続するクロックサイクルにわたってパイプライン処理を行うことも周知事項であるので、引用例発明において、演算装置を、コンピュータプロセッサの演算論理装置およびベクトルパイプラインレジスタと関連して用いて、入力手段、および出力手段を演算論理装置と動作可能に接続し、演算装置を、コンピュータの演算論理装置から入力を受信させ、演算処理において連続するクロックサイクルにわたってパイプライン処理させることは当業者が容易に考えられる事項である。 したがって、相違点2に係る本願発明の構成は、引用例発明及び周知事項に基づいて当業者容易に想到しえたものである。 (相違点3について) ビット操作手段にフィードバック信号を入力するかどうかは実行する論理演算の内容に応じて適宜選択できる設計的事項であるので、引用例発明において、ビット操作手段にフィードバック信号を入力しないようにすることは当業者が容易に考えられる事項である。 したがって、相違点3に係る本願発明の構成は、引用例発明及び周知事項に基づいて当業者容易に想到しえたものである。 本願発明の効果も、引用例1及び周知事項から容易に予測できる事項である。 したがって、本願発明は、引用例発明及び周知事項に基づいて当業者が容易に発明できたものである。 6.むすび、 以上のとおり、本願発明は、引用例1に記載された発明及び周知事項に基づいて当業者が容易に発明できたものであるから、特許を受けることができない。 よって、結論のとおり決定する。 |
| 審理終結日 | 2008-04-09 |
| 結審通知日 | 2008-04-11 |
| 審決日 | 2008-04-22 |
| 出願番号 | 特願平3-515589 |
| 審決分類 |
P
1
8・
121-
Z
(G06F)
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| 最終処分 | 不成立 |
| 前審関与審査官 | 清木 泰 |
| 特許庁審判長 |
赤穂 隆雄 |
| 特許庁審判官 |
久保田 健 田川 泰宏 |
| 発明の名称 | 特殊目的ブール演算装置のための方法およびその装置 |
| 代理人 | 吉元 弘 |
| 代理人 | 佐藤 一雄 |
| 代理人 | 玉真 正美 |