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審決分類 |
審判 査定不服 2項進歩性 特許、登録しない。 H01L 審判 査定不服 特17 条の2 、4 項補正目的 特許、登録しない。 H01L |
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管理番号 | 1187017 |
審判番号 | 不服2006-22675 |
総通号数 | 108 |
発行国 | 日本国特許庁(JP) |
公報種別 | 特許審決公報 |
発行日 | 2008-12-26 |
種別 | 拒絶査定不服の審決 |
審判請求日 | 2006-10-05 |
確定日 | 2008-10-30 |
事件の表示 | 特願2002-219058「高電子移動度トランジスタ」拒絶査定不服審判事件〔平成15年 2月21日出願公開、特開2003- 51509〕について、次のとおり審決する。 |
結論 | 本件審判の請求は、成り立たない。 |
理由 |
第1 手続の経緯 本願は、平成6年3月18日に出願した特願平6-48875号(以下、「原出願」という。)の一部を平成14年7月29日に新たな出願としたものであって、平成18年8月30日付けで拒絶査定がなされ、これに対して同年10月5日に拒絶査定に対する審判請求がなされるとともに、同年11月2日付けで手続補正がなされたものである。 第2 平成18年11月2日付けの手続補正(以下、「本件補正」という。)の却下について [補正却下の決定の結論] 平成18年11月2日付けの手続補正を却下する。 [理由] 1.本件補正の内容 本件補正は、補正前の特許請求の範囲の請求項1及び2並びに明細書の0012段落及び0013段落について補正するものであるが、補正前の特許請求の範囲の請求項1及び2並びに明細書の0012段落及び0013段落と、補正後の特許請求の範囲の請求項1及び2並びに明細書の0012段落及び0013段落とは、一言一句同じものであり、実質的に何らの補正もなされていない。 2.本件補正についての検討 補正後の各請求項は、補正前の対応する各請求項と一言一句同じであり、本件補正は、特許法第17条の2第4項各号に規定する、請求項の削除、特許請求の範囲の減縮、誤記の訂正又は明りょうでない記載の釈明のいずれを目的とするものにも該当しないから、同条第4項に規定する要件を満たしていない。 3.むすび したがって、本件補正は、特許法第159条第1項で読み替えて準用する同法第53条第1項の規定により却下すべきものである。 第3 本願発明 平成18年11月2日付けの手続補正は上記のとおり却下されたので、本願の請求項1及び2に係る発明は、平成18年4月3日付けの手続補正により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項1及び2に記載された事項により特定されるものであり、その内の請求項1に係る発明(以下、「本願発明」という。)は、その請求項1に記載されている事項により特定される以下のとおりのものである。 「【請求項1】 InP基板と、 前記InP基板上に形成され、2次元キャリアガスが走行する能動層と前記能動層にキャリアを供給できる電子供給層とを含む複数のIII-V族化合物半導体結晶積層と、 前記III-V族化合物半導体結晶積層上の少なくとも一部に形成されたInAlPバリア層と、 前記III-V族化合物半導体結晶積層上の少なくとも一部に形成されたInGaAsコンタクト層と、 前記InAlPバリア層上に形成され、ショットキ接触するゲート電極と、 前記InGaAsコンタクト層上に形成され、オーミック接触する1対のソース/ドレイン電極と を有し、 前記InAlPバリア層は、InGaAsコンタクト層形成位置以外であって、前記ゲート電極直下及びゲート電極周囲のチャネル上部を覆う位置に形成されていることを特徴とする高電子移動度トランジスタ。」 第4 刊行物に記載される発明 刊行物1.特開平5-160161号公報 本願の原出願の出願前に日本国内において頒布され、原査定の拒絶の理由に引用された特開平5-160161号公報には、図1ないし図4、図9,図10とともに以下の事項が記載されている。 「【0002】 【従来の技術】半絶縁性InP基板にInGaAsチャネル層とInAlAs電子供給層が形成された高電子移動度トランジスタが知られている。その断面構造を図9に示し、製造工程を図10に示す。 【0003】これを製造工程に従って説明すると、半絶縁性InP基板21にノンドープのInPまたはInPと格子整合するInAlAsからなるバッファ層22を形成した後、この上にノードープのInGaAsチャネル層23、ノンドープのInAlAsスペーサ層24、高濃度のn型InAlAs電子供給層25、ノンドープのInAlAsショットキーコンタクト層26、高濃度n型のInGaAsオーミックコンタクト層27を順次形成する(図10(a) )。層22?27は有機金属気相成長法或いは分子線エピタキシー(MBE)法によって形成する。」 「【0005】第1に、InAlAsショットキーコンタクト層とゲート電極との間で高いショットキーバリアが形成されず、十分なゲート耐圧が得られない。この材料系ではショットキーバリア高さはゲート電極金属を選んでもほとんど変わらない。」 「【0007】第3に、MOCVD法によって成長したノンドープInAlAs層は、Alの有機金属原料中にあるSiやOなどの不純物が成長層中に混入するため、ノンドープInGaAs層と比べて成長層の純度がかなり悪い。この結果、InGaAsチャネル層とInAlAsスペーサ層の界面付近に溜まった二次元電子ガス(2DEG)の電子移動度がスペーサ層の中の不純物散乱によって低下する。」 「【0013】 【課題を解決するための手段】本発明に係るHEMTは、チャネル層、スペーサ層、及びn型の電子供給層を含む主構造部と、前記チャネル層は前記スペーサ層の一方の面側に形成され、前記電子供給層は前記スペーサ層の他方の面側に形成されることと、前記主構造部を支持する半絶縁性半導体基板と、前記主構造部上に形成されたショットキーコンタクト層と、前記ショットキーコンタクト層上に形成されたショットキーゲート電極と、前記ショットキーゲート電極を挟んで前記ショットキーコンタクト層上に形成された第1及び第2オーミックコンタクト層と、前記第1オーミックコンタクト層上に形成された第1オーミック電極と、前記第2オーミックコンタクト層上に形成された第2オーミック電極と、を具備する。 【0014】本発明の第1の視点において、前記電子供給層はIn_(m) Al_(n) As(ここで、m+n=1、0<m、0<n)からなり、前記ショットキーコンタクト層はIn_(x) Ga_(y) Al_(z) P(ここで、x+y+z=1、0≦x≦0.9、0≦z≦0.5)からなる。望ましくは、前記第1及び第2オーミックコンタクト層がIn_(s) Ga_(t) As(ここで、s+t=1、0<s、0<t)からなる。」 「【0016】 【作用】本発明の第1の視点によるHEMTでは、ショットキーコンタクト層としてInGaAlP層が用いられており、従ってTi/Pt/Au等のゲート金属電極との間で高いショットキーバリアが形成され、従来に比べて良好なゲート耐圧が得られる。ゲートリーク電流も小さい。またオーミックコンタクト層がInGaAsの場合は、ショットキーコンタクト層との間でエッチングの選択比が大きくとれる。」 「【0020】 【実施例】図1は、本発明の第1実施例に係るHEMTの断面構造であり、図2はその製造工程である。同第1実施例を製造工程に従って説明する。 【0021】先ず、半絶縁性基板1の上にバッファ層2を厚さ50?500nm形成する。基板1が半絶縁性InPからなる場合は、バッファ層2は、ノンドープのInPまたはInPと格子整合するInAlAsからなるようにすることが望ましい。・・・次に、厚さ10?100nmでノードープのInGaAsチャネル層3、厚さ2?5nmでノンドープのInAlAsスペーサ層4を形成する。 【0022】次に、厚さ10?30nmで且つ電子濃度が3×10^(18)/cm^(3 )で不純物がドーピングされた高濃度のn型InAlAs電子供給層5を形成する。次に、厚さ5?20nmでノンドープのIn_(x) Ga_(y) Al_(z) P(ここで、x+y+z=1、0≦x≦0.9、0≦z≦0.5)ショットキーコンタクト層6を形成する。次に、厚さ10?30nmで且つ電子濃度が3×10^(18)/cm^(3) で不純物がドーピングされた高濃度n型のInGaAsオーミックコンタクト層7を形成する。これらの層2?7は順次エピタキシャル成長で形成する(図2(a) )。 【0023】次に、ソース、ドレインのオーミック電極9、10を蒸着形成し、アロイ処理によりオーミック電極9、10下に高濃度n型層11、12を形成する(図2(b) )。その後ゲート電極領域に開口を有するレジストマスクを13を形成して、ゲート領域のオーミックコンタクト層7をリセスエッチングして、InGaAlPショットキーコンタクト層6を露出させる(図2(c))。」 「【0025】次に露出したInGaAlPショットキーコンタクト層6に、従来と同様のリフトオフ加工によって、Ti/Pt/Auの積層膜からなるショットキーゲート電極8を形成する(図2(d) )。」 「【0036】図3は、本発明の第2実施例に係るHEMTの製造工程を順に示す断面図である。図3中、図2図示の第1実施例と対応する部分には同一符号を付してある。この実施例では電子供給層の形成にプレーナドーピング法を利用した。この実施例の具体例を以下に示す。 [具体例3] 【0037】先ず、半絶縁性InP基板1にノンドープのInPバッファ層2を50nm成長させた。次に、この上InPと格子整合するノードープのInGaAsチャネル層3を30nmと、ノンドープのInAlAs層4を5nm成長させた。その上にシートキャリア濃度が3×10^(12)/cm^(2 )となるようにSiのプレーナドープ層5_(1)を形成し、更にノンドープのInAlAs層5_(2) を15nm成長させた。次に、ノンドープのInGaAlPショットキーコンタクト層6を5nm、Siをドーピングした3×10^(18)/cm^(3) の電子濃度の高濃度n型のInGaAsオーミックコンタクト層7を10nm成長させた(図3(a) )。以上の各層のエピタキシャル成長は、具体例1と同様にMOCVD法によって行った。 【0038】次に、具体例1と同様に、ソース、ドレインのオーミック電極9、10を蒸着形成し、アロイ処理によりオーミック電極9、10下に高濃度n型層11、12を形成した(図3(b) )。その後ゲート電極領域に開口を有するレジストマスク13を、電子ビーム露光を利用した直接描画によって形成した。そして、ゲート領域のオーミックコンタクト層7をリセスエッチングして、InGaAlPショットキーコンタクト層6を露出させた(図3(c) )。次に、ゲート電極金属として、Ti、Pt、Auを順次蒸着し、これをリフトオフ加工して、ゲート電極8をパターン形成した(図3(d) ) 【0039】具体例3によるHEMTの特性を測定して従来構造と比較したところ、ドレイン飽和電流、相互コンダクタンスおよびピンチオフ電圧のばらつきが約50%減、ゲート・ソース間逆方向リーク電流が約1/3、ゲート・ソース間逆耐圧は約3倍であった。図4は、本発明の第3実施例に係るHEMTを示す断面図である。図4中、図1図示の第1実施例と対応する部分には同一符号を付してある。」 ここで、図3及び0036段落ないし0039段落に記載されるトランジスタが、ノンドープのInAlAs層4と、Siのプレーナドープ層5_(1)と、ノンドープのInAlAs層5_(2) とから成る電子供給層を備えたHEMT(高電子移動度トランジスタ)であることは明らかであり、電子供給層から供給された電子により、ノンドープのInGaAsチャネル層3に2次元電子ガスが生ずることも明らかである。 したがって、刊行物1には、以下の発明が記載されている。 「InP基板1と、 前記InP基板上に形成されたノンドープのInGaAsチャネル層3と、 前記InGaAsチャネル層3上に形成されたノンドープのInAlAs層4と、前記ノンドープのInAlAs層4上に形成されたSiのプレーナドープ層5_(1)と、前記Siのプレーナドープ層5_(1)上に形成されたノンドープのInAlAs層5_(2) とからなる電子供給層と、 前記ノンドープのInAlAs層5_(2) 上に形成されたノンドープのInGaAlPショットキーコンタクト層6と、 前記InGaAlPショットキーコンタクト層6上に形成されたゲート電極8と、 前記InGaAlPショットキーコンタクト層6上の高濃度n型のInGaAsオーミックコンタクト層7上に形成されたソース、ドレインのオーミック電極9、10とを備えたことを特徴とする高電子移動度トランジスタ。」 刊行物2.特開平5-218098号公報 本願の原出願の出願前に日本国内において頒布され、原査定の拒絶の理由に引用された特開平5-218098号公報には、図1及び図7とともに以下の事項が記載されている。 「【0001】 【産業上の利用分野】本発明は、ヘテロ接合型電界効果トランジスタとその製造方法に関する。 【0002】 【従来の技術】GaAs/AlGaAs等のヘテロ接合を有する電界効果トランジスタは、従来のGaAsMESFETにない種々の利点を有し、高速デバイスとして注目されている。この種のヘテロ接合型電界効果トランジスタの代表例として、HEMT(High Electron Mobility Transistor )やDMT(Doped- channel MIS-like gate Transistor )がある。 【0003】図7は従来例のDMTの断面図である。このDMTは、半絶縁性のGaAs基板11上に、アンドープ(i型)のGaAsバッファ層12を介してn型GaAs動作層13、i型のAlGaAs層14が順次エピタキシャル成長されたウェハを用いて構成されている。AlGaAs層14上に耐熱性金属例えばWSiによるゲート電極15が形成され、このゲート電極をマスクとして例えばSiをイオン注入してソース,ドレイン領域に高濃度n型層16_(1) ,16_(2) が形成されている。高濃度n型層16_(1) ,16_(2) 上には例えばAuGe/Niからなるオーミック電極17_(1) ,17_(2) が形成されている。 【0004】この様な従来のDMTの利点は、電子が走行するn型GaAs動作層13とゲート電極15の間に、動作層より電子親和力の小さい層が存在するため、ゲートの順方向耐圧が向上することにある。通常のMESFETでは、性能向上のためにゲート長を短くした場合、動作層内の電界の2次元効果を抑制するために動作層を浅くかつ高濃度にする必要がある。そうすると、動作層には直接ショットキーゲート電極が形成されているために、ショットキー障壁を介してのトンネル電流が増大し、いわゆる理想因子(n値)が劣化し、また障壁高さが低下するという問題が生じる。特に障壁高さの低下は、DCFLのような論理回路を構成した場合に、論理振幅が低下し、動作マージンが低下する原因となる。低いゲート電圧で順方向電流が流れ込むからである。これに対してDMTは、ゲート長を短くした場合でも高い順方向電圧を維持することができるため、MESFETに比べて論理回路を構成する基本素子として優れている。 【0005】しかし、従来のDMTにおいて、高い順方向電圧を維持しているところの動作層より電子親和力の小さい層は、ソース,ドレインの直列抵抗を増大させる原因となっている。すなわち電子親和力の小さい層は、ゲート順方向特性に対してはポテンシャルバリアとなり、ゲート電極から動作層への電子注入を防止する働きをするが、この層はソース,ドレイン領域にも存在するため、ソース電極から動作層へ、或いは動作層からドレイン電極への電子注入のバリアともなるからである。 【0006】図7のDMTでは、イオン注入によりソース,ドレイン領域に高濃度n型層を形成して、ソース,ドレイン直列抵抗低減を図っている。しかし、AlGaAs層は一般にGaAs層に比べて注入イオンの活性化率が低く、AlGaAs層を十分低抵抗にすることはできないし、またGaAs/AlGaAsヘテロ接合のポテンシャルバリアを十分低くすることもできない。 【0007】 【発明が解決しようとする課題】以上のように従来のヘテロ接合型電界効果トランジスタは、高いゲート順方向耐圧が得られる反面、ソース,ドレインの直列抵抗が十分低減できないという問題があった。 【0008】本発明は、この様な事情を考慮してなされたもので、ソース,ドレイン直列抵抗の低減を図ったヘテロ接合型電界効果トランジスタを提供することを目的とする。 【0009】 【課題を解決するための手段】本発明は、動作層となる第1の半導体層と、この第1の半導体層上に形成された第1の半導体層より電子親和力が小さくかつバンドギャップの大きい第2の半導体層と、この第2の半導体層上に形成されたゲート電極と、このゲート電極を挟んで形成されたソース,ドレイン領域とを有するヘテロ接合型電界効果トランジスタにおいて、 (a) 前記第2の半導体層は前記ゲート電極直下にのみ設けられ、かつ、 【0010】(b) 前記ソース,ドレイン領域は、前記第1の半導体層上にこれと同じ材料により前記第2の半導体層およびゲート電極に近接して形成された第3の半導体層と、この第3の半導体層上にこれと同じ材料により前記ゲート電極から所定距離離れた位置に形成された,高濃度に不純物がドープされた第4の半導体層との積層構造を有することを特徴とする。」 「【0012】 【作用】本発明においては、電子親和力が小さくかつバンドギャップが大きい半導体層はゲート電極直下のみに存在し、ソース,ドレイン領域は動作層と同じ高濃度不純物ドープが可能な半導体層により構成される。したがってソース電極から動作層へ、また動作層からドレイン電極への電子の流れる部分にはポテンシャルバリアが存在しない。この結果、ゲート電極部の高い順方向耐圧を維持しながら、ソース,ドレインの直列抵抗を大きく低減することができ、高性能のヘテロ接合電界効果トランジスタを得ることができる。」 「【0014】図1は、本発明の一実施例に係るDMTの断面構造である。このDMTは、半絶縁性GaAs基板1上に、i型GaAsバッファ層2を介してn型GaAs動作層3(第1の半導体層)がエピタキシャル成長されている。n型GaAs動作層3上にはこれより電子親和力が小さくかつバンドギャップが大きい材料であるi型AlGaAs層4(第2の半導体層)がエピタキシャル成長され、その上に耐熱性金属であるWSiからなるゲート電極5が形成されている。AlGaAs層4はゲート電極5の直下のみに設けられている。 【0015】ソース,ドレイン領域には、n型GaAs動作層3上に、i型AlGaAs層4に接して、或いは僅かに離れて比較的高濃度のn^(+) 型GaAs層6(6_(1) ,6_(2) )(第3の半導体層)が形成され、更にこの上にゲート電極5から所定距離はなれた状態で十分高濃度のn^(++)型GaAs層7(7_(1) ,7_(2) )(第4の半導体層)が形成されている。n^(++)型GaAs層7上に、AuGe合金からなるソース,ドレイン電極8(8_(1) ,8_(2) )が形成されている。 【0016】各部の濃度や厚みの具体的数値例を挙げれば、i型GaAsバッファ層は厚み500nm、n型GaAs動作層3は不純物濃度2×10^(18)/cm^(3) 、厚み約6nmとする。i型AlGaAs層4は、厚み約20nmであり、n^(+) 型GaAs層6は不純物濃度3×10^(18)/cm^(3) 、厚みがi型AlGaAs層4より薄く、約15nmとする。n^(++)型GaAs層7は、ゲート電極5から0.2μm 離れて形成され、不純物濃度が5×10^(18)/cm^(3 )、厚み300nmとする。 【0017】この実施例のDMTでは、ゲート電極5とn型GaAs動作層3との間にi型AlGaAs層4が存在し、したがってゲートの順方向耐圧が高いという性能は維持されている。一方、ソース,ドレイン領域は、ソース電極,ドレイン電極とn型GaAs動作層の間の電子が流れる経路がすべて動作層と同じGaAs層となっているため、これらの経路には電子に対するポテンシャルバリアは存在しない。したがってソース,ドレインの直列抵抗が大きく低減されている。 【0018】またこの実施例の構造では、ソース,ドレイン領域のn^(+) 型GaAs層6がi型AlGaAs層4に接して、或いはごく僅かに離れて形成されている。すなわちn型GaAs動作層3は、ゲート電極5で制御される領域(つまり、i型AlGaAs層4の直下の領域)以外がこのn^(+) 型GaAs層6で覆われている。この為、n型GaAs動作層3に表面空乏層が伸びてこれを高抵抗化するという表面準位の影響を避けることができる。 【0019】更にこの実施例では、ソース,ドレイン領域を低抵抗化する高濃度層(n^(+) 型GaAs層6およびn^(++)型GaAs層7)がn型GaAs動作層3より上に形成されている。このため、動作層より深くソース,ドレインの高濃度層が形成されている従来のものと比べて、i型GaAsバッファ層2を通してのn型動作層に対する電界の2次元効果が緩和され、短チャネル効果が生じ難くなる。これにより、従来構造と比べて一層の短ゲート化が可能になり、ゲート容量Cgsの低減および電流駆動力gm の向上が図られる。 【0020】またこの実施例では、ソース,ドレイン領域のn^(+) 型GaAs層6はゲート電極5下のi型AlGaAs層4より薄い。これはゲート電極とソース,ドレイン領域間の容量低減のために重要である。直列抵抗低減の観点からは、このn^(+) 型GaAs層6もある程度厚い方がよいが、i型AlGaAs層4より厚くなってゲート電極5に近接し過ぎると、容量が急激に増加する。この容量は、FETの真性容量すなわちゲート電極と動作層間の容量とは無関係ないわゆるフリンジング容量として働き、ゲート長を短縮しても低減されない。ゲート長を短縮して真性容量を低減する程にこのフリンジング容量が相対的に大きく見えることになり、素子の高速動作を阻害する大きな要因となる。この実施例では、ゲートに近い部分はi型AlGaAs層4より薄いn^(+) 型GaAs層6とし、この上に十分な低抵抗化を図るためのn^(++)型GaAs層7を、ゲートから所定距離離れた状態で積層して、フリンジング容量の増大を防止しながら、ソース,ドレイン直列抵抗の低減を可能としている。」 「【0034】次に、本発明の実施例(図1)のDMTの性能を従来例(図7)のそれと比較した具体的データを説明する。ゲート長は共に、0.3μm とした。また従来例のソース,ドレイン領域は、ゲート電極をマスクとしてSiイオンを加速電圧50keV,ドーズ量1×10^(14)/cm^(2) の条件で注入し、900℃,5分のラピッド・サーマル・アニールを行って形成した。 【0035】まず短チャネル効果については、ゲート長4μm の場合のしきい値を基準として、これに対するしきい値変動を調べると、従来例ではこれが250mVと大きく、また飽和領域でのドレインコンダクタンス(δId /δVd )は30mS/mmであって良好なピンチオフ特性を示さなかった。これに対してこの実施例では、しきい値変動量は150mV(60%減)と小さく、ドレインコンダクタンスも15mS/mmであり良好なピンチオフ特性を示した。これらの相違は、従来例ではソース,ドレインのn^(+) 型層が動作層より深く形成されているのに対して、この実施例ではn^(+) 型層が動作層より上に形成されていて、チャネルに対する電界の2次元効果が抑制されている結果である。 【0036】次に電流駆動能力(相互コンダクタンス)gm に影響するソース直列抵抗については、従来例では0.5Ω・mmであったのに対して、この実施例では0.25Ω・mmと約1/2に低減されていた。これは、従来例ではソース電極から動作層までの間に電子親和力の小さいAlGaAs層が存在し、0.3eV程度のポテンシャルバリアが存在するのに対して、この実施例ではこの様なバリアが存在しないためである。この結果、電流駆動能力gm は、従来例では650mS/mmであったのに対して、この実施例では830mS/mmと約30%の改善であった。本発明は、上記した実施例に限られるものではなく、他の半導体材料系を用いる等、その趣旨を逸脱しない範囲で種々変形して実施することができる。 【0037】 【発明の効果】以上述べたように本発明によれば、ゲート順方向耐圧が高いという従来のDMTの利点を維持しながら、ソース,ドレイン電極と動作層との間にポテンシャルバリアをなくして、ソース,ドレインの直列抵抗を低減して高い電流駆動力を実現し、また動作層に対する電界の2次元効果を抑制して一層の短ゲート化を可能としたヘテロ接合型電界効果トランジスタを提供することができる。」 したがって、刊行物2には、以下の発明が記載されている。 「n型GaAs動作層と、前記n型GaAs動作層上に形成されたi型AlGaAs層4と、前記i型AlGaAs層4上に形成されたゲート電極と、前記ゲート電極を挟んで形成されたソース,ドレイン領域とを有するヘテロ接合型電界効果トランジスタにおいて、 前記i型AlGaAs層4は前記ゲート電極直下にのみ設けられ、かつ、 前記ソース,ドレイン領域は、前記n型GaAs動作層上に前記i型AlGaAs層4およびゲート電極に近接して形成された比較的高濃度のn^(+) 型GaAs層6(6_(1) ,6_(2) )と、前記比較的高濃度のn^(+) 型GaAs層6(6_(1) ,6_(2) )上に前記ゲート電極から所定距離離れた位置に形成された,高濃度に不純物がドープされたn^(++)型GaAs層7(7_(1) ,7_(2) )との積層構造を有し、 前記n^(++)型GaAs層7(7_(1) ,7_(2) )上に形成されたソース,ドレイン電極8(8_(1) ,8_(2) )とを備えたことを特徴とするヘテロ接合型電界効果トランジスタ。」 第5 対比 本願発明と刊行物1に記載された発明(以下「刊行物発明」という。)とを対比する。 (1)刊行物発明の「ノンドープのInAlAs層4」と「Siのプレーナドープ層5_(1)」と「ノンドープのInAlAs層5_(2) 」とから成る電子供給層は、本願発明の「キャリアを供給できる電子供給層」に相当する。 (2)刊行物発明において、電子供給層から「ノンドープのInGaAsチャネル層3」に電子が供給され、「ノンドープのInGaAsチャネル層3」に2次元電子ガスが生ずることは明らかであるから、刊行物発明の「ノンドープのInGaAsチャネル層3」は、本願発明の「2次元キャリアガスが走行する能動層」に相当する。 そして、「ノンドープのInAlAs層4」、「Siのプレーナドープ層5_(1)」及び「ノンドープのInAlAs層5_(2) 」から構成される電子供給層が、実質的に、III-V族化合物半導体層であるといえることも明らかであるから、刊行物発明の「前記InP基板上に形成されたノンドープのInGaAsチャネル層3と、 前記InGaAsチャネル層3上に形成されたノンドープのInAlAs層4と、前記ノンドープのInAlAs層4上に形成されたSiのプレーナドープ層5_(1)と、前記Siのプレーナドープ層5_(1)上に形成されたノンドープのInAlAs層5_(2) とからなる電子供給層」は、本願発明の「前記InP基板上に形成され、2次元キャリアガスが走行する能動層と前記能動層にキャリアを供給できる電子供給層とを含む複数のIII-V族化合物半導体結晶積層」に相当する。 (3)刊行物発明において「ショットキーコンタクト層6」上に「ショットキーゲート電極8」が形成され、一方、本願発明において「バリア層」上に「ショットキ接触するゲート電極」が形成されているから、刊行物発明の「ショットキーコンタクト層6」は、本願発明の「バリア層」に相当する。 (4)上記(2)から、刊行物発明の「ノンドープのInGaAlPショットキーコンタクト層6」は「前記ノンドープのInAlAs層5_(2) 上」の少なくとも一部に形成されていることは明らかであることを考慮すると、上記(2)及び(3)から、刊行物発明の「前記ノンドープのInAlAs層5_(2) 上に形成された」「ショットキーコンタクト層6」は、本願発明の「前記III-V族化合物半導体結晶積層上の少なくとも一部に形成された」「バリア層」に相当する。 (5)刊行物発明の「高濃度n型のInGaAsオーミックコンタクト層7上に形成されたソース、ドレインのオーミック電極9、10」は、本願発明の「前記InGaAsコンタクト層上に形成され、オーミック接触する1対のソース/ドレイン電極」に相当する。 したがって、本願発明と刊行物発明とは、 「InP基板と、 前記InP基板上に形成され、2次元キャリアガスが走行する能動層と前記能動層にキャリアを供給できる電子供給層とを含む複数のIII-V族化合物半導体結晶積層と、 前記III-V族化合物半導体結晶積層上の少なくとも一部に形成されたバリア層と、 前記バリア層上に形成され、ショットキ接触するゲート電極と、 InGaAsコンタクト層上に形成され、オーミック接触する1対のソース/ドレイン電極と を有することを特徴とする高電子移動度トランジスタ。」である点で一致し、以下の点で相違する。 相違点1 本願発明は、「前記III-V族化合物半導体結晶積層上の少なくとも一部に形成されたInAlPバリア層」を備えているのに対して、 刊行物発明は、「前記ノンドープのInAlAs層5_(2)上に形成されたノンドープのInGaAlPショットキーコンタクト層6」備えている点。 相違点2 本願発明は、「前記InAlPバリア層上に形成され、ショットキ接触するゲート電極」を備えているのに対して、 刊行物発明は、「前記InGaAlPショットキーコンタクト層6上に形成されたショットキーゲート電極8」を備えている点。 相違点3 本願発明は、「前記III-V族化合物半導体結晶積層上の少なくとも一部に形成されたInGaAsコンタクト層」を備えているのに対して、 刊行物発明は、「前記InGaAlPショットキーコンタクト層6上」に形成された「高濃度n型のInGaAsオーミックコンタクト層7」を備えている点。 相違点4 本願発明は、「前記InAlPバリア層は、InGaAsコンタクト層形成位置以外であって、前記ゲート電極直下及びゲート電極周囲のチャネル上部を覆う位置に形成されている」との構成を備えているのに対して、 刊行物発明は、上記構成を備えていない点。 第6 当審の判断 以下において各相違点について検討する。 相違点1について (1)刊行物1の0014段落には、「本発明の第1の視点において、前記電子供給層はIn_(m) Al_(n) As(ここで、m+n=1、0<m、0<n)からなり、前記ショットキーコンタクト層はIn_(x) Ga_(y) Al_(z) P(ここで、x+y+z=1、0≦x≦0.9、0≦z≦0.5)からなる。望ましくは、前記第1及び第2オーミックコンタクト層がIn_(s) Ga_(t) As(ここで、s+t=1、0<s、0<t)からなる。」と記載されており、「In_(x) Ga_(y) Al_(z) P(ここで、x+y+z=1、0≦x≦0.9、0≦z≦0.5)」において、y=0の場合には、「In_(x) Al_(z) P(ここで、x+z=1、0≦x≦0.9、0≦z≦0.5)」となることは明らかである。 一方、本願発明の「InAlP」においては、「In」及び「Al」の組成については、本願明細書を含めて全く記載されておらず、「InAlP」には、「In」及び「Al」の任意の組成の化合物半導体が含まれることは明らかである。 (2)刊行物1の「本発明の第1の視点によるHEMTでは、ショットキーコンタクト層としてInGaAlP層が用いられており、従ってTi/Pt/Au等のゲート金属電極との間で高いショットキーバリアが形成され、従来に比べて良好なゲート耐圧が得られる。ゲートリーク電流も小さい。」(0016段落)に記載されるように、刊行物1に記載された発明は、ゲート金属電極との間で高いショットキーバリアを形成する「InGaAlP層」を用いることにより「ゲート耐圧」の改善を目的とするものである。 一方、本願発明においても、「ゲート電極とIII-V族化合物半導体結晶積層との間に、InAlP層を挿入することにより、ゲート電極のショットキ接触は、ゲート電極とInAlP層との間で形成される。下地半導体層としてInAlP層を用いることにより、従来得られなかった高いショットキ障壁を得ることができる。」(明細書0014段落)と記載されるように、ゲート電極とショットキ接触する「InAlP層」を用いることにより高いショットキ障壁を得ること、言い換えると、ゲート耐圧を改善することを目的とするものである。 (3)したがって、ゲート電極とのショットキ接触(バリア)による作用効果を考慮しても、刊行物発明の「InGaAlP」には、本願発明の「InAlP」が含まれるから、相違点1について、本願発明と刊行物発明とは、実質的に相違しない。 相違点2について 「相違点1について」において検討したとおり、相違点1について、本願発明と刊行物発明とは、実質的に相違しないから、同様な理由により、相違点2についても、本願発明と刊行物発明とは、実質的に相違しない。 相違点3について (1)刊行物2においては、「以上のように従来のヘテロ接合型電界効果トランジスタは、高いゲート順方向耐圧が得られる反面、ソース,ドレインの直列抵抗が十分低減できないという問題があった。」(0007段落)との課題を解決し、「本発明は、この様な事情を考慮してなされたもので、ソース,ドレイン直列抵抗の低減を図ったヘテロ接合型電界効果トランジスタを提供することを目的と」(0008段落)して、刊行物2に記載される発明により、「ゲート電極部の高い順方向耐圧を維持しながら、ソース,ドレインの直列抵抗を大きく低減することができ、高性能のヘテロ接合電界効果トランジスタを得ることができる。」(0012段落)ようになしたものである。 (2)また、刊行物2には、以下の発明が記載されている。 「n型GaAs動作層と、前記n型GaAs動作層上に形成されたi型AlGaAs層4と、前記i型AlGaAs層4上に形成されたゲート電極と、前記ゲート電極を挟んで形成されたソース,ドレイン領域とを有するヘテロ接合型電界効果トランジスタにおいて、 前記i型AlGaAs層4は前記ゲート電極直下にのみ設けられ、かつ、 前記ソース,ドレイン領域は、前記n型GaAs動作層上に前記i型AlGaAs層4およびゲート電極に近接して形成された比較的高濃度のn^(+) 型GaAs層6(6_(1) ,6_(2) )と、前記比較的高濃度のn^(+) 型GaAs層6(6_(1) ,6_(2) )上に前記ゲート電極から所定距離離れた位置に形成された,高濃度に不純物がドープされたn^(++)型GaAs層7(7_(1) ,7_(2) )との積層構造を有し、 前記n^(++)型GaAs層7(7_(1) ,7_(2) )上に形成されたソース,ドレイン電極8(8_(1) ,8_(2) )とを備えたことを特徴とするヘテロ接合型電界効果トランジスタ。」 さらに、ソース、ドレイン電極8(8_(1) ,8_(2) )が形成される3-5族(化合物)半導体層について検討するに、ソース、ドレイン電極8(8_(1) ,8_(2) )との直列抵抗を低減するために、n型GaAs動作層上に直接形成された、比較的高濃度のn^(+) 型GaAs層6(6_(1) ,6_(2) )及び高濃度に不純物がドープされたn^(++)型GaAs層7(7_(1) ,7_(2) )との積層構造に、ソース、ドレイン電極8(8_(1) ,8_(2) )が形成されており、また、n型GaAs動作層、比較的高濃度のn^(+) 型GaAs層6(6_(1) ,6_(2) )及び高濃度に不純物がドープされたn^(++)型GaAs層7(7_(1) ,7_(2) )のいずれも、3-5族(化合物)半導体層であることは明らかである。 (3)刊行物1には、「本発明の第1の視点によるHEMTでは、ショットキーコンタクト層としてInGaAlP層が用いられており、従ってTi/Pt/Au等のゲート金属電極との間で高いショットキーバリアが形成され、従来に比べて良好なゲート耐圧が得られる。ゲートリーク電流も小さい。」(0016段落)と記載されるように、刊行物1に記載された発明は、「ゲート耐圧」の改善を目的とするものであり、また、刊行物2に記載される発明においても、上記(1)に記載したように、「ゲート電極部の高い順方向耐圧を維持」することを前提とするものである。 (4)ここで、ソース,ドレインの直列抵抗を低減することにより、ヘテロ接合電界効果トランジスタの特性が改善できることは従来周知であり、高電子移動度トランジスタを含むヘテロ接合電界効果トランジスタにおいて、ソース,ドレインの直列抵抗を低減することは、従来周知の技術課題であるから、刊行物発明においても、「ゲート電極部の高い順方向耐圧を維持しながら、ソース,ドレインの直列抵抗を大きく低減する」(刊行物2の0012段落)ように構成することは、当業者が検討すべき技術的事項であることは明らかである。 (5)上記(3)で検討したとおり、「ゲート電極部の高い順方向耐圧」を前提としつつ、上記(1)及び(2)に記載したように、「ゲート電極部の高い順方向耐圧を維持しながら、ソース,ドレインの直列抵抗を大きく低減する」(刊行物2の0012段落)ための具体的構成、即ち、3-5族(化合物)半導体層から構成され、n型動作層上に形成される、比較的高濃度のn^(+) 型層6(6_(1) ,6_(2) )と高濃度に不純物がドープされたn^(++)型層7(7_(1) ,7_(2) )との積層構造に直接、ソース、ドレイン電極を形成することが刊行物2に記載されているから、「ソース,ドレインの直列抵抗を大きく低減する」ために、刊行物発明において、刊行物2に記載された発明を適用し、高濃度n型のInGaAsオーミックコンタクト層7を「ショットキーコンタクト層6」を介して、電子供給層上に形成することに代えて、高濃度n型のInGaAsオーミックコンタクト層7を直接電子供給層上に形成することにより、刊行物発明が、本願発明の如く「前記III-V族化合物半導体結晶積層上の少なくとも一部に形成されたInGaAsコンタクト層」との構成を備えたものとすることは、当業者が容易になし得たものである。 相違点4について 「相違点3について」において検討したとおり、刊行物発明において、高濃度n型のInGaAsオーミックコンタクト層7を直接電子供給層の「ノンドープのInAlAs層5_(2)」上に形成することは、当業者にとって何らの困難性もない。 刊行物発明では、「ノンドープのInGaAlPショットキーコンタクト層6」は、電子供給層の「前記ノンドープのInAlAs層5_(2)」上に形成されているから、刊行物発明において、高濃度n型のInGaAsオーミックコンタクト層7を電子供給層の「ノンドープのInAlAs層5_(2)」上に直接形成すると、「ゲート電極8」は、「高濃度n型のInGaAsオーミックコンタクト層7」が形成されていない「ノンドープのInAlAs層5_(2)」上に形成されることとなり、また、「ゲート電極8」は、「InGaAlPショットキーコンタクト層6」上に形成されることは明らかであるから、結局、刊行物発明は、本願発明の如く、「前記InAlPバリア層は、InGaAsコンタクト層形成位置以外であって、前記ゲート電極直下及びゲート電極周囲のチャネル上部を覆う位置に形成されている」との構成を備えたものとなる。 よって、本願発明は、刊行物1及び2に記載された発明に基づいて、当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許を受けることができない。 第7 むすび 以上のとおりであるから、本願は、請求項2に係る発明について検討するまでもなく、拒絶すべきものである。 よって、結論のとおり審決する。 |
審理終結日 | 2008-08-22 |
結審通知日 | 2008-08-26 |
審決日 | 2008-09-08 |
出願番号 | 特願2002-219058(P2002-219058) |
審決分類 |
P
1
8・
57-
Z
(H01L)
P 1 8・ 121- Z (H01L) |
最終処分 | 不成立 |
前審関与審査官 | 村岡 一磨、萩原 周治 |
特許庁審判長 |
河合 章 |
特許庁審判官 |
近藤 幸浩 棚田 一也 |
発明の名称 | 高電子移動度トランジスタ |
代理人 | 高橋 敬四郎 |