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審決分類 審判 査定不服 1項2号公然実施 特許、登録しない。 H01L
審判 査定不服 特17 条の2 、4 項補正目的 特許、登録しない。 H01L
管理番号 1188823
審判番号 不服2006-1566  
総通号数 109 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2009-01-30 
種別 拒絶査定不服の審決 
審判請求日 2006-01-25 
確定日 2008-12-04 
事件の表示 平成 8年特許願第 59356号「半導体装置」拒絶査定不服審判事件〔平成 9年 5月 6日出願公開、特開平 9-120995〕について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 第1 手続の経緯
本願は、平成8年3月15日(優先権主張、平成7年8月22日)の出願であって、平成17年10月7日付けの手続補正を平成17年12月15日付で補正却下するとともに、同日付で拒絶査定がなされ、これに対して平成18年1月25日に拒絶査定に対する審判請求がなされるとともに、同年2月23日付けで手続補正がなされたものである。

第2 平成18年2月23日付けの手続補正(以下、「本件補正」という。)について

1.本件補正の内容
本件補正は、明細書の発明の詳細な説明を補正するとともに、補正前の請求項1ないし17を、補正後の請求項1ないし14に補正するものであって、補正前の請求項1ないし5及び補正後の請求項1及び2は、以下のとおりである。
(補正前)
「【請求項1】 主表面を有する半導体基板と、
前記半導体基板の主表面上に絶縁層を介在して形成され、絶縁ゲートトランジスタ部を有する素子の形成領域および他の素子の形成領域を有する半導体層とを備え、
前記半導体層には、前記素子の形成領域と前記他の素子の形成領域とを電気的に分離するために、前記半導体層の表面において前記素子の形成領域の周囲を取囲む溝が形成されており、
前記絶縁ゲートトランジスタのソース領域とドレイン領域とは前記半導体層の前記表面に形成されており、
前記ソース領域および該ソース領域に達するソース開口部は、前記半導体層の前記表面において前記素子の形成領域内で前記ドレイン領域の周囲を取囲むように形成されている、半導体装置。
【請求項2】 前記ソース領域に電気的に接続されたソース引出配線層と、
前記ドレイン領域に電気的に接続されたドレイン引出配線層とをさらに備え、
前記ドレイン引出配線層は、前記ソース引出配線層を覆う絶縁層上において前記ソース引出配線層と交差する方向に延在している、請求項1に記載の半導体装置。
【請求項3】 前記ソース領域に電気的に接続されたソース引出配線層をさらに備え、
前記ソース引出配線層は、前記ソース領域の全周にわたって前記ソース領域の表面と接している、請求項1に記載の半導体装置。
【請求項4】 前記ソース領域の全周にわたって前記ソース領域の表面にはシリサイド層が形成されている、請求項1に記載の半導体装置。
【請求項5】 前記ソース領域に電気的に接続されたソース引出配線層をさらに備え、
前記ソース引出配線層は、前記ソース領域の一部表面の前記シリサイド層に接するように形成されている、請求項4に記載の半導体装置。」
(補正後)
「【請求項1】 主表面を有する半導体基板と、
前記半導体基板の主表面上に絶縁層を介在して形成され、絶縁ゲートトランジスタ部を有する素子の形成領域および他の素子の形成領域を有する半導体層とを備え、
前記半導体層には、前記素子の形成領域と前記他の素子の形成領域とを電気的に分離するために、前記半導体層の表面において前記素子の形成領域の周囲を取囲む溝が形成されており、
前記絶縁ゲートトランジスタのソース領域とドレイン領域とは前記半導体層の前記表面に形成されており、
前記ソース領域および該ソース領域に達するソース開口部は、前記半導体層の前記表面において前記素子の形成領域内で前記ドレイン領域の全周を取囲むように形成され、
前記ソース領域に電気的に接続されたソース引出配線層と、
前記ドレイン領域に電気的に接続されたドレイン引出配線層とをさらに備え、
前記ソース引出配線層は、前記ソース領域の全周にわたって前記ソース領域の表面と接し、
前記ドレイン引出配線層は、前記ソース引出配線層を覆う絶縁層上において前記ソース引出配線層と交差する方向に延在している、半導体装置。
【請求項2】 前記ソース領域の全周にわたって前記ソース領域の表面にはシリサイド層が形成されている、請求項1に記載の半導体装置。」

2.補正の内容の整理
請求項についての補正の内容は以下のとおりである。

補正事項1
補正前の請求項2,3及び5を削除すること。
補正事項2
補正前の請求項1を、補正後の請求項1と補正すること。
補正事項3
補正前の請求項4を、補正後の請求項2と補正すること。
補正事項4
補正前の請求項6ないし17を、補正後の請求項3ないし14と補正すること。

3.各補正事項についての検討
(1)補正事項2について
ア 補正事項2についての補正は、
補正前の請求項1の「前記ドレイン領域の周囲を取囲むように形成されている」を、補正後の請求項1の「前記ドレイン領域の全周を取囲むように形成され」とする補正(補正事項2-1)と、
補正前の請求項1の「半導体装置」を、補正後の請求項1の「前記ソース領域に電気的に接続されたソース引出配線層と、 前記ドレイン領域に電気的に接続されたドレイン引出配線層とをさらに備え、 前記ソース引出配線層は、前記ソース領域の全周にわたって前記ソース領域の表面と接し、 前記ドレイン引出配線層は、前記ソース引出配線層を覆う絶縁層上において前記ソース引出配線層と交差する方向に延在している、半導体装置」とする補正(補正事項2-2)に区分できる。

イ ここで、補正事項2-2についての補正は、実質的に、補正前の請求項1に、「前記ソース領域に電気的に接続されたソース引出配線層と、 前記ドレイン領域に電気的に接続されたドレイン引出配線層とをさらに備え、 前記ドレイン引出配線層は、前記ソース引出配線層を覆う絶縁層上において前記ソース引出配線層と交差する方向に延在している 」(補正前の請求項2に記載される発明特定事項)との発明特定事項、及び、「前記ソース引出配線層は、前記ソース領域の全周にわたって前記ソース領域の表面と接し」ている (補正前の請求項3に記載される発明特定事項の一部)との発明特定事項を追加するものである。

ウ 補正事項2-2についての補正は、補正前の請求項1に発明特定事項を追加するものであって、補正前の請求項1に記載される発明特定事項を下位概念化するものではないから、特許法第17条の2第4項第2号に掲げる事項を目的とするものに該当せず、また、同法同項第1号、第3号又は第4号に掲げる事項のいずれを目的とするものにも該当しないことは明らかである。

エ また、仮に、補正後の請求項1が補正前の請求項2に対応するとしても、補正後の請求項1には、本件補正により、「前記ソース引出配線層は、前記ソース領域の全周にわたって前記ソース領域の表面と接し」ている (補正前の請求項3に記載される発明特定事項の一部)との発明特定事項が実質的に追加されており、補正前の請求項3は、補正前の請求項1を引用する請求項であって、補正前の請求項2を引用する請求項ではなく、補正事項2-2についての補正において、少なくとも、「前記ソース引出配線層は、前記ソース領域の全周にわたって前記ソース領域の表面と接し」ているとの発明特定事項を追加することは、補正前の請求項2に発明特定事項を追加するものであって、補正前の請求項2に記載される発明特定事項を下位概念化するものではないから、補正前の請求項2を補正後の請求項1と補正することは、特許法第17条の2第4項第2号に掲げる事項を目的とするものに該当せず、また、同法同項第1号、第3号又は第4号に掲げる事項のいずれを目的とするものにも該当しないことは明らかである。

オ したがって、補正事項2-2についての補正を含む補正前の請求項1についての補正又は補正前の請求項2についての補正は、特許法第17条の2第4項に規定される要件を満たしていない。

カ さらに、仮に、補正後の請求項1が補正前の請求項2に対応し、補正後の請求項1の「前記ソース引出配線層は、前記ソース領域の全周にわたって前記ソース領域の表面と接」するとの発明特定事項は、補正前の請求項2において、「ソース引出配線部」の「ソース領域」への接触状態を限定したものであるとすれば、補正後の請求項1は、補正前の請求項2に対応するとともに、補正事項2-2についての補正は、特許請求の範囲を減縮することを目的とするものに該当する。

(2)補正事項3について
ア 補正後の請求項2に記載される発明特定事項(「前記ソース領域の全周にわたって前記ソース領域の表面にはシリサイド層が形成されている」)は、補正前の請求項4に記載される発明特定事項(「前記ソース領域の全周にわたって前記ソース領域の表面にはシリサイド層が形成されている」)と同一であるが、補正前の請求項4は、補正前の請求項1を引用しているのに対して、補正後の請求項2は、補正後の請求項1を引用している。
イ ここで、上記(1)で検討したとおり、補正後の請求項1は、補正前の請求項2に記載される発明特定事項及び補正前の請求項3に記載される発明特定事項の一部を含むものであるが、補正前の請求項1は、補正前の請求項2に記載される発明特定事項及び補正前の請求項3に記載される発明特定事項の一部のいずれも含むものではない。
ウ したがって、補正後の請求項2に対応する、補正前の請求項は存在せず、本件補正により、補正後の請求項2を追加する補正は、特許法第17条の2第4項各号に掲げるいずれの目的にも該当しない。

エ 仮に、上記(1)カで検討したとおり、補正後の請求項1が補正前の請求項2に対応するとしても、補正後の請求項2に記載される発明特定事項が記載される補正前の請求項4は、補正前の請求項1を引用するものであって、補正前の請求項2を引用するものではない。
したがって、この場合においても、補正後の請求項2に対応する補正前の請求項は存在しない。

(3)補正事項4について
上記「(2)補正事項3について」において検討したと同様の理由により、補正後の請求項3ないし14のいずれの請求項についても、補正前の請求項は存在しないから、本件補正により、補正後の請求項3ないし14を追加する補正は、特許法第17条の2第4項各号に掲げるいずれの目的にも該当しない。

4.むすび
補正事項1について検討するまでもなく、補正事項2ないし4を含む本件補正は、特許法第17条の2第4項に規定される要件を満たしておらず、本件補正は、特許法第159条第1項で読み替えて準用する同法第53条第1項の規定により却下すべきものである。

第3 本願発明
平成18年2月23日付の手続補正は上記のとおり却下され、また、平成17年10月7日付けの手続補正は平成17年12月15日付けで補正却下されているので、本願の請求項1ないし17に係る発明は、平成17年4月14日付けの手続補正書により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項1ないし17に記載された事項により特定されるものであり、その請求項1に係る発明は、その請求項1に記載されている事項により特定される以下のとおりのものである。

「【請求項1】 主表面を有する半導体基板と、
前記半導体基板の主表面上に絶縁層を介在して形成され、絶縁ゲートトランジスタ部を有する素子の形成領域および他の素子の形成領域を有する半導体層とを備え、
前記半導体層には、前記素子の形成領域と前記他の素子の形成領域とを電気的に分離するために、前記半導体層の表面において前記素子の形成領域の周囲を取囲む溝が形成されており、
前記絶縁ゲートトランジスタのソース領域とドレイン領域とは前記半導体層の前記表面に形成されており、
前記ソース領域および該ソース領域に達するソース開口部は、前記半導体層の前記表面において前記素子の形成領域内で前記ドレイン領域の周囲を取囲むように形成されている、半導体装置。」

第4 刊行物記載発明
刊行物1 特開平5-29615号公報
本願の出願前に日本国内において頒布され、原査定の拒絶の理由に引用された特開平5-29615号公報(以下、「刊行物1」という。)には、図1、図2、図5、図10及び図11とともに以下の事項が記載されている。

「【0001】
【産業上の利用分野】本発明は、伝導度変調型MISFET(IGBT)の構造に関し、特に同一基板上に複数素子を形成した集積回路内への作り込みに好適な伝導度変調型MISFETの構造とそのソース(エミッタ)部及びドレイン(コレクタ)部の改良、更に伝導度変調型MISFETを含む集積回路の製造方法に関する。」
「【0005】
【発明が解決しようとする課題】しかしながら、図11に示す伝導度変調型MISFETは、所謂nチャネル型であり、これと同一基板上に逆導電型チャネル(即ち、この場合にはpチャネル型)の伝導度MISFETを形成する必要が生ずる場合がある。例えば、図9に示す出力段回路では、nチャネルの伝導度変調型MISFETを基板内にpn接合分離によって形成すると分離帯との間の寄生電流が大きくなるという問題点があり、更に、回路構成を簡素化して集積度を向上させるために、図10の領域Cに示すように、P1自体を給電用のトランジスタとすることが考えられる。この場合、P1をpチャネルのDMOSとすることもできるが、占有面積が却って増大し元のもくあみとなってしまうので、集積度向上の目的を達成するためには、pチャネルの伝導度変調型MISFETを採用しなければならない。この場合、集積回路は同一基板上に形成されることから、図11に示す伝導度変調型MISFETの全領域の導電型を完全に逆にすることは、伝導度変調層として大面積かつ深い逆導電型層の形成が必要となるので、集積回路の製造技術から見ると極めて製造が困難であり、製造工程の増加やコスト上昇とともに素子性能の悪化等をも招来する。
【0006】そこで、本発明は上記問題点を解決するものであり、その課題は、素子構造を変更することによって、製造工程の増加及び製造コストの上昇を抑制できる素子とするとともに、各種改良を施すことにより、従来型素子に比肩する伝導度変調型MISFETとしての動作特性、即ち、高耐圧、大電流容量、及びオンオフ特性等を確保することにある。」
「【0021】(第1実施例)図1は、本発明に係る伝導度変調型MISFETの第1実施例の構造を示す断面図である。p型のシリコン基板11の上にn^(+) 型の埋込み層1が形成され、この上にリンドープによるn^(- )型のエピタキシャル層2が形成されている。このエピタキシャル層2の表面側には、10^(18)cm^(-3)程度のキャリア濃度としたn型のベース領域4及び10^(20)cm^(-3)程度のボロンドープによるp^(+) 型のソース領域5が2重拡散によって形成されている。また、これらは絶縁層6によって被覆されており、その開口部を介してソース電極10がソース領域5及びn+ 型のソースコンタクト領域13に導電接触している。
【0022】これらソース領域5、ソース電極10等は環状の平面パターンを有しているが、この環形内側の表面側において、ベース領域4とは非接触状態に10^(16)cm^(-3)程度のキャリア濃度でp^(- )型の伝導度変調領域3が形成され、その内部表面側にキャリア濃度10^(17)cm^(-3)以上程度のn^(+ )型の少数キャリア注入領域7が拡散形成されている。この少数キャリア注入領域7は表面上のドレイン電極8に導電接触しているが、伝導度変調領域3も少数キャリア注入領域7の周囲面上に位置するドレイン電極8の短絡接合面10に直接に導電接触している。ドレイン電極8を中心としてこれとソース電極10との間にポリシリコンからなるゲート電極9が絶縁層6上に環状に形成されている。なお、12は、素子間分離のためのp型のpn接合分離帯である。」
「【0032】(第2実施例)次に、本発明に係る伝導度変調型MISFETの第2実施例を説明する。この実施例の基本構造は第1実施例とほぼ同様であり、同一部分には同一符号を付して、その説明は省略する。
【0033】第2実施例では、図2に示すように、誘電体分離法により、酸化層14とポリシリコン層15からなる分離帯で素子間分離が行われ、寄生電流を排除して素子の高耐圧化を図っている。
【0034】伝導度変調領域3の内部表面側に形成された少数キャリア注入領域7は、ドレイン電極8下において環状に形成されており、その中央部分にドレイン電極8の短絡接合面18が配置されている。この短絡接合面18の接触抵抗の安定化、及びオーミック性の確保のためにp型のコンタクト領域30が設けられており、更にこのコンタクト領域30は、少数キャリア注入領域7を包摂している。
【0035】この構造は、まず、短絡接合面18が少数キャリア注入領域7に囲まれていることによってピンチ抵抗が発生するとともに、薄型化されている伝導度変調領域3によって、少数キャリア注入領域7とエピタキシャル層2との間でもピンチ抵抗が発生し、図8に示す並列抵抗R_(C) を構成する。この並列抵抗R_(C )は、少数キャリア注入領域7と伝導度変調領域3との接合によって形成される寄生ダイオードD2に充分な順方向電圧降下を与えるので、少数キャリアの注入を促進し、素子のオン状態移行時間(所謂、ターンオン時間)を短縮する効果がある。
【0036】コンタクト領域30は、キャリア濃度を10^(17)cm^(-3)以上として、確実にドレイン電極8とのオーミック接触が得られるように配慮されている。したがって、整流性接合が形成されるおそれなく、伝導度変調領域3の不純物濃度を低減することができるので、素子の高耐圧化を図ることが可能となる。・・・
【0037】このコンタクト領域30は、短絡接合面18直下にのみ形成されていても上記効果を充分に奏するが、本実施例のように少数キャリア注入領域7を完全に包摂するように形成することによって、更にエピタキシャル層2と少数キャリア注入領域7との間のパンチスルーを防止して耐圧を上げることができる。すなわち、コンタクト領域30は伝導度変調領域3とエピタキシャル層2との間の接合により、伝導度変調領域3内に形成される空乏層の拡がりを停止するストッパーとしての機能をも兼ね備えていることになる。この機能は、少数キャリア注入領域7と伝導変調領域3、エピタキシャル層2で構成される寄生トランジスタのh_(FE)を低下させ、ラッチアップをも防止させる効果をもたらす。」
「【0044】図5に示す伝導度変調型MISFETは、第3実施例とほぼ同様の誘電体分離法によるアイソレーション領域内において形成されているが、上記第4実施例と同様に、少数キャリア注入領域7の周囲側(MIS部側)を環状に第2バッファ領域44が取り巻いている。この場合、第4実施例で形成された第1バッファ領域43の代わりに、丁度第2バッファ領域44によって覆われていない少数キャリア注入領域7の下方をp型の第3バッファ領域45が被覆する。したがって、横方向(表面側)の電流経路の伝導率を上昇させることなく、第2バッファ領域44の延出形状によって表面側電界を緩和して、上記実施例以上に表面側におけるパンチスルーやラッチアップを防止しながら、一方、第2バッファ領域44の開口部において高濃度の第3バッファ領域45を設けることによって積極的に縦方向の伝導率を高め、埋込み層50を介するU字型の電流経路を移動するキャリアを増大することができるので、大幅な高耐圧化及び大電流容量化を図ることができる。」
「【0049】
【発明の効果】以上説明したように、本発明は、半導体基体の表面側において、ソース部たる第1導電型領域及び第2導電型領域とは隔離した領域に伝導度変調領域を形成したことに特徴を有するので、次の効果を奏する。
【0050】○1半導体基体の導電型に関わりなく任意の導電型チャネルを形成できる構造であり、しかもこの構造は、製造工程の増加、複雑化を来すことなく形成することができるので、集積回路の構成の自由度向上、素子の選択性向上を図ることができる。
【0051】○2第1バッファ領域及び第2バッファ領域を設けることによって、薄型の伝導度変調領域による表面近傍の電界集中を緩和し、表面側におけるパンチスルー(ブレイクダウン)及びラッチアップを防止できるので、従来型の伝導度変調型MISFETに匹敵する耐圧及び電流容量を確保することが可能である。」なお、(0050)及び(0051)段落の「○1」及び「○2」は、○の中に数字が記載されたものを表す。

ここで、「(第2実施例)次に、本発明に係る伝導度変調型MISFETの第2実施例を説明する。この実施例の基本構造は第1実施例とほぼ同様であり、同一部分には同一符号を付して、その説明は省略する。」(0032段落)との記載から、図2の実施例2においても、11,10及び5は「p型シリコン基板11」、「ソース電極10」及び「ソース領域5」であり、また、「ソース領域5、ソース電極10等は環状の平面パターンを有している。」(0022段落)、「伝導度変調領域3の内部表面側に形成された少数キャリア注入領域7は、ドレイン電極8下において環状に形成されており、その中央部分にドレイン電極8の短絡接合面18が配置されている。」(0034段落)、「第2実施例では、図2に示すように、誘電体分離法により、酸化層14とポリシリコン層15からなる分離帯で素子間分離が行われ、寄生電流を排除して素子の高耐圧化を図っている。」(0033段落)との記載より、ソース領域5とソース電極10は環状の平面パターンを有すると共に、ドレイン領域として機能するコンタクト領域30とドレイン電極8は、中央部分に配置されていることが記載され、また、酸化層14とポリシリコン層15からなる分離帯で、半導体基板11に形成される他の領域に形成された素子と、素子間分離が行わていることは明らかである。
そして、MISFETの形成された領域を備えたエピタキシャル層2の他の領域に素子が形成されていることは明らかであるから、前記酸化層14上に形成されたエピタキシャル層2は、素子を形成する他の領域をも備えていることは明らかである。
また、「伝導度変調領域3の内部表面側に形成された少数キャリア注入領域7は、ドレイン電極8下において環状に形成されており、その中央部分にドレイン電極8の短絡接合面18が配置されている。」(0034段落)及び図2より、ドレイン電極8の下の不純物導入領域であるp型のコンタクト領域30がドレイン領域として動作することは明らかである。

よって、刊行物1には、以下の発明が記載されている。
「半導体基板11上に形成された酸化層14と、
前記酸化層14上に形成され、MISFETの形成された領域と、素子を形成する他の領域とを備えたエピタキシャル層2と、
前記エピタキシャル層2の前記素子を形成した他の領域から素子間分離するための、前記エピタキシャル層の側面に形成し、前記エピタキシャル層の表面から前記半導体基板11に接する酸化層14まで形成された酸化膜14とポリシリコン層15からなる分離帯と、
前記MISFETのソース領域5と、ドレイン領域として機能するコンタクト領域30は、前記エピタキシャル層の表面に形成されており、また、
前記ソース領域5とソース電極10は環状の平面パターンを有すると共に、前記ドレイン領域として機能するコンタクト領域30とドレイン電極8は、中央部分に配置されていることを特徴とするMISFET。」

第5 対比検討
本願の請求項1に係る発明(以下、「本願発明」という。)と刊行物1に記載された発明(以下、「刊行物発明」という。)とを対比検討する。

(a)刊行物発明の「半導体基板11」が「主表面」を備えることは明らかであるから、刊行物発明の「半導体基板11」は、本願発明の「主表面を有する半導体基板」に相当する。
(b)刊行物発明の「MISFET」が本願発明の「絶縁ゲートトランジスタ部」に相当し、また、刊行物発明の「酸化膜」が絶縁層であること及び、刊行物発明の「エピタキシャル層2」が半導体層であることも明らかであるから、刊行物発明の「半導体基板11上に形成された」「前記酸化層14上に形成され、MISFETの形成された領域と、素子を形成する他の領域とを備えたエピタキシャル層2」は、本願発明の「前記半導体基板の主表面上に絶縁層を介在して形成され、絶縁ゲートトランジスタ部を有する素子の形成領域および他の素子の形成領域を有する半導体層」に相当する。
(c)刊行物発明の「前記エピタキシャル層2」は、「MISFETの形成された領域」と「前記素子を形成した他の領域」とを備え、刊行物発明の「酸化膜14とポリシリコン層15からなる分離帯」は、「前記エピタキシャル層の側面に形成し、前記エピタキシャル層の表面から前記半導体基板11に接する酸化層14まで形成され」ているから、本願発明の「前記半導体層の表面において前記素子の形成領域の周囲を取囲む溝」に相当し、そして、刊行物発明の「前記エピタキシャル層2の前記素子を形成した他の領域から素子間分離するための、前記エピタキシャル層の側面に形成し、前記エピタキシャル層の表面から前記半導体基板11に接する酸化層14まで形成された酸化膜14とポリシリコン層15からなる分離帯」は、本願発明の「前記半導体層には、前記素子の形成領域と前記他の素子の形成領域とを電気的に分離するために、前記半導体層の表面において前記素子の形成領域の周囲を取囲む溝が形成され」ていることに対応し、刊行物発明の「酸化膜14とポリシリコン層15からなる分離帯」と、本願発明の「溝」は、絶縁分離帯であることにおいて共通している。
(d)刊行物発明の「前記MISFETのソース領域5と、ドレイン領域として機能するコンタクト領域30は、前記エピタキシャル層の表面に形成され」ることは、本願発明の「前記絶縁ゲートトランジスタのソース領域とドレイン領域とは前記半導体層の前記表面に形成され」ることに相当する。
(e)刊行物発明の「前記ソース領域5とソース電極10は環状の平面パターンを有すると共に、前記ドレイン領域として機能するコンタクト領域30とドレイン電極8は、中央部分に配置されていること」は、刊行物発明の「前記ソース領域5」が「前記ドレイン領域として機能するコンタクト領域30」の周囲を取囲むように配置されていることを意味することは明らかであるから、刊行物発明の「前記ソース領域5」「は環状の平面パターンを有すると共に、前記ドレイン領域として機能するコンタクト領域30」「は、中央部分に配置されていること」は、本願発明の「前記ソース領域」「は、前記半導体層の前記表面において」「前記ドレイン領域の周囲を取囲むように形成されている」ことに相当する。
(f)刊行物発明の「MISFET」は、本願発明の「半導体装置」に相当する。

したがって、本願発明と刊行物発明とは、
「主表面を有する半導体基板と、
前記半導体基板の主表面上に絶縁層を介在して形成され、絶縁ゲートトランジスタ部を有する素子の形成領域および他の素子の形成領域を有する半導体層とを備え、
前記半導体層には、前記素子の形成領域と前記他の素子の形成領域とを電気的に分離するために、前記半導体層の表面において前記素子の形成領域の周囲を取囲む絶縁分離帯が形成されており、
前記絶縁ゲートトランジスタのソース領域とドレイン領域とは前記半導体層の前記表面に形成されており、
前記ソース領域は、前記半導体層の前記表面において前記ドレイン領域の周囲を取囲むように形成されている、半導体装置。」である点で一致し、以下の点で相違する。
相違点1
本願発明は、「前記半導体層には、前記素子の形成領域と前記他の素子の形成領域とを電気的に分離するために、前記半導体層の表面において前記素子の形成領域の周囲を取囲む溝が形成され」ているとの構成を備えているのに対して、
刊行物発明は、「前記エピタキシャル層2に隣接する前記素子を形成した他の領域から素子間分離するための、前記エピタキシャル層の側面に形成し、前記エピタキシャル層の表面から前記半導体基板11に接する酸化層14まで形成された酸化膜14とポリシリコン層15からなる分離帯」を備えている点。
相違点2
本願発明は、「前記ソース領域および該ソース領域に達するソース開口部は、前記半導体層の前記表面において前記素子の形成領域内で前記ドレイン領域の周囲を取囲むように形成されている」との構成を備えているのに対して、
刊行物発明は、「前記ソース領域5とソース電極10は環状の平面パターンを有すると共に、前記ドレイン領域として機能するコンタクト領域30とドレイン電極8は、中央部分に配置されている」との構成を備えている点。

第6 当審の判断
以下において、各相違点について検討する。
(1)相違点1について
「前記半導体層の表面において前記素子の形成領域の周囲を取囲む絶縁分離帯」の「絶縁分離帯」が、本願発明では、「溝」であるのに対して、刊行物発明では、「酸化膜14とポリシリコン層15からなる分離帯」である点において相違している。
ここで、本願明細書の図1の構造を説明した0067段落には、「溝63の側壁には酸化膜65が形成されており、その内部は多結晶シリコン67によって充填されている。」と記載されているように、本願の実施例においても、絶縁分離のための「溝」は、実質的に、酸化膜と多結晶シリコンにより形成されている。
したがって、刊行物発明の「酸化膜14とポリシリコン層15からなる分離帯」と、本願発明の「溝」とは、実質的に相違しておらず、相違点1については、本願発明と刊行物発明とは実質的に相違しない。

仮に、実質的に相違するとしても、刊行物発明の「酸化膜14とポリシリコン層15からなる分離帯」を「溝」の形状とすることは、当業者が容易になし得たものである。

(2)相違点2ついて
刊行物1の「このエピタキシャル層2の表面側には・・・ボロンドープによるp^(+) 型のソース領域5が・・・形成されている。また、これらは絶縁層6によって被覆されており、その開口部を介してソース電極10がソース領域5及びn^(+ )型のソースコンタクト領域13に導電接触している。」(0021段落)との記載及び刊行物1の図2から、刊行物発明の「ソース電極10」は、絶縁層6の開口部を介して「ソース領域5」に導電接触していることは明らかであるから、刊行物発明において、「前記ソース領域5」と接続された「ソース電極」及び「前記ソース領域5」は、開口部において接続しており、また、刊行物発明において、「前記ドレイン領域として機能するコンタクト領域30とドレイン電極8」を中心とした、「前記ソース領域5とソース電極10は環状の平面パターン」を構成していることは明らかである。
さらに、刊行物1の図2を参照すると、ソース領域とドレイン領域のエピタキシャル層2の深さ方向(図2の下方向)においても、ソース領域とドレイン領域とが、ドレイン領域を中心として、ソース領域が環状に配置されていることは、当業者にとって明らかである。
したがって、本願発明の「前記素子の形成領域内」に対応する、刊行物発明の「MISFET」の形成された領域内において、刊行物発明の「前記ドレイン領域として機能するコンタクト領域30とドレイン電極8」が中心部分に配置され、「前記ソース領域5とソース電極10」が「前記ドレイン領域として機能するコンタクト領域30とドレイン電極8」の周囲に「環状の平面パターン」として形成されていることは明らかである。
仮に、明らかでないとしても、刊行物発明において、刊行物発明の「MISFET」の形成された領域内においても、刊行物発明の「前記ドレイン領域として機能するコンタクト領域30とドレイン電極8」を中心部分に配置し、「前記ソース領域5とソース電極10」を「前記ドレイン領域として機能するコンタクト領域30とドレイン電極8」の周囲に「環状の平面パターン」として形成することは、当業者にとって何らの困難性もない。
(3)小むすび
したがって、本願発明は、刊行物1に記載された発明に基づいて、当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許を受けることができない。

第7 むすび
以上のとおりであるから、本願は、請求項2ないし17に係る発明は検討するまでもなく、拒絶すべきものである。
よって、結論のとおり審決する。
 
審理終結日 2008-10-02 
結審通知日 2008-10-07 
審決日 2008-10-20 
出願番号 特願平8-59356
審決分類 P 1 8・ 112- Z (H01L)
P 1 8・ 57- Z (H01L)
最終処分 不成立  
前審関与審査官 宇多川 勉大嶋 洋一  
特許庁審判長 河合 章
特許庁審判官 棚田 一也
近藤 幸浩
発明の名称 半導体装置  
代理人 堀井 豊  
代理人 酒井 將行  
代理人 深見 久郎  
代理人 野田 久登  
代理人 森田 俊雄  
代理人 仲村 義平  

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