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審決分類 審判 査定不服 2項進歩性 特許、登録しない。 G11C
審判 査定不服 4項3号特許請求の範囲における誤記の訂正 特許、登録しない。 G11C
管理番号 1188908
審判番号 不服2005-20915  
総通号数 109 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2009-01-30 
種別 拒絶査定不服の審決 
審判請求日 2005-10-31 
確定日 2008-12-03 
事件の表示 特願2001-573482「不揮発性モードレジスタを有するシンクロナスフラッシュメモリ」拒絶査定不服審判事件〔平成13年10月11日国際公開、WO01/75890、平成15年10月 7日国内公表、特表2003-529878〕について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 第1.手続の経緯
本願は、2001年3月30日(パリ条約による優先権主張外国庁受理2000年3月30日、アメリカ合衆国)を国際出願日とする出願であって、平成17年7月22日付けで拒絶査定がなされ、それに対して同年10月31日に拒絶査定に対する審判請求がなされるとともに、同年11月14日付けで手続補正がなされ、その後、当審において、平成19年11月27日付けで審尋がなされ、平成20年3月3日に回答書が提出されたものである。

第2.平成17年11月14日付けの手続補正(以下、「本件補正」という。)について
1.本件手続補正の内容
本件補正は、補正前の特許請求の範囲の請求項1を補正後の特許請求の範囲の請求項1と補正するものであって、補正後の請求項1は以下のとおりである。
「【請求項1】 不揮発性メモリセルのアレイと、
制御回路と、
複数のビットロケーションを有し、モードデータを格納する不揮発性モードレジスタと、
前記モードデータのコピーを受け取るために、前記不揮発性モードレジスタに接続された揮発性モードレジスタとを含み、
前記制御回路は、前記揮発性モードレジスタに接続され、前記制御回路が前記揮発性モードレジスタに格納された前記モードデータに応じて処理設定を行うことを特徴とするシンクロナス不揮発性メモリ。」

2.補正事項の整理
補正前の請求項1の「前記制御回路が前記揮発性モードレジスタに格納された前記モードデータに応じて前記処理設定を行う」を、補正後の請求項1の「前記制御回路が前記揮発性モードレジスタに格納された前記モードデータに応じて処理設定を行う」と補正すること(下線は当合議体において付加したものである。)。

3.補正が適法になされたものであるか否かの検討
上記補正事項についての補正は、「前記処理設定」という記載において、もともと記載する必要のない「前記」の文字を削除するものであるから、特許法第17条の2第4項第3号に掲げる誤記の訂正を目的とするものに該当する。また、当該補正が、本願の願書に最初に添付された明細書又は図面に記載された事項の範囲内でなされたものであることは明らかである。
したがって、本件補正は、特許法第17条の2第3項、及び第4項に規定する要件を満たしているから、適法になされたものである。

第3.本願発明
以上のとおり、本件補正は適法になされたものであるから、本願の請求項1ないし請求項17に係る発明は、平成17年11月14日付けの手続補正により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項1ないし請求項17に記載された事項により特定されるとおりのものであり、その内の請求項1に係る発明は、その請求項1に記載されている事項により特定される、上記第2.1.に記載したとおりのものである。

第4.刊行物に記載された発明
1.原査定の拒絶の理由に引用され、本願の優先権主張日前に日本国内において頒布された刊行物である特開平11-96786号公報(以下、「刊行物1」という。)には、図1とともに、以下の事項が記載されている。
「【0001】
【発明の属する技術分野】本発明は外部クロックに同期的にそして、バーストアクセスモード(burst access mode)で動作することができるマスクリードオンリメモリ(mask read only memory;MROM)すなわち、同期型バーストマスクロム(synchronous burst MROM)及びそれのデータ読出方法に関するものである。」
「【0017】図1は本発明の一つの実施形態による同期型バーストMROMを示している。図1を参照すると、同期型バーストMROM(以下、SB-MROMという)は32M(4096×256×32)ビットCMOSセルアレイ100,12個のアドレスピンA0?A11)及び32個のデータ出力ピンDQ3?DQ31を具備している。12ビットローアドレスRA0?RA11及び8ビットローアドレスCA0?CA7はマルチプレクスされ、アドレスバッファ101に提供される。又、アドレスバッファ101にはモードアドレスMA0?MA6が提供される。コマンド&クロックバッファ102にはクロック信号CLK、クロックイネーブル信号CKE、ローアドレスストロブ信号 ̄RAS、カラムアドレスストロブ信号 ̄CAS、データ出力マスク信号 ̄DQM、チップ選択信号 ̄CS、モードレジスタ書込信号 ̄MR及びワード/ダブルワード信号(WORD)が提供される。
【0018】クロックイネーブル信号CKEは次のクロックサイクルからの動作を凍結(freeze)するためにクロック信号(CLK)をマスキングする。又、クロックイネーブル信号(CKE)は待機モード(stand-by mode)の間のパワーダウン(power down)のために入力バッファ101,102をディスエーブルさせる。同一なクロックサイクルでチップ選択信号 ̄CS、ローアドレスストロブ信号 ̄RAS、カラムアドレスストロブ信号 ̄CAS及びモードレジスタ書込信号 ̄MRが活性化される時、モードアドレスMA0?MA6がアドレスバッファ101を通じてモードレジスタ103に提供される。これで、モードレジスタ103の設定が完了される。
【0019】モードレジスタ103に対した書込動作により、ラスレイタンシ( ̄RAS latency;RL)、キャスレイタンシ(CL)、バーストタイプ(burst type;BT)、バースト長さ(BL)、そして、多様な製造社特定オプション(vendor-specific options)がプログラムされる。データ出力マスク信号 ̄DQMが活性化されると、クロック信号CLKのポジティブエッジ(positive edge)から所定の時間後にデータ出力がハイインピダンス(high impedance)状態にマスクされる。チップ選択信号 ̄CSはクロック信号CLK,クロックイネーブル信号CKE及びデータ出力マスク信号 ̄DQMを除いた全ての入力をマスキングしたりイネーブルしてデバイス動作をディスエーブルさせたりイネーブルさせる。」
「【0023】再び図1で、バースト制御器104はチップ選択信号 ̄CS、ローアドレスストロブ信号 ̄RAS、カラムアドレスストロブ信号 ̄CAS、モードレジスタ書込信号 ̄MR、ラスレイタンシRL、キャスレイタンシCL、バーストタイプBT及びバースト長さBLを受け入れデータ感知動作と関連されたいろいろな信号(PSAE、PDIS、PPRE、PPZM、POE、等)、バーストカウンタ107の動作を制御するための信号(カウントイネーブル信号CNTE、等)選択されたバーストモードのタイプによるバーストアドレスBA0、BA1及びBA2の発生を制御するための各種の制御信号(これらは、本発明が属する技術分野の通常専門家にはよく知られているので、ここでは、これらについての詳細な説明を省略する)を発生する。」

よって、刊行物1には以下の発明(以下、「刊行物1発明」という。)が記載されているものと認められる。
「CMOSセルアレイ100と、
バーストカウンタ107の動作を制御するための信号を出力するバースト制御器104と、
書込動作により、ラスレイタンシ( ̄RAS latency;RL)、キャスレイタンシ(CL)、バーストタイプ(burst type;BT)、バースト長さ(BL)がプログラムされるモードレジスタ103と、
前記バースト制御器104は、前記モードレジスタ103に接続され、前記バースト制御器104が前記モードレジスタ103にプログラムされたラスレイタンシ( ̄RAS latency;RL)、キャスレイタンシ(CL)、バーストタイプ(burst type;BT)、バースト長さ(BL)に応じて制御を行う同期型バーストマスクロム(synchronous burst MROM)。」

2.また、原査定の拒絶の理由に引用され、本願の優先権主張日前に日本国内において頒布された刊行物である国際公開第98/13828号パンフレット(以下、「刊行物2」という。)には、第1図及び第2図とともに、以下の事項が記載されている。
「第1図は本発明を実施するための最良の態様に係る同期型半導体記憶装置の構成図、
第2図は第1図に示される記憶部とモードデコーダの動作を説明するためその構成を簡略的に示した構成図である。」(第2頁末行ないし第3頁第3行)
「図2に示されるように、たとえば、記憶部11は1ビットの情報を記憶する2個の不揮発性記憶素子110,111を含み、モードデコーダ12はインバータやNAND回路から構成される。」(第5頁第13行ないし第16行)
「そして、このモードレジスタセット信号MRSを受取ったモードレジスタ13は、アドレスバッファ7に入力される外部アドレス信号A0?A11の組合せを記憶部11に記憶するとともに、その組合せに応じて、/CASレイテンシ設定部130で/CASレイテンシを、バースト長設定部131でバースト長をそれぞれ設定する。」(第6頁第3行ないし第8行)
「ここで、読出制御回路15は、読出命令信号Readを受けると、内部クロック信号Int.clk.に同期してモードレジスタ13に設定された/CASレイテンシおよびバースト長に従って読出回路17を制御するとともに、出力バッファ19を活性化させるための出力イネーブル信号OEMを出力する。」(第6頁第12行ないし第17行)
「ここにおいて、この同期型半導体記憶装置の電源がオフにされれば、モードレジスタ13に一度設定された/CASレイテンシやバースト長などは消滅することになるが、電源を再投入した場合、記憶部11に記憶されているモードレジスタセット信号MRSおよび内部アドレス信号に基づいて、モードレジスタ13に再度電源オフ直前と同じ/CASレイテンシおよびバースト長などが設定される。」(第6頁第22行ないし第7頁第4行)
「以上の同期型半導体記憶装置によれば、/CASレイテンシやバースト長などの動作モードを設定する情報を不揮発性記憶素子からなる記憶部11に記憶させることとするため、電源投入のたびに改めて/CASレイテンシなどの動作モードを設定し直す煩わしさを避けることができる。」(第8頁第1行ないし第5行)

第5.対比
1.本願の請求項1に係る発明(以下、「本願発明」という。)と刊行物1発明とを対比する。
(1)刊行物1発明の「CMOSセルアレイ100」は、「マスクリードオンリメモリ」を構成しているので、本願発明の「不揮発性メモリセルアレイ」に相当している。
また、刊行物1発明の「ラスレイタンシ( ̄RAS latency;RL)、キャスレイタンシ(CL)、バーストタイプ(burst type;BT)、バースト長さ(BL)」は、本願発明の「モードデータ」に相当している。
さらに、刊行物1発明において、「ラスレイタンシ( ̄RAS latency;RL)、キャスレイタンシ(CL)、バーストタイプ(burst type;BT)、バースト長さ(BL)」は、「前記モードレジスタ103にプログラムされた」ものであるから、「ラスレイタンシ( ̄RAS latency;RL)、キャスレイタンシ(CL)、バーストタイプ(burst type;BT)、バースト長さ(BL)」が「前記モードレジスタ103」に格納されていることは自明である。

(2)刊行物1発明の「モードレジスタ103」が、複数のビットロケーションを有していることは、刊行物1発明の「書込動作により、ラスレイタンシ( ̄RAS latency;RL)、キャスレイタンシ(CL)、バーストタイプ(burst type;BT)、バースト長さ(BL)がプログラムされるモードレジスタ103」の構成から明らかである。
そして、本願発明は「不揮発性モードレジスタ」によって、外部からの「モードデータ」を受け取り、「揮発性モードレジスタ」によって、モードの制御を行っているから、刊行物1発明の「モードレジスタ103」は、本願発明の「不揮発性モードレジスタ」及び「揮発性モードレジスタ」を合わせたものに相当している。

(3)本願発明の「前記制御回路が前記揮発性モードレジスタに格納された前記モードデータに応じて処理設定を行うこと」における「処理設定」は、発明の詳細な説明0029段落の「モードレジスタ148は、シンクロナスフラッシュメモリの特定の処理モードを定義するために使用される。この定義には、図2に示すように、バースト長、バーストタイプ、CASレイテンシ、処理モードの選択が含まれる。」という記載を参酌すると、「バースト長、バーストタイプ、CASレイテンシ、処理モード」に応じて、「シンクロナス不揮発性メモリ」の動作を制御することを指していることは明らかである。
そして、刊行物1発明の「バースト制御器104」は、「前記モードレジスタ103に接続され」、「前記モードレジスタ103にプログラムされたラスレイタンシ( ̄RAS latency;RL)、キャスレイタンシ(CL)、バーストタイプ(burst type;BT)、バースト長さ(BL)に応じて制御」しているから、本願発明の「制御回路」に相当するものである。

(4)刊行物1発明の「同期型バーストマスクロム(synchronous burst MROM)」は、本願発明の「シンクロナス不揮発性メモリ」に相当している。

2.したがって、本願発明と刊行物1発明とは、
「不揮発性メモリセルのアレイと、
制御回路と、
複数のビットロケーションを有し、モードデータを格納するモードレジスタとを含み、
前記制御回路は、前記モードレジスタに接続され、前記制御回路が前記モードレジスタに格納された前記モードデータに応じて処理設定を行うことを特徴とするシンクロナス不揮発性メモリ。」である点で一致し、以下の2点で相違する。

[相違点1]
本願発明は、「モードレジスタ」が、「複数のビットロケーションを有し、モードデータを格納する不揮発性モードレジスタと、前記モードデータのコピーを受け取るために、前記不揮発性モードレジスタに接続された揮発性モードレジスタ」から成る構成であるのに対して、刊行物1発明は、「モードレジスタ103」が、そのような構成ではない点。

[相違点2]
本願発明は、「制御回路は、前記揮発性モードレジスタに接続され、前記制御回路が前記揮発性モードレジスタに格納された前記モードデータに応じて処理設定」を行っているのに対して、刊行物1発明は、「前記バースト制御器104は、前記モードレジスタ103に接続され、前記バースト制御器104が前記モードレジスタ103にプログラムされたラスレイタンシ( ̄RAS latency;RL)、キャスレイタンシ(CL)、バーストタイプ(burst type;BT)、バースト長さ(BL)に応じて制御を行」っている点。

第6.当審の判断
1.相違点1について
上記相違点1について検討すると、刊行物2には、同期型半導体記憶装置において、/CASレイテンシやバースト長などの動作モードを設定する情報を不揮発性記憶素子からなる記憶部11に記憶させ、この動作モードを設定する情報をモードデコーダ12でデコードし、このデコードして得られた/CASレイテンシおよびバースト長を、電源がオフにされれば記憶内容が消失する(すなわち、揮発性の)モードレジスタ13に転送する発明が記載されている。
ここにおいて、本願発明の「モードデータのコピー」とは、発明の詳細な説明の【0028】段落の「不揮発性モードレジスタ(NVモードレジスタ)147に対する最初のプログラミングの後、初期化処理の間、コンテンツが自動的に揮発性モードレジスタにロードされる。」という記載から、「コンテンツ」すなわち「モードデータ」の内容がコピーされれば良いことは明らかであり、刊行物2に記載されているような「デコーダ」でデコードしたデータにも元のデータのコンテンツが含まれているから、刊行物2において、記憶部11に記憶された情報をモードデコーダ12でデコードし、このデコードして得られた/CASレイテンシおよびバースト長を揮発性のモードレジスタ13に転送することが、本願発明の「コピー」に相当していることは明らかである。
そして、刊行物2に記載された発明は、刊行物1発明と同様に、同期型半導体記憶装置の技術に関するものであり、かつ、両発明を組み合わせることに関して特段の阻害要因は認められないから、刊行物1発明の「モードレジスタ103」として、刊行物2に記載されている「記憶部11」、「モードデコーダ12」及び「モードレジスタ13」からなる構成を採用し、本願発明の如く「複数のビットロケーションを有し、モードデータを格納する不揮発性モードレジスタと、前記モードデータのコピーを受け取るために、前記不揮発性モードレジスタに接続された揮発性モードレジスタ」とすることは、当業者が容易に想到し得た事項である。

2.相違点2について
上記相違点2について検討すると、刊行物2には、同期型半導体記憶装置において、/CASレイテンシやバースト長などの動作モードを設定する情報を不揮発性記憶素子からなる記憶部11に記憶させ、この動作モードを設定する情報をモードデコーダ12でデコードし、このデコードして得られた/CASレイテンシおよびバースト長を、揮発性のモードレジスタ13に転送して、この揮発性のモードレジスタ13に設定された/CASレイテンシおよびバースト長に従って読出回路17を制御すること、すなわち、不揮発性記憶素子からなる記憶部11に記憶されている動作モードを設定する情報を揮発性のモードレジスタ13に転送し、このモードレジスタ13に記憶された動作モードを設定する情報(すなわち、モードデータ)に応じて、読出回路17を制御することが記載されている。
したがって、刊行物1発明において、「モードレジスタ103」を、「記憶部11」および「モードレジスタ13」によって構成し、この「モードレジスタ13」に記憶された動作モードを設定する情報、すなわちモードデータに応じて、「バースト制御器104」を制御するように構成すること、すなわち、本願発明の如く、「制御回路は、前記揮発性モードレジスタに接続され、前記制御回路が前記揮発性モードレジスタに格納された前記モードデータに応じて処理設定」を行う構成とすることは、当業者が容易に想到し得た事項である。

3.補足事項
なお、仮に、本願発明が、請求人が審尋に対する回答書の中で主張しているように、「不揮発性モードレジスタ(記憶部11)中のモードデータがそのまま揮発性モードレジスタ(モードレジスタ13)にコピーされる」ものであると仮定しても、不揮発性メモリに格納されている制御データを揮発性メモリにデコーダを介さずにそのままコピーして、このコピーされた揮発性メモリの制御データを使って電子回路の制御を行うことは、例えば、特開平8-129512号公報の「【0003】即ち、マイクロコンピュータ及びRAMに電源が投入された時に、EEPROMの記憶内容をRAMに転送する。そして電源供給中には、RAMに記憶された各種情報の変更を許容すると共に、その記憶内容に基づいてカメラの各種動作を制御し、電源が遮断される前にRAMの記憶内容をEEPROMに転送する。ところで、EEPROMの他にRAMを用いている理由は、EEPROMがRAMに比べて格段に読み書きのアクセス時間がかかること、及び書き込みの回数に耐久寿命の限界があるためである。」、及び「【0026】以上の動作を簡単にまとめると、MCU12は、MCU11によって通常のリセットがかけられた場合はEEPROM14の記憶データをRAMにコピーするが、電圧検出器13により緊急のリセットがかけられた場合は、RAMのデータ内容はその直前の状態のまま維持する。」という記載、並びに、特開平11-85221号公報の「【0011】【課題を解決するための手段】上述の目的を達成するために、この発明の請求項1の発明方法は、電源投入時に、不揮発性メモリに書き込まれたRAM内容検査用データとRAMに書き込まれたRAM内容検査用データとを比較する比較検査ステップと、上記比較検査ステップにおいて、不揮発性メモリに書き込まれたRAM内容検査用データとRAMに書き込まれたRAM内容検査用データとが一致しないとき、使用者にRAM内容破壊を通知する破壊通知ステップと、上記比較検査ステップにおいて、不揮発性メモリに書き込まれたRAM内容検査用データとRAMに書き込まれたRAM内容検査用データとが一致しないとき、不揮発性メモリに書き込まれたRAM内容検査用データ、ユーザプログラムおよびシステム設定用データをRAMにコピーする不揮発性メモリ複写ステップとを有することを特徴とする。」という記載、並びに、特開2000-59981号公報の「【0012】【課題を解決するための手段】本発明は、ROMのデータをRAMにコピーし、RAM上のデータを使ってCP∪が命令を実行するにおいて、(a)ROMのアドレスとRAMのアドレスを切り替えることで命令プログラム等をROMのアドレスイメージのまま作成できるようにすること、(b)ROMからRAMへのコピー時に正当性をチェックすることで確実なコピーにすること、(c)RAMデータのパリティ監視やコピーされたRAMエリアヘの書込み禁止をすることでRAMエリアでの命令実行の信頼性を高めること、(d)RAMエリアのデータ監視で異常発生したときに再起動を可能にすることでシステムの停止時間を短縮すること、(e)異常時の再起動を行うのに異常継続があると再起動を停止することで永久故障に対応できるようにしたもので、以下の構成を特徴とする。」という記載からも明らかなように従来周知の技術であるから、「不揮発性モードレジスタ(記憶部11)中のモードデータがそのまま揮発性モードレジスタ(モードレジスタ13)にコピーされる」ように構成することは、上記周知の技術を勘案することにより、当業者が容易になし得た事項である。

したがって、本願発明は、刊行物1及び刊行物2に記載された発明に基づいて当業者が容易に発明をすることができたものであるし、仮に、本願発明が「不揮発性モードレジスタ(記憶部11)中のモードデータがそのまま揮発性モードレジスタ(モードレジスタ13)にコピーされる」ものであるとしても、刊行物1及び刊行物2に記載された発明、並びに従来周知の技術に基づいて当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許を受けることができない。

第7.むすび
以上のとおりであるから、本願は、他の請求項について検討するまでもなく、拒絶をすべきものである。
よって、結論のとおり審決する。
 
審理終結日 2008-07-04 
結審通知日 2008-07-08 
審決日 2008-07-23 
出願番号 特願2001-573482(P2001-573482)
審決分類 P 1 8・ 121- Z (G11C)
P 1 8・ 573- Z (G11C)
最終処分 不成立  
前審関与審査官 小松 正  
特許庁審判長 北島 健次
特許庁審判官 河合 章
井原 純
発明の名称 不揮発性モードレジスタを有するシンクロナスフラッシュメモリ  
代理人 千葉 剛宏  
代理人 宮寺 利幸  

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