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審決分類 |
審判 査定不服 2項進歩性 特許、登録しない。 H01L |
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管理番号 | 1193321 |
審判番号 | 不服2006-4052 |
総通号数 | 112 |
発行国 | 日本国特許庁(JP) |
公報種別 | 特許審決公報 |
発行日 | 2009-04-24 |
種別 | 拒絶査定不服の審決 |
審判請求日 | 2006-03-06 |
確定日 | 2009-02-25 |
事件の表示 | 平成 8年特許願第281665号「半導体装置の製造方法」拒絶査定不服審判事件〔平成10年 4月28日出願公開、特開平10-112512〕について、次のとおり審決する。 |
結論 | 本件審判の請求は、成り立たない。 |
理由 |
第1 手続の経緯 本願は、平成8年10月4日の出願であって、平成18年1月27日付けで拒絶査定がなされ、これに対して同年3月6日に拒絶査定に対する審判請求がなされるとともに、同日付けで手続補正がなされたものである。 第2 本願発明 平成18年3月6日付けの手続補正(以下、「手続補正」という。)は、補正前の請求項2を削除するものであり、特許法第17条の2第4項第1号に掲げる請求項の削除を目的とするものに該当しており、手続補正は適法であるから、手続補正により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項1に記載された事項により特定される発明(以下、「本願発明」という。)は、請求項1に記載されている事項により特定される以下のとおりのものである。 「【請求項1】半導体装置のシリコン基板上に第1のゲート酸化膜を形成した後、該第1のゲート酸化膜上に第1の電極層としてポリシリコン膜をパターニング形成した後、該第1のポリシリコン膜の上面、側面を酸化させる事で絶縁膜形成を行う工程と、 第2の電極層としてポリシリコン膜をシリコン基板表面全面に該第1のポリシリコン膜からなるパターンを覆う様に被覆形成を行った後、第2のポリシリコン膜をパターニング形成を行う事で第1のポリシリコン膜のパターン上に開口部を形成する工程と、 レジストを全面塗布形成する事でシリコン基板の最上面を面一化するか、もしくは第2のポリシリコン膜の突起領域が薄いレジスト膜厚にて形成される膜厚にてレジスト膜形成が成される工程と、 該レジスト膜塗布形成の後に全面露光を行い、引き続いて現像を行う事で、前記レジスト塗布膜から前記第2のポリシリコン膜の突起部のみを選択的に露出せしめる工程と、 前記レジスト塗布膜から選択的に露出せしめられた第2のポリシリコン膜をエッチング、除去する事で第2のポリシリコン膜の突起形状の緩和、もしくは除去を行う工程と、 層間絶縁膜を被覆形成した後に平坦化の熱処理を施し、続いて金属膜からなる配線層の被覆形成を行う事を特徴とする半導体装置の製造方法。」 第3 刊行物に記載された発明 刊行物1:特開平1-102937号公報 原査定の拒絶の理由に引用され、本願の出願前に日本国内で頒布された特開平1-102937号公報(以下、「刊行物1」という。)には、図1とともに、以下の事項が記載されている。 「2.特許請求の範囲 半導体基板上の第1のゲート絶縁膜上に形成した第1の電極層をパターニングする工程と、該第1の電極層の上面、側面に絶縁膜を形成する工程と、第2の電極層を形成し第1の電極層とオーバーラップ又はオンラインとなるようにパターニングする工程と、有機物又は絶縁物を第2電極上に形成後、該第2の電極とならびに該有機物又は絶縁物のエッチレートがほぼ同一となる条件でエッチング処理を行う工程と、該第1の電極上にオーバーラップした第2の電極層の一部を少なくとも除去する工程とを有することを特徴とする半導体装置の製造方法。」 「〔産業上の利用分野〕 本発明は半導体装置の製造方法に関し、特に2層ポリシリコン構造を有する半導体素子における第2層ポリシリコンとその上層の配線層との絶縁耐圧を向上させる方法に関する。」(第1頁右下欄第1ないし5行) 「〔発明が解決しようとする問題点〕 上述した従来の2層ポリシリコン構造では、第1層目のポリシリコン上に重なった2層目のポリシリコンはパターン時の目合わせの具合いによってポリシリコンの突起が生じる。この突起は、後工程で層間絶縁膜を形成し熱処理等によりだらしを行って平坦化を行った場合に、ポリシリコンの突起部での層間膜が薄いこと、および電界が集中しやすいことにより、絶縁膜の耐圧が低下し、素子の劣化および破壊を招きやすいという欠点がある。 上述した従来の半導体装置の製造法に対し、本発明は、第2のポリシリコンの突起を積極的に除去し、層間絶縁膜の耐圧低下を防止するための製造方法を提供するという相違点を有する。 〔問題点を解決するための手段〕 本発明の半導体装置の製造法は、第2のポリシリコンをパターニングした後に絶縁膜を成長するか又はフォトレジストを塗布する工程と、第2のポリシリコンと絶縁膜又はフォトレジストのエッチングレートがほぼ同等となるような条件でエッチングを行って平坦化処理(いわゆるエッチバック)を行う工程とを有している。 〔実施例〕 次に、本発明について図面を参照して説明する。 第1図は、本発明の一実施例の縦断面図である。 比抵抗l0Ω・cmのP-Si基板11上の実効酸化膜厚100Åの第1ゲート絶縁膜12上に形成した厚さ2000Åの第1のリンドープポリシリコン13をパターニングした後、第2層目のポリシリコンとの絶縁のために第1のポリシリコンを酸化して1000Åの酸化膜14を形成する(a図)。 次いで厚さ4000Åの第2のポリシリコン15を形成しリンドープを行った後にパターニングを行う(b,c図)。 次いでフォトレジスト16を塗布し(d図)、フォトレジストとポリシリコンのエッチングレートがほぼ同一のエッチレートとなる条件でポリシリコンの突起がなくなるまでエツチングを行う。 本実施例では第1層目のポリシリコンに重なった第2層目のポリシリコンの膜圧がほぼ半分(?2000Å)になるまでエッチングを行った(e図)。 フォトレジストをはくりした後、ポロンを6モル%、リンを5モル%含有したBPSG17を5000Å気相成長で形成した後、900℃N_(2)30分の熱処理を行ってだらしを行った。 次いで、0.8μのAl配線18を形成した。」(第2頁左上欄第2行ないし同頁左下欄第10行) 「〔発明の効果〕 以上説明したように本発明は、第2のポリシリコンの突起を除くことにより、層間膜の耐圧を向上し、更には半導体素子の平坦化を実現できる効果がある。」(第2頁右下欄第13ないし17行) ・「実効酸化膜厚100Å」(第2頁右上欄第8行及び第9行)との記載より、「第1ゲート絶縁膜12」が酸化膜で形成されていることは明らかであるから、ゲート酸化膜である。 ・第1図(c)及びその説明の「次いで厚さ4000Åの第2のポリシリコン15を形成しリンドープを行った後にパターニングを行う(b,c図)。」との記載から、第2のポリシリコンのパターニング後に、パターニングされた第1のポリシリコン上に開口部分が形成されていることは明らかである。 よって、刊行物1には、以下の発明(以下、「刊行物発明」という。)が記載されている。 「半導体装置のSi基板11上にゲート酸化膜を形成した後、該ゲート酸化膜上に第1の電極層としての第1のポリシリコン13をパターニングした後、該第1のポリシリコン13の上面、側面を酸化させて酸化膜14を形成する工程と、 第2の電極層としての第2のポリシリコン15を前記Si基板11の表面に前記第1のポリシリコン13からなるパターンを覆って形成した後、前記第2のポリシリコン15をパターニングして、前記第1のポリシリコン13のパターン上に開口部分を形成する工程と、 フォトレジスト16を前記第2のポリシリコン15を覆って前記Si基板11上に塗布する工程と、 前記フォトレジスト16と前記第2のポリシリコン15のエッチングレートがほぼ同一となる条件でエッチング処理を行う工程と、 前記第1のポリシリコン13にオーバーラップした前記第2のポリシリコン15の一部を少なくとも除去する工程と、 BPSG17を前記Si基板11上に形成し、熱処理でだらしを行う工程と、 前記BPSG17上にAl配線18を形成する工程とを備えた半導体装置の製造方法。」 刊行物2:特開平3-41764号公報 原査定の拒絶の理由に引用され、本願の出願前に日本国内で頒布された特開平3-41764号公報(以下、「刊行物2」という。)には、図1とともに、以下の事項が記載されている。 「(実施例) 以下、図面を参照して、この発明の実施例に係わる半導体メモリ装置およびその製造方法について説明する。 まず、第1図(a)ないし第1図(h)を参照して、第1の実施例に係わる半導体メモリ装置およびその製造方法について説明する。 第1図(a)ないし第1図(h)は、この発明の第1の実施例に係わる半導体メモリ装置を製造工程順に示した断面図である。 まず、第1図(a)に示すように、例えばp型シリコン基板101表面に、例えば選択酸化法により、素子分離領域として、選択的にフィールド酸化膜102を形成する。次に、このフィールド酸化膜102によって分離された素子領域表面に、例えば熱酸化法により、熱酸化膜103を形成する。 次に、第1図(b)に示すように、全面に、ホトレジスト104を塗布し、このホトレジスト104に、写真蝕刻法により、上記p型シリコン基板101中に形成される溝の開孔パターンを形成する。次に、この開孔パターンの形成されたホトレジスト104をマスクにして、例えばRIE法により、p型シリコン基板101に、溝105を形成する。 次に、第1図(c)に示すように、前記ホトレジスト104を除去し、前記溝105の側面に、熱酸化法により、熱酸化膜106を形成する。次に、全面に、例えばネガ型ホトレジスト107を塗布する。次に、このネガ型ホトレジスト107を、光照射により、例えば全面露光し、引き続き現像液により現像する。このとき、この現像されたネガ型ホトレジスト107が、前記溝105内の所定の深さに残置されるように現像する。このネガ型ホトレジスト107は、通常、未露光部分は現像液に溶けない。したがって、ネガ型ホトレジスト107の露光量を適切に調整、および現像時間等も適切に調整してやることにより、前記溝105内の所定の深さに、ネガ型ホトレジスト107を残置させることが可能となる。すなわち、ネガ型ホトレジスト107に対する露光量、現像時間を調節してやるだけで、簡単に、しかも高精度でコンタクト部108の大きさ等を変えることが可能となる。 次に、第1図(d)に示すように、溝105内に残置されたネガ型ホトレジスト107をマスクとして、例えばフッ化アンモニウムによるウェットエッチングにより、熱酸化膜106を除去し、p型シリコン基板101の表面が露出するようにコンタクト部208を、溝105側面に形成する。このとき、コンタクト部108の形成は、溝105内に残置されたネガ型ホトレジスト107をマスクに自己整合的に形成することができる。 次に、第1図(e)に示すように、前記ネガ型ホトレジスト107を除去し、コンタクト部108、および溝205内も含み、全面に、例えばCVD法により、ストレージノード電極となる第1のポリシリコン層109を、例えば厚さ100nm程度形成する。このとき、ポリシリコン層210は、n型不純物であるヒ素(As)が、1×10^(20)cm^(-3)程度含有されるように形成する。」(第4頁左上欄第11行ないし同頁右下欄第11行) ここで、刊行物2には、「ネガ型ホトレジスト」を用いる旨記載されているが、刊行物2の「次に、このネガ型ホトレジスト107を、光照射により、例えば全面露光し、引き続き現像液により現像する。このとき、この現像されたネガ型ホトレジスト107が、前記溝105内の所定の深さに残置されるように現像する。このネガ型ホトレジスト107は、通常、未露光部分は現像液に溶けない。」(第4頁右上欄第20行ないし同頁左下欄第6行)、言い換えると、ホトレジストを露光し、現像して、露光された部分を現像液により除去し、「未露光部分は現像液に溶けない」ことにより、光が届かない溝内のホトレジストは「前記溝105内の所定の深さに残置される」との記載から、「ネガ型ホトレジスト」が「ポジ型ホトレジスト」の誤記であることは明らかであり、以下においては、「ネガ型ホトレジスト」を「ポジ型ホトレジスト」と読み替えて、検討する。 第4 対比 本願発明と刊行物発明の対比 (a)刊行物発明の「Si基板」、「ゲート酸化膜」、「第1の電極層としての第1のポリシリコン13」、「酸化膜14」、「第2の電極層としての第2のポリシリコン15」、「開口部分」、「フォトレジスト16」、「BPSG17」及び「Al配線18」は、それぞれ、本願発明の「シリコン基板」、「第1のゲート酸化膜」、「第1の電極層としてポリシリコン膜」、「絶縁膜」、「第2の電極層としてポリシリコン膜」、「開口部」、「レジスト」、「層間絶縁膜」及び「金属膜からなる配線層」に相当する。 (b)したがって、刊行物発明の「半導体装置のSi基板11上にゲート酸化膜を形成した後、該ゲート酸化膜上に第1の電極層としての第1のポリシリコン13をパターニングした後、該第1のポリシリコン13の上面、側面を酸化させて酸化膜14を形成する工程」は、本願発明の「半導体装置のシリコン基板上に第1のゲート酸化膜を形成した後、該第1のゲート酸化膜上に第1の電極層としてポリシリコン膜をパターニング形成した後、該第1のポリシリコン膜の上面、側面を酸化させる事で絶縁膜形成を行う工程」に相当し、刊行物発明の「第2の電極層としての第2のポリシリコン15を前記Si基板11の表面に前記第1のポリシリコン13からなるパターンを覆って形成した後、前記第2のポリシリコン15をパターニングして、前記第1のポリシリコン13のパターン上に開口部分を形成する工程」は、本願発明の「第2の電極層としてポリシリコン膜をシリコン基板表面全面に該第1のポリシリコン膜からなるパターンを覆う様に被覆形成を行った後、第2のポリシリコン膜をパターニング形成を行う事で第1のポリシリコン膜のパターン上に開口部を形成する工程」に相当する。 (c)半導体装置の製造工程において、シリコン基板上にレジストを塗布する際に、塗布後にレジストの表面を平坦にすることは慣用手段であるから、刊行物発明の「フォトレジスト16を前記第2のポリシリコン15を覆って前記Si基板11上に塗布する工程」は、本願発明の「レジストを全面塗布形成する事でシリコン基板の最上面を面一化する」「工程」に相当し、また、本願発明の「レジストを全面塗布形成する事でシリコン基板の最上面を面一化するか、もしくは第2のポリシリコン膜の突起領域が薄いレジスト膜厚にて形成される膜厚にてレジスト膜形成が成される工程」は、「レジストを全面塗布形成する事でシリコン基板の最上面を面一化する」工程、または「第2のポリシリコン膜の突起領域が薄いレジスト膜厚にて形成される膜厚にてレジスト膜形成が成される工程」の択一的記載である。 したがって、刊行物発明の「フォトレジスト16を前記第2のポリシリコン15を覆って前記Si基板11上に塗布する工程」は、本願発明の「レジストを全面塗布形成する事でシリコン基板の最上面を面一化するか、もしくは第2のポリシリコン膜の突起領域が薄いレジスト膜厚にて形成される膜厚にてレジスト膜形成が成される工程」に相当する。 (d)刊行物発明の「前記フォトレジスト16と前記第2のポリシリコン15のエッチングレートがほぼ同一となる条件でエッチング処理を行う工程と、 前記第1のポリシリコン13にオーバーラップした前記第2のポリシリコン15の一部を少なくとも除去する工程」において、「前記フォトレジスト16と前記第2のポリシリコン15のエッチングレートがほぼ同一となる条件でエッチング処理を行う工程」の後に、「前記第1のポリシリコン13にオーバーラップした前記第2のポリシリコン15の一部を少なくとも除去する工程」を実施するのであるから、「前記第1のポリシリコン13にオーバーラップした前記第2のポリシリコン15の一部を少なくとも除去する工程」の直前の時点、言い換えると、「前記フォトレジスト16と前記第2のポリシリコン15のエッチングレートがほぼ同一となる条件でエッチング処理を行う工程」が終了した直後の時点には、「前記第2のポリシリコン15」の一部が、エッチング処理された表面に露出していることは明らかである。 また、本願発明の「該レジスト膜塗布形成の後に全面露光を行い、引き続いて現像を行う事で、前記レジスト塗布膜から前記第2のポリシリコン膜の突起部のみを選択的に露出せしめる工程」においても、「前記レジスト塗布膜から前記第2のポリシリコン膜」「を選択的に露出せしめる工程」を備えている。 したがって、刊行物発明の「前記フォトレジスト16と前記第2のポリシリコン15のエッチングレートがほぼ同一となる条件でエッチング処理を行う工程」は、本願発明の「前記レジスト塗布膜から前記第2のポリシリコン膜」「を選択的に露出せしめる工程」に相当する。 (e)刊行物発明の「前記第1のポリシリコン13にオーバーラップした前記第2のポリシリコン15の一部を少なくとも除去する工程」において、前の工程で表面に露出した「前記第2のポリシリコン15の一部を少なくとも除去」していることは明らかである。 また、本願発明の「前記レジスト塗布膜から選択的に露出せしめられた第2のポリシリコン膜をエッチング、除去する事で第2のポリシリコン膜の突起形状の緩和、もしくは除去を行う工程」においても、「前記レジスト塗布膜から選択的に露出せしめられた第2のポリシリコン膜をエッチング」することにより「除去している」ことは明らかである。 したがって、刊行物発明の「前記第1のポリシリコン13にオーバーラップした前記第2のポリシリコン15の一部を少なくとも除去する工程」は、本願発明の「前記レジスト塗布膜から選択的に露出せしめられた第2のポリシリコン膜をエッチング」により「第2のポリシリコン膜」の「除去を行う工程」に相当する。 (f)刊行物発明の「BPSG17を」「熱処理でだらしを行う」ことは、BPSGを熱処理によりその表面を平坦にすることを意味することは明らかであるから、刊行物発明の「BPSG17を前記Si基板11上に形成し、熱処理でだらしを行う工程」は、本願発明の「層間絶縁膜を被覆形成した後に平坦化の熱処理を施」す工程に相当する。 (g)刊行物発明において、「前記BPSG17上にAl配線18を形成する」際に、Al配線18によりBPSG17が被覆されることは明らかであるから、刊行物発明の「前記BPSG17上にAl配線18を形成する工程」は、本願発明の「金属膜からなる配線層の被覆形成を行う」工程に相当する。 したがって、本願発明と刊行物発明とは、 「半導体装置のシリコン基板上に第1のゲート酸化膜を形成した後、該第1のゲート酸化膜上に第1の電極層としてポリシリコン膜をパターニング形成した後、該第1のポリシリコン膜の上面、側面を酸化させる事で絶縁膜形成を行う工程と、 第2の電極層としてポリシリコン膜をシリコン基板表面全面に該第1のポリシリコン膜からなるパターンを覆う様に被覆形成を行った後、第2のポリシリコン膜をパターニング形成を行う事で第1のポリシリコン膜のパターン上に開口部を形成する工程と、 レジストを全面塗布形成する事でシリコン基板の最上面を面一化するか、もしくは第2のポリシリコン膜の突起領域が薄いレジスト膜厚にて形成される膜厚にてレジスト膜形成が成される工程と、 前記レジスト塗布膜から前記第2のポリシリコン膜を選択的に露出せしめる工程と、 前記レジスト塗布膜から選択的に露出せしめられた第2のポリシリコン膜をエッチングにより第2のポリシリコン膜の除去を行う工程と、 層間絶縁膜を被覆形成した後に平坦化の熱処理を施し、続いて金属膜からなる配線層の被覆形成を行う事を特徴とする半導体装置の製造方法。」である点で一致し、以下の点で相違する。 相違点1 本願発明は、「該レジスト膜塗布形成の後に全面露光を行い、引き続いて現像を行う事で、前記レジスト塗布膜から前記第2のポリシリコン膜の突起部のみを選択的に露出せしめる工程」を備えているのに対し、刊行部発明は、「前記フォトレジスト16と前記第2のポリシリコン15のエッチングレートがほぼ同一となる条件でエッチング処理を行う工程」を備えている点。 相違点2 本願発明は、「前記レジスト塗布膜から選択的に露出せしめられた第2のポリシリコン膜をエッチング、除去する事で第2のポリシリコン膜の突起形状の緩和、もしくは除去を行う工程」を備えているのに対し、刊行物発明は、「前記第1のポリシリコン13にオーバーラップした前記第2のポリシリコン15の一部を少なくとも除去する工程」を備えている点。 第5 当審の判断 以下において、各相違点について検討する。 相違点1について (a)刊行物2の第1図(c)及びその説明の「次に、第1図(c)に示すように、前記ホトレジスト104を除去し、前記溝105の側面に、熱酸化法により、熱酸化膜106を形成する。次に、全面に、例えばネガ型ホトレジスト107を塗布する。次に、このネガ型ホトレジスト107を、光照射により、例えば全面露光し、引き続き現像液により現像する。このとき、この現像されたネガ型ホトレジスト107が、前記溝105内の所定の深さに残置されるように現像する。このネガ型ホトレジスト107は、通常、未露光部分は現像液に溶けない。したがって、ネガ型ホトレジスト107の露光量を適切に調整、および現像時間等も適切に調整してやることにより、前記溝105内の所定の深さに、ネガ型ホトレジスト107を残置させることが可能となる。すなわち、ネガ型ホトレジスト107に対する露光量、現像時間を調節してやるだけで、簡単に、しかも高精度でコンタクト部108の大きさ等を変えることが可能となる。」(第4頁右上欄第16行ないし同頁左下欄第14行)との記載から、溝105が形成されたシリコン基板101の全面にポジ型ホトレジスト107を塗布し、光照射により、全面露光し、引き続き現像液により現像することにより、露光された所定の深さまでポジ型ホトレジスト107を除去し、所定の深さより深い部分のポジ型ホトレジスト107を未露光の溝内に残すこと、言い換えると、表面に凹凸がある半導体基板にポジ型ホトレジスト107を塗布し、光照射により、全面露光し、引き続き現像液により現像することにより、露光された所定の深さまでポジ型ホトレジスト107を除去し、所定の深さより深い部分のポジ型ホトレジスト107を未露光の凹部に残すことが記載されている。 (b)半導体装置の製造方法の工程において、表面に凹凸が形成された半導体基板上にポジ型ホトレジストを塗布・平坦化した後、ポジ型ホトレジストを露光・現像することにより、半導体基板表面の凹凸部の凹部に露光されないポジ型ホトレジストを残して、表面をほぼ平坦とすることは、半導体技術の分野において、以下の周知文献1ないし3に記載されるように、従来周知の技術である。 そして、ポジ型ホトレジストが露光・現像された後の表面に関して、凸部が露出し、凹部にポジ型ホトレジストが残っていることは、明らかである。 周知文献1:特開平4-242928号公報 周知文献1の図1とともに,以下の事項が記載されている。 「【0001】 【産業上の利用分野】本発明は半導体装置の製造方法に関し、特に層間絶縁膜の平坦化に関する。」 「【0008】まず、図1(a)に示すように、素子領域を設けた半導体基板1の上にアルミニウム配線3を選択的に設け、アルミニウム配線3を含む表面にCVD法により酸化シリコン膜2を堆積する。次に、酸化シリコン膜2の上に塗布膜としてSOG膜4を形成し、SOG膜4の上に厚いポジ型フォトレジスト膜5をアルミニウム配線3の約2倍の厚さに塗布して上面を平坦化する。 【0009】次に、図1(b)に示すように、ポジ型フォトレジスト膜5を全面露光し、現像してアルミニウム配線3の上のポジ型フォトレジスト膜5を除去してアルミニウム配線3以外の領域の凹部にポジ型フォトレジスト膜5を残す。 【0010】次に、図1(c)に示すように、RIE法により全面をエッチングして酸化シリコン膜2の上のSOG膜4を除去する。 【0011】次に、図1(d)に示すように、ポジ型フォトレジスト膜5を除去する。」 周知文献2:特開平5-160275号公報 周知文献2には、図6とともに,以下の事項が記載されている。 「【0001】 【産業上の利用分野】この発明は半導体装置の製造方法に関し、特に層間絶縁膜の表面平坦化技術に係わるものである。」、 「【0018】実施例2.また、図6はこの発明の実施例2による半導体装置の製造方法を示す断面図である。ここでは、層間絶縁膜6を堆積してリフローした後、層間絶縁膜6上の全面に第1のホトレジスト膜10を2.0μm以上、例えば約2.2μmの膜厚に塗布する。続いて、適正露光量より低い露光量でシリコン基板1上に全面露光を行い、現像する。これにより図6に示すように、層間絶縁膜6表面の段差凹部に第1のホトレジスト膜10が残存する。次に、エッチバック法により全面ドライエッチングを行って層間絶縁膜6表面の段差凹部をエッチング除去し、その後第1のホトレジスト膜10を除去する。これにより層間絶縁膜6表面の平坦性は向上する。」 周知文献3:特開平3-8338号公報 周知文献3には、図1とともに,以下の事項が記載されている。 「(イ)産業上の利用分野 本発明は簡単な手法で平坦化が可能な多層配線構造の製造方法に関する。」(第1頁右下欄第5ないし7行)、 「(ヘ)実施例 以下に本発明による方法の一実施例を第1図を用いて詳細に説明する。 先ず第1図Aに示すように、トランジスタ等の形成が終了した半導体基板(1)の表面にシリコン酸化膜(SiO_(2))等の絶縁膜(2)を介して膜厚数μのAl又はAl-Si層を蒸着又はスパッタ法により堆積し、これをホトマスクを用いてパターニングすることにより第1の配線層(3)を形成する。第1の配線層(3)は基板(1)表面に形成した拡散層と絶縁膜(2)のコンタクトホールを介して接触される。 その後、CVD法を利用して全面にPSG(リン・シリケート・グラス)等から成る層間絶縁膜(4)を第1の配線層(3)を覆うように形成する。この段階で層間絶縁膜(4)の表面は第1の配線層(3)の膜厚により不可避的に段差が生じ、凸部(5)が形成される。 次に第1図Bに示すように、例えばAZ-1350(SHIPLEY:商品名)等のポジ型レジストをスピンオン塗布法により全面に塗布し、ベーキングしてレジスト膜(6)を形成する。レジスト膜(6)は、スピンオン塗布法の回転数と回転時間を制御することにより層間絶縁膜(4)の凸部(5)では薄く、逆に低い部分では厚く形成し、その表面が平坦面となるように形成する。 次に第1図Cに示すように、ホトマスクを使用せず全面に露光光を照射する。ポジ型レジスト膜(6)は表面から順次感光していくので、この時層間絶縁膜(4)の凸部(5)上の薄いレジスト膜(6)の分だけ(図示x)が感光して現像液に溶解するように露光量を調整する。 次に第1図Dに示すように、レジスト膜(6)を現像することによりレジスト膜(6)の感光した部分だけを除去して層間絶縁膜(4)の凸部(5)の頂上を露出し、 第1図Eに示すように、現像で除去されなかったレジスト膜(6)をマスクとしてドライ手法、又はウェット方式でエッチング時間等のファクターを制御することにより、層間絶縁膜(4)の凸部(5)だけを除去するように層間絶縁膜(4)をエッチング除去する。 そして第1図Fに示すように、残ったレジスト膜(6)を除去して、平坦化された層間絶縁膜(4)を得る。その後、さらに上層の配線層(第2の配線層)の形成へと工程が移行する。」(第2頁右上欄第3行ないし右下欄第7行) (c)刊行物発明の「前記フォトレジスト16と前記第2のポリシリコン15のエッチングレートがほぼ同一となる条件でエッチング処理を行う工程」における、「前記フォトレジスト16」を除去する工程として、「前記フォトレジスト16と前記第2のポリシリコン15のエッチングレートがほぼ同一となる条件でエッチング処理を行う」ことに代えて、上記(a)で検討したとおりの、刊行物2に記載される、表面に凹凸がある半導体基板にポジ型ホトレジストを塗布し、光照射により、全面露光し、引き続き現像液により現像することにより、露光された所定の深さまでポジ型ホトレジストを除去し、所定の深さより深い部分のポジ型ホトレジストを未露光の凹部に残す工程を適用することは当業者が何ら困難性なくなし得たものであって、その際、上記(b)に記載した、半導体装置の製造方法の工程において、表面に凹凸が形成された半導体基板上にポジ型ホトレジストを塗布・平坦化した後、ポジ型ホトレジストを露光・現像することにより、半導体基板表面の凹凸部の凹部に露光されないポジ型ホトレジストを残して、表面をほぼ平坦とするとの、半導体技術の分野における、従来周知の技術を考慮するとともに、ポジ型ホトレジストを塗布・平坦化する前の半導体基板の表面に突起部が存在する場合に、ポジ型ホトレジストの露光深さを適宜設定することにより、ポジ型ホトレジストの露光・現像後の表面に突起部が露出するようになし得ることは明らかである。 したがって、刊行物発明が、本願発明の如く、「該レジスト膜塗布形成の後に全面露光を行い、引き続いて現像を行う事で、前記レジスト塗布膜から前記第2のポリシリコン膜の突起部のみを選択的に露出せしめる工程」を備えたものとすることは、当業者が容易になし得たものである。 相違点2について (a)刊行物発明の「前記第1のポリシリコン13にオーバーラップした前記第2のポリシリコン15の一部を少なくとも除去する工程」において、第2のポリシリコン15がエッチングにより除去されていることは明らかである。 (b)上記「相違点1について」において検討したとおり、刊行物発明の「前記フォトレジスト16と前記第2のポリシリコン15のエッチングレートがほぼ同一となる条件でエッチング処理を行う」ことに代えて、表面に凹凸がある半導体基板にポジ型ホトレジストを塗布し、光照射により、全面露光し、引き続き現像液により現像することにより、露光された所定の深さまでポジ型ホトレジストを除去し、所定の深さより深い部分のポジ型ホトレジストを未露光の凹部に残す工程を適用することにより、ポジ型レジストの露光・現像後において、第2のポリシリコンの突起部が露出していることは明らかである。 (c)したがって、刊行物発明において、第2のポリシリコンの突起部が露出した状態でエッチング処理を行う、言い換えれば、「前記第1のポリシリコン13にオーバーラップした前記第2のポリシリコン15の一部を少なくとも除去する工程」を実施すると、エッチング処理により除去される突起部の程度により、「第2のポリシリコン膜の突起形状の緩和」であるか「除去」であるかは異なるものの、少なくとも第2のポリシリコンの突起部が除去されることは明らかである。 (d)よって、相違点2については、本願発明と刊行物発明とは、実質的に相違しない。 よって、本願発明は、刊行物1及び2に記載された発明から当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により、特許を受けることができない。 第6 むすび 以上のとおりであるから、本願は、特許法第29条第2項の規定により拒絶されるべきものである。 よって、結論のとおり審決する。 |
審理終結日 | 2008-12-05 |
結審通知日 | 2008-12-16 |
審決日 | 2009-01-05 |
出願番号 | 特願平8-281665 |
審決分類 |
P
1
8・
121-
Z
(H01L)
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最終処分 | 不成立 |
前審関与審査官 | 井原 純 |
特許庁審判長 |
河合 章 |
特許庁審判官 |
安田 雅彦 近藤 幸浩 |
発明の名称 | 半導体装置の製造方法 |
代理人 | 相田 伸二 |