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審決分類 審判 査定不服 2項進歩性 特許、登録しない。 G06F
審判 査定不服 特17 条の2 、4 項補正目的 特許、登録しない。 G06F
管理番号 1193635
審判番号 不服2007-14847  
総通号数 112 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2009-04-24 
種別 拒絶査定不服の審決 
審判請求日 2007-05-24 
確定日 2009-03-05 
事件の表示 特願2004-317466「情報処理装置」拒絶査定不服審判事件〔平成17年 4月 7日出願公開、特開2005- 92894〕について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 第1.手続の経緯
本願は、平成6年12月12日に出願した特願平6-307230号の一部を平成16年11月1日に新たな特許出願としたものであって、平成19年1月29日付けで拒絶理由通知がなされ、同年4月9日付けで手続補正がなされたが、同年4月17日付けで拒絶査定がなされ、これに対し、同年5月24日に審判請求がなされるとともに、同日付けで手続補正がなされ、同年5月29日付けで手続補正がなされ、平成20年4月24日付けで審尋がなされ、同年6月30日付けで回答書が提出されたものである。


第2.平成19年5月24日付けの手続補正についての補正却下の決定
[補正却下の決定の結論]
平成19年5月24日付けの手続補正を却下する。

[理由]
1.本件補正1
平成19年5月24日付けの手続補正(以下、「本件補正1」という)は、特許請求の範囲については請求項1のみを補正するものであるが、当該本件補正1により、平成19年4月9日付けの手続補正により補正された特許請求の範囲の記載
「【請求項1】
CPU部と、
キャッシュメモリ又はRAMとして動作可能な第1のメモリ部と、キャッシュメモリ又はRAMとして動作可能な第2のメモリ部とで構成されるキャッシュメモリ部と
を有し、
前記第1のメモリ部は、複数のデータを有する複数のブロックで構成され、
前記第1のメモリ部は、RAMとして動作する様に設定された場合、RAMアドレスの一部を保持するRAMアドレス記憶回路を含む様に構成され、
前記CPU部からのアドレスは、第1の部分と、前記複数のブロックのうちのいずれかのブロックを選択するための第2の部分と、選択された前記ブロックの中のいずれかのデータを特定するための第3の部分とを有し、
前記CPU部から前記第1のメモリ部へのアクセスは、前記CPU部からのアドレスの前記第1の部分と、前記RAMアドレス記憶回路が保持する前記RAMアドレスとを比較することにより決定することを特徴とする情報処理装置。
【請求項2】
前記第2のメモリ部は、前記CPU部からのアドレスの第4の部分と比較されるアドレスタグデータを保持しており、この比較により前記CPU部からのアドレスが前記キャッシュメモリ部の前記第2のメモリ部にヒットするかミスするかを決定することを特徴とする請求項1記載の情報処理装置。
【請求項3】
前記第2のメモリ部は複数のデータを有する複数のブロックで構成されており、
前記CPU部からのアドレスは、前記第2のメモリ部を構成する複数のブロックのうちのいずれかのブロックを選択するための第5の部分と、選択された前記ブロックの中のいずれかのデータを特定するための第6の部分をさらに有することを特徴とする請求項2記載の情報処理装置。
【請求項4】
前記CPU部からのアドレスのうち前記第1及び第4の部分は、互いに重複したアドレスビットを含むことを特徴とする請求項3記載の情報処理装置。
【請求項5】
前記第2のメモリ部は複数のデータを有する複数のブロックで構成されており、前記CPU部からのアドレスのうち第4の部分と比較されるアドレスタグデータを保持しており、この比較により前記CPU部からのアドレスが前記キャッシュメモリ部の前記第2のメモリ部にヒットするかミスするかを決定し、
前記CPU部からのアドレスは、前記第1又は第2のメモリ部を構成する前記複数のブロックのうちのいずれかのブロックを選択するための第2の部分と、前記第1又は第2のメモリ部で選択された前記ブロックの中のいずれかのデータを特定するための第3の部分を有することを特徴とする請求項1記載の情報処理装置。
【請求項6】
前記CPU部からのアドレスの前記第1及び第4の部分は互いに重複したアドレスビットを含むことを特徴とする請求項5記載の情報処理装置。
【請求項7】
前記第2のメモリ部は、ブロック転送動作を実行する機能を有し、前記第2のメモリ部が前記ブロック転送動作を実行している時、前記CPU部は前記第1のメモリ部をアクセス可能であることを特徴とする請求項1記載の情報処理装置。」(以下、この特許請求の範囲に記載された請求項を「本件補正1前の請求項」という)

は、

「【請求項1】
CPU部と、
キャッシュメモリ又はRAMとして動作可能な第1のメモリ部と、キャッシュメモリ又はRAMとして動作可能な第2のメモリ部とで構成されるキャッシュメモリ部と
を有し、
前記キャッシュメモリ部は、前記第1のメモリ部及び前記第2のメモリ部のアドレスバス及びデータバスを前記CPU部のアドレスバス及びデータバスに接続する第1及び第2の切替回路を備え、
前記第1のメモリ部は、複数のデータを有する複数のブロックで構成され、
前記第1のメモリ部は、RAMとして動作する様に設定された場合、RAMアドレスの一部を保持するRAMアドレス記憶回路を含む様に構成され、
前記CPU部からのアドレスは、第1の部分と、前記複数のブロックのうちのいずれかのブロックを選択するための第2の部分と、選択された前記ブロックの中のいずれかのデータを特定するための第3の部分とを有し、
前記CPU部から前記第1のメモリ部へのアクセスは、前記CPU部からのアドレスの前記第1の部分と、前記RAMアドレス記憶回路が保持する前記RAMアドレスとを比較することにより決定することを特徴とする情報処理装置。
【請求項2】
前記第2のメモリ部は、前記CPU部からのアドレスの第4の部分と比較されるアドレスタグデータを保持しており、この比較により前記CPU部からのアドレスが前記キャッシュメモリ部の前記第2のメモリ部にヒットするかミスするかを決定することを特徴とする請求項1記載の情報処理装置。
【請求項3】
前記第2のメモリ部は複数のデータを有する複数のブロックで構成されており、
前記CPU部からのアドレスは、前記第2のメモリ部を構成する複数のブロックのうちのいずれかのブロックを選択するための第5の部分と、選択された前記ブロックの中のいずれかのデータを特定するための第6の部分をさらに有することを特徴とする請求項2記載の情報処理装置。
【請求項4】
前記CPU部からのアドレスのうち前記第1及び第4の部分は、互いに重複したアドレスビットを含むことを特徴とする請求項3記載の情報処理装置。
【請求項5】
前記第2のメモリ部は複数のデータを有する複数のブロックで構成されており、前記CPU部からのアドレスのうち第4の部分と比較されるアドレスタグデータを保持しており、この比較により前記CPU部からのアドレスが前記キャッシュメモリ部の前記第2のメモリ部にヒットするかミスするかを決定し、
前記CPU部からのアドレスは、前記第1又は第2のメモリ部を構成する前記複数のブロックのうちのいずれかのブロックを選択するための第2の部分と、前記第1又は第2のメモリ部で選択された前記ブロックの中のいずれかのデータを特定するための第3の部分を有することを特徴とする請求項1記載の情報処理装置。
【請求項6】
前記CPU部からのアドレスの前記第1及び第4の部分は互いに重複したアドレスビットを含むことを特徴とする請求項5記載の情報処理装置。
【請求項7】
前記第2のメモリ部は、ブロック転送動作を実行する機能を有し、前記第2のメモリ部が前記ブロック転送動作を実行している時、前記CPU部は前記第1のメモリ部をアクセス可能であることを特徴とする請求項1記載の情報処理装置。」(以下、この特許請求の範囲に記載された請求項を「本件補正1後の請求項」という)
に補正された。

2.補正の適否
(1)特許法第17条の2第3項に規定する要件についての検討
本件補正1前の請求項と本件補正1後の請求項の、それぞれの対応関係は以下のとおりである。
本件補正1前の請求項 本件補正1後の請求項
1 → 1
2 → 2
3 → 3
4 → 4
5 → 5
6 → 6
7 → 7
したがって、本件補正1が、特許法第17条の2第3項第1号の請求項の削除に該当するものでないことは明らかである。

以下、請求項1についてする本件補正1が、特許法第17条の2第4項第2号に規定する特許請求の範囲の減縮に該当するかどうか検討する。

前記請求項1についてする補正は、本件補正1前の請求項1に、
「前記キャッシュメモリ部は、前記第1のメモリ部及び前記第2のメモリ部のアドレスバス及びデータバスを前記CPU部のアドレスバス及びデータバスに接続する第1及び第2の切替回路を備え、」
という事項を追加するものである。

前記補正は、本件補正1後の請求項1に、本件補正1前の請求項1には記載のない、第1のメモリ部及び前記第2のメモリ部の「アドレスバス及びデータバス」、CPU部の「アドレスバス及びデータバス」及び「第1及び第2の切替回路」という新たな構成を追加するものである。
したがって、前記補正は、本件補正1前の請求項1における発明の構成に欠くことができない事項である「キャッシュメモリ又はRAMとして動作可能な第1のメモリ部と、キャッシュメモリ又はRAMとして動作可能な第2のメモリ部とで構成されるキャッシュメモリ部」に、「前記第1のメモリ部及び前記第2のメモリ部のアドレスバス及びデータバスを前記CPU部のアドレスバス及びデータバスに接続する第1及び第2の切替回路を備え」るという構成を新たに加えるものであり、本件補正1前の請求項1における発明の構成に欠くことができない事項である「キャッシュメモリ部」を概念的により下位のものに限定する補正であるとは認められない。

また、前記補正により、本件補正1後の請求項1における発明の構成に欠くことができない事項である前記「キャッシュメモリ部」には、「前記第1のメモリ部及び前記第2のメモリ部のアドレスバス及びデータバスを前記CPU部のアドレスバス及びデータバスに接続する」という、本件補正1前の請求項1の記載からは想定することができない別個の作用を追加されるものである。
したがって、前記補正は、本件補正1前の請求項1における発明の構成に欠くことができない事項である前記「キャッシュメモリ部」を概念的により下位のものに限定する補正ではない。

さらに、本件補正1前の請求項1に係る発明の解決しようとする課題は、「第1の部分と、前記複数のブロックのうちのいずれかのブロックを選択するための第2の部分と、選択された前記ブロックの中のいずれかのデータを特定するための第3の部分とを有」するCPU部からのアドレスを用いて、RAMとして動作する様に設定された場合の第1のメモリ部をアドレス管理し、前記CPU部からアクセス可能にすることであった。
これに対して、本件補正1後の請求項1に係る発明においては、上記課題に加え、キャッシュメモリ部の第1のメモリ部及び第2のメモリ部のアドレスバス及びデータバスをCPU部のアドレスバス及びデータバスに接続するように、前記第1及び第2のメモリ部と前記CPU部との接続を「切替」するという課題が追加された。
この、前記追加された、第1及び第2のメモリ部と前記CPU部との接続を「切替」するという本件補正1後の請求項1に係る発明の解決しようとする課題は、CPU部からのアドレスを用いてRAMとして動作する様に設定された場合の第1のメモリ部をCPU部がアクセス可能にするという、本件補正1前の請求項1に係る発明の解決しようとする課題をより概念的に下位にしたものであるとも、本件補正1前の請求項1に係る発明の解決しようとする課題と同種のものであるとも、認められない。
したがって、前記請求項1についてする補正は、発明が解決しようとする課題を変更するものである。

以上のように、前記請求項1についてする補正は、特許法第17条の2第3項第2号の特許請求の範囲の減縮(産業上の利用分野及び解決しようとする課題が同一である発明の構成に欠くことができない事項の範囲内において、その補正前発明の構成に欠くことができない事項の全部又は一部を限定するものに限る)を目的とするものとは認められない。

また、前記請求項1についてする補正が、特許法第17条の2第3項第3号の誤記の訂正に該当するものでないことは明らかである。さらに、原査定の拒絶の理由では、請求項1に対して明りょうでない記載について指摘していないことから、特許法第17条の2第3項第4号の明りょうでない記載の釈明(拒絶理由通知に係る拒絶の理由に示す事項についてするものに限る。)に該当するものとも認められない。したがって、前記請求項1についてする補正は、特許法第17条の2第3項の各号に掲げるいずれの事項を目的とするものにも該当しない。
以上のとおりであるから、前記請求項1についてする補正を含む本件補正1は、特許法第17条の2第3項の規定に違反するものである。

(2)小括
したがって、本件補正1は、平成6年法律第116号改正附則第6条によりなお従前の例によるとされる同法による改正前の特許法第17条の2第3項の規定に違反するので、同法第159条第1項において読み替えて準用する同法第53条第1項の規定により却下すべきものである。


第3.平成19年5月29日付けの手続補正についての補正却下の決定
[補正却下の決定の結論]
平成19年5月29日付けの手続補正を却下する。

[理由]
1.本件補正2
前記「第2」において記載したように、平成19年5月24日付けの手続補正は却下された。
したがって、平成19年5月29日付けの手続補正(以下、「本件補正2」という)は、平成19年4月9日付けの手続補正により補正された特許請求の範囲に記載された前記本件補正1前の請求項のそれぞれを、
「【請求項1】
CPU部と、
キャッシュメモリ又はRAMとして動作可能な第1のメモリ部と、キャッシュメモリ又はRAMとして動作可能な第2のメモリ部とで構成されるキャッシュメモリ部と
を有し、
前記キャッシュメモリ部は、前記第1のメモリ部及び前記第2のメモリ部のアドレスバス及びデータバスを前記CPU部のアドレスバス及びデータバスに接続する第1及び第2の切替回路を備え、
前記第1のメモリ部は、複数のデータを有する複数のブロックで構成され、
前記第1のメモリ部は、RAMとして動作する様に設定された場合、RAMアドレスの一部を保持するRAMアドレス記憶回路を含む様に構成され、
前記CPU部からのアドレスは、第1の部分と、前記複数のブロックのうちのいずれかのブロックを選択するための第2の部分と、選択された前記ブロックの中のいずれかのデータを特定するための第3の部分とを有し、
前記CPU部から前記第1のメモリ部へのアクセスは、前記CPU部からのアドレスの前記第1の部分と、前記RAMアドレス記憶回路が保持する前記RAMアドレスとを比較することにより決定することを特徴とする情報処理装置。
【請求項2】
前記第2のメモリ部は、前記CPU部からのアドレスの第4の部分と比較されるアドレスタグデータを保持しており、この比較により前記CPU部からのアドレスが前記キャッシュメモリ部の前記第2のメモリ部にヒットするかミスするかを決定することを特徴とする請求項1記載の情報処理装置。
【請求項3】
前記第2のメモリ部は複数のデータを有する複数のブロックで構成されており、
前記CPU部からのアドレスは、前記第2のメモリ部を構成する複数のブロックのうちのいずれかのブロックを選択するための第5の部分と、選択された前記ブロックの中のいずれかのデータを特定するための第6の部分をさらに有することを特徴とする請求項2記載の情報処理装置。
【請求項4】
前記CPU部からのアドレスのうち前記第1及び第4の部分は、互いに重複したアドレスビットを含むことを特徴とする請求項3記載の情報処理装置。
【請求項5】
前記第2のメモリ部は複数のデータを有する複数のブロックで構成されており、前記CPU部からのアドレスのうち第4の部分と比較されるアドレスタグデータを保持しており、この比較により前記CPU部からのアドレスが前記キャッシュメモリ部の前記第2のメモリ部にヒットするかミスするかを決定し、
前記CPU部からのアドレスは、前記第1又は第2のメモリ部を構成する前記複数のブロックのうちのいずれかのブロックを選択するための第2の部分と、前記第1又は第2のメモリ部で選択された前記ブロックの中のいずれかのデータを特定するための第3の部分を有することを特徴とする請求項1記載の情報処理装置。
【請求項6】
前記CPU部からのアドレスの前記第1及び第4の部分は互いに重複したアドレスビットを含むことを特徴とする請求項5記載の情報処理装置。
【請求項7】
前記第2のメモリ部は、ブロック転送動作を実行する機能を有し、前記第2のメモリ部が前記ブロック転送動作を実行している時、前記CPU部は前記第1のメモリ部をアクセス可能であることを特徴とする請求項1記載の情報処理装置。」(以下、この特許請求の範囲に記載された請求項を「本件補正2後の請求項」という)
に補正するものである。

2.補正の適否
本件補正2後の請求項1?7の記載は、それぞれ、本件補正1後の請求項1?7の記載と、変わるところがない。
したがって、前記「第2」の「2.補正の適否」で記載したと同じ理由により、本件補正2は、特許法第17条の2第3項の規定に違反するものである。

よって、本件補正2は、平成6年法律第116号改正附則第6条によりなお従前の例によるとされる同法による改正前の特許法第17条の2第3項の規定に違反するので、同法第159条第1項において読み替えて準用する同法第53条第1項の規定により却下すべきものである。


第4.本願発明について
1.本願発明
平成19年5月24日付けの手続補正及び平成19年5月29日付けの手続補正は上記のとおり却下されたので、本願の請求項1に係る発明(以下、「本願発明」という。)は、平成19年4月9日付けの手続補正書の特許請求の範囲の請求項1に記載された事項により特定される、以下のとおりのものである。
「CPU部と、
キャッシュメモリ又はRAMとして動作可能な第1のメモリ部と、キャッシュメモリ又はRAMとして動作可能な第2のメモリ部とで構成されるキャッシュメモリ部と
を有し、
前記第1のメモリ部は、複数のデータを有する複数のブロックで構成され、
前記第1のメモリ部は、RAMとして動作する様に設定された場合、RAMアドレスの一部を保持するRAMアドレス記憶回路を含む様に構成され、
前記CPU部からのアドレスは、第1の部分と、前記複数のブロックのうちのいずれかのブロックを選択するための第2の部分と、選択された前記ブロックの中のいずれかのデータを特定するための第3の部分とを有し、
前記CPU部から前記第1のメモリ部へのアクセスは、前記CPU部からのアドレスの前記第1の部分と、前記RAMアドレス記憶回路が保持する前記RAMアドレスとを比較することにより決定することを特徴とする情報処理装置。」

2.引用文献
これに対して、原査定の拒絶の理由に引用された特開平6-309216号公報(以下、「引用文献」という)には、図面とともに次の事項が記載されている(備考:下線は、参考のために当審で付したものである)。

(ア)「【0004】
【課題を解決するための手段】本発明によるデ-タ処理システムは、プロセッサと、所定のメモリ・アドレス数で複数のデ-タ・エントリを格納するメモリとを有する。そのメモリは、プロセッサによって与えられる必要なメモリ・アドレスのタグ・フィ-ルドを、通信バスを介して使用し、メモリに格納されている選択されたデ-タ・エントリにアクセスする。メモリは、予め決定される格納セット数を有し、その各々は、制御レジスタに格納されるモ-ド選択値に応答して、キャッシュ・メモリとして又はスタティック・ランダム・アクセス・メモリとして動作すべく個別に配置される。各格納セットは、キャッシュ動作モ-ドにおいて所定数のタグ・エントリ数を格納し、SRAM動作モ-ドにおいて所定数のデ-タ・エントリを選択的に格納する第1配列と、複数のデ-タ・エントリを格納する第2配列とを有する。制御レジスタにおけるモ-ド選択ビットは、各格納セットの配置がキャッシュ・メモリ又はSRAMの何れであるかを示す。選択論理は各格納セットに結合される。第1論理値を有するモ-ド選択ビットに応答して、その選択論理は、必要とされるメモリ・アドレスのタグ・フィ-ルドと、SRAM動作モ-ドにおける格納セットのメモリ・バンク・ベ-ス(memory bank base)・アドレスを比較し、そのメモリにおけるアクセス・「ヒット」を決定する。アクセス・ヒットが生じると、選択論理は必要とされるアドレスにおいて所定のビットを使用し、前記プロセッサによって必要とされるアドレス・デ-タ・リ-ド又はライトに応答して、アクセスされるべき第1配列又は第2配列の何れかを選択する。」

(イ)「【0007】本発明にあっては、命令キャッシュ・モジュ-ル14は2重目的モジュ-ルであり、これはプロセッサ12に対して1kバイト命令キャッシュおよびスタティック・ランダム・アクセス・メモリ(以下「命令キャッシュ/SRAMモジュ-ル14」という)として使用することが可能である。SRAMとして用いる場合、命令キャッシュ14は、プロセッサの命令および/又はデ-タの一般的な格納に対して高速なメモリを提供する。したがって、命令キャッシュ・モジュ-ル/SRAM14は、モジュ-ル14の一部分が命令キャッシュとして機能し(Iキャッシュ・モ-ド)、他の部分はSRAMとして(SRAMモ-ド)として機能する「2重(dual)」のモ-ドで動作すべく構成される。」

(ウ)「【0018】図3は本発明による命令キャッシュ・モジュ-ルのブロック図である。本発明の好適実施例にあっては、Iキャッシュ・モ-ドにおいて、命令キャッシュ/SRAMモジュ-ル14は、各64ラインの4セット(セット0-3)を有するセット関連命令キャッシュ(set associateve instruction cache)として構成される。既に述べたように、命令キャッシュ/SRAMモジュ-ル14がIキャッシュ・モ-ドにあるとき、モジュ-ル配置レジスタ40がそのことを示す。各キャッシュ・ラインは、タグ・アレイ58内に格納されるアドレス・タグ(TAG)と、1ワ-ド当り有効(「V」)ビット62から構成される状態の情報と、ライン・アレイ60内に格納される命令情報の4バイト(LINE)とを含む。アドレス・タグは、物理アドレスの上位24ビットを含む。動作時にあっては、プロセッサ12がフェッチ要求命令をなすとき、命令キャッシュ/SRAMモジュ-ル14はアドレス50の6ビットを使用し、プロセッサ・バス26を介するものとすれば、タグ・アレイ58内で指定するオフセットとして、64ラインのうち1つを選択する。比較論理66は、選択されたキャッシュ・ラインからそのタグを、マルチプレクサ64を介するものとすれば、物理アドレス・ビットA31-A8に対して比較する。もしタグの任意の1つが一致してラインの状態が有効であるならば、ORゲ-ト68で示されるように、ANDゲ-ト70はキャッシュ・「ヒット」を示す。キャッシュ・ヒットが生じると、リ-ド/ライト制御論理56は、ライン・アレイ60からマルチプレクサ74に読み込まれるべき必要な命令をイネ-ブルする。ANDゲ-ト72は、マルチプレクサ74の動作を制御するために制御信号を与える。従って必要な命令は、バッファ76を介してプロセッサ12に伝達される。」

(エ)「【0019】本発明の好適実施例にあっては、命令キャッシュ/SRAMモジュ-ル14における各4セットは、プロセッサ(CPU)バス26を介して、プロセッサ12によってのみアクセス可能な512バイトSRAMとして利用される。従って、各SRAMバンク(キャッシュ・セット)は512バイトのバウンダリ(boundary)に沿って再配置され、各セットの動作モ-ド(Iキャッシュ又はSRAM)は他のセットの動作モ-ドに対して独立である。メモリ・バンク(キャッシュ・セット)の内容全体は、モジュ-ル配置レジスタ(MCR)40におけるLWPビットをセットすることによって書き込み保護される。本発明にあっては、SRAM配置と通常のキャッシュ配置との間の主要な相違点は、タグ格納エントリ又はユ-ザ特定ベ-ス・アドレスを用いて、タグ格納エントリ又はベ-ス・アドレス・レジスタ41に格納されるユ-ザ特有のベ-ス・アドレスの何れかを選択し、その必要とされるアドレス50に合わせていることである。したがって、あるセットがRAMバンクとして用いられている場合(モジュ-ル配置レジスタ40においてセット・モ-ド(MD)ビットによって決定される場合)、必要なアドレス50のTAGフィ-ルドは、比較論理66によりベ-ス・アドレス・レジスタ41に対して比較されてアクセス・「ヒット」を決定する。
【0020】SRAMモ-ドにあっては、アクセス・「ヒット」が生じるとき、ANDゲ-ト72は必要なアドレス50のTAGフィ-ルドの最下位ビット(ビット8)を用いて、必要なアドレス・デ-タのリ-ド/ライトに対してタグ・アレイ58又はライン・アレイ60の何れかを選択する。リ-ド・「ヒット」・アクセスの場合、ANDゲ-ト70は「ヒット」信号をリ-ド/ライト制御論理56に提供して、タグ・アレイ58又はライン・アレイ60の何れかから読み込まれるべき必要なデ-タをイネ-ブルする。要求されたアクセスがデ-タ・ライトのとき、リ-ド/ライト制御論理56はタグ・アレイ58又はライン・アレイ60の何れかに書き込まれるべきデ-タ52をCPUバス26からイネ-ブルする。アクセス・「ミス」が生じたとき(SRAMモ-ドにおいて)、必要なデ-タはデ-タ処理システム10における他の資源(すなわち外部メモリ30)から取り出される。従ってSRAMモ-ドにあっては、各バンクはIキャッシュ・モ-ドにおけるセットの2倍のデ-タ蓄積容量を有する。これは、ランダムに散らばったデ-タおよび命令のキャッシング(cashing)を行うか、または、隣接するメモリ範囲におけるデ-タおよび命令の2倍の量を保持するかの何れを採用するかによって得られるものである。本発明は、ライン・アレイ60に加えてRAMとしてタグ・アレイ58を使用することによってデ-タ保持容量を増進させている。その結果、キャッシュ・セットがRAMとして用いられるとき、RAM容量は増進し、タグ・メモリ・セルの利用性を改善する。」


(ア)の「デ-タ処理システムは、プロセッサと、所定のメモリ・アドレス数で複数のデ-タ・エントリを格納するメモリとを有する。」の記載からすると、引用文献には、
プロセッサと、メモリを有するデータ処理システム、
が記載されている。

(ア)の「メモリは、予め決定される格納セット数を有し、その各々は、制御レジスタに格納されるモ-ド選択値に応答して、キャッシュ・メモリとして又はスタティック・ランダム・アクセス・メモリとして動作すべく個別に配置される。各格納セットは、キャッシュ動作モ-ドにおいて所定数のタグ・エントリ数を格納し、SRAM動作モ-ドにおいて所定数のデ-タ・エントリを選択的に格納する第1配列と、複数のデ-タ・エントリを格納する第2配列とを有する。」、(エ)の「各セットの動作モ-ド(Iキャッシュ又はSRAM)は他のセットの動作モ-ドに対して独立である。」の記載からすると、引用文献には、
・前記データ処理システムが有する前記メモリは、複数の格納セットで構成されること、
・1の格納セットは、他の格納セットとは独立して、キャッシュ・メモリ又はSRAMとして動作可能であること、
が記載されている。

(ウ)の「Iキャッシュ・モ-ドにおいて、命令キャッシュ/SRAMモジュ-ル14は、各64ラインの4セット(セット0-3)を有するセット関連命令キャッシュ(set associateve instruction cache)として構成される。」から、引用文献には、前記格納セットがキャッシュ・メモリとして動作するとき、前記格納セットは複数のラインで構成されることが記載されている。そして、前記格納セットがSRAMとして動作するとき、該格納セットの動作モードが変更されるだけで、Iキャッシュ・モ-ドと比べて前記格納セットのハードウェアに変更はないから、このときも前記格納セットは複数のラインで構成されることは明らかである。
また、(ウ)の「各キャッシュ・ラインは、タグ・アレイ58内に格納されるアドレス・タグ(TAG)と、1ワ-ド当り有効(「V」)ビット62から構成される状態の情報と、ライン・アレイ60内に格納される命令情報の4バイト(LINE)とを含む。」と、(エ)の「命令キャッシュ/SRAMモジュ-ル14における各4セットは、プロセッサ(CPU)バス26を介して、プロセッサ12によってのみアクセス可能な512バイトSRAMとして利用される。」及び「SRAMモ-ドにあっては…中略…タグ・アレイ58又はライン・アレイ60の何れかから読み込まれるべき必要なデ-タをイネ-ブルする。」の記載から、前記ラインは複数のデータを有することが記載されている。
これらから、引用文献には、
格納セットは、複数のデータを有する複数のラインで構成されること、
が記載されている。

(エ)に「あるセットがRAMバンクとして用いられている場合(モジュ-ル配置レジスタ40においてセット・モ-ド(MD)ビットによって決定される場合)、必要なアドレス50のTAGフィ-ルドは、比較論理66によりベ-ス・アドレス・レジスタ41に対して比較されてアクセス・「ヒット」を決定する。」と記載され、図3には「インターモジュール/CPU・バスより」のアドレス50が、アドレス・ビットA31-A8からなるタグ(上記「TAGフィ-ルド」)と、アドレス・ビットA7-A2からなるオフセットを有することが示されている。したがって、引用文献には、
・プロセッサからのアドレスは、TAGフィ-ルドと、オフセットとを有すること、
・ある格納セットは、SRAMとして動作するように決定された場合、前記プロセッサからのアドレスの一部分であるTAGフィ-ルドと比較するアドレス情報を保持するベ-ス・アドレス・レジスタを含むこと、
が記載されている。

また、(ウ)の「命令キャッシュ/SRAMモジュ-ル14がIキャッシュ・モ-ドにあるとき…中略…動作時にあっては、プロセッサ12がフェッチ要求命令をなすとき、命令キャッシュ/SRAMモジュ-ル14はアドレス50の6ビットを使用し、プロセッサ・バス26を介するものとすれば、タグ・アレイ58内で指定するオフセットとして、64ラインのうち1つを選択する。比較論理66は、選択されたキャッシュ・ラインからそのタグを、マルチプレクサ64を介するものとすれば、物理アドレス・ビットA31-A8に対して比較する。もしタグの任意の1つが一致してラインの状態が有効であるならば、ORゲ-ト68で示されるように、ANDゲ-ト70はキャッシュ・「ヒット」を示す。キャッシュ・ヒットが生じると、リ-ド/ライト制御論理56は、ライン・アレイ60からマルチプレクサ74に読み込まれるべき必要な命令をイネ-ブルする。」、(エ)の「あるセットがRAMバンクとして用いられている場合(モジュ-ル配置レジスタ40においてセット・モ-ド(MD)ビットによって決定される場合)、必要なアドレス50のTAGフィ-ルドは、比較論理66によりベ-ス・アドレス・レジスタ41に対して比較されてアクセス・「ヒット」を決定する。」の記載からすると、引用文献には、
・プロセッサからのアドレスの一部である前記オフセットは、前記格納セットの前記各64ラインのうちのいずれかのラインを選択するためのものであること、
・前記格納セットがSRAMとして動作するとき、前記プロセッサから前記格納セットへのリ-ド・「ヒット」・アクセスは、前記プロセッサからのアドレスの前記TAGフィ-ルドと、ベ-ス・アドレス・レジスタが保持する前記SRAMのアドレスの一部とを比較することにより決定すること、
が記載されている。

以上から、引用文献には、次の発明(以下、「引用発明」という)が記載されていると認められる。

「プロセッサと、
それぞれが、キャッシュ・メモリ又はSRAMとして動作可能である複数の格納セットで構成されるメモリを有し、
前記格納セットは、複数のデータを有する複数のラインで構成され、
前記格納セットは、SRAMとして動作する様に決定された場合、前記プロセッサからのアドレスの一部分であるTAGフィ-ルドと比較するアドレス情報を保持するベ-ス・アドレス・レジスタを含む様に構成され、
前記プロセッサからのアドレスは、前記TAGフィ-ルドと、前記複数のラインのうちのいずれかのラインを選択するためのオフセットとを有し、
前記格納セットがSRAMとして動作するとき、前記プロセッサから前記格納セットへのリ-ド・「ヒット」・アクセスは、前記プロセッサからのアドレスの前記TAGフィ-ルドと、ベ-ス・アドレス・レジスタが保持する前記SRAMのアドレスの一部とを比較することにより決定することを特徴とするデータ処理システム」

3.対比
本願発明と引用発明とを対比する。

引用発明の「プロセッサ」、「キャッシュ・メモリ」及び「SRAM」は、それぞれ、本願発明の「CPU部」、「キャッシュメモリ」及び「RAM」に相当する。
また、引用発明の「キャッシュ・メモリ又はSRAMとして動作可能である複数の格納セット」における1の格納セット及び前記「キャッシュ・メモリ又はSRAMとして動作可能である複数の格納セット」における他の格納セットは、それぞれ、本願発明の「キャッシュメモリ又はRAMとして動作可能な第1のメモリ部」及び「キャッシュメモリ又はRAMとして動作可能な第2のメモリ部」に相当する。よって、引用発明における「メモリ」は、本願発明の「キャッシュメモリ部」に相当する。
そして、引用発明の「ライン」は本願発明の「ブロック」に相当し、引用発明の「オフセット」は本願発明の「第2の部分」に相当する。

引用発明の「SRAMとして動作する様に決定された場合」は、本願発明の「RAMとして動作する様に設定された場合」に相当する。
そして、引用発明において、「ベ-ス・アドレス・レジスタ」が保持するのは、「前記プロセッサからのアドレスの一部分であるTAGフィ-ルドと比較するアドレス情報」である。
ここで、(エ)に「SRAMモ-ドにあっては、アクセス・「ヒット」が生じるとき、ANDゲ-ト72は必要なアドレス50の一部分であるTAGフィ-ルドの最下位ビット(ビット8)を用いて、必要なアドレス・デ-タのリ-ド/ライトに対してタグ・アレイ58又はライン・アレイ60の何れかを選択する。リ-ド・「ヒット」・アクセスの場合、ANDゲ-ト70は「ヒット」信号をリ-ド/ライト制御論理56に提供して、タグ・アレイ58又はライン・アレイ60の何れかから読み込まれるべき必要なデ-タをイネ-ブルする。」と記載されている。すなわち、引用発明の「アドレス情報」は、それのみで必要なデータを特定するものではなく、該必要なデータが「タグ・アレイ58又はライン・アレイ60の何れか」に記憶されていることを保証するものである。したがって、前記「アドレス情報」は、格納セットをSRAMとして動作させる場合の、当該SRAMにおける必要なデータのアドレスの一部を成すものである。
よって、引用文献の「前記プロセッサからのアドレスの一部分であるTAGフィ-ルドと比較するアドレス情報」は本願発明の「RAMアドレスの一部」に相当し、引用発明の「ベ-ス・アドレス・レジスタ」は本願発明の「RAMアドレス記憶回路」に相当する。

引用発明においては、「前記格納セットがSRAMとして動作するとき、前記プロセッサから前記格納セットへのリ-ド・「ヒット」・アクセスは、前記プロセッサからのアドレスの前記TAGフィ-ルドと、ベ-ス・アドレス・レジスタが保持する前記SRAMのアドレスの一部とを比較することにより決定する」ものである。
一方、本願発明においては、「前記CPU部から前記第1のメモリ部へのアクセスは、前記CPU部からのアドレスの前記第1の部分と、前記RAMアドレス記憶回路が保持する前記RAMアドレスとを比較することにより決定する」ものであるが、前記「RAMアドレス記憶回路」は「第1のメモリ部は、RAMとして動作する様に設定された場合」に当該「第1のメモリ部」に含まれるものであるから、前記「決定する」との作用は「RAMとして動作する様に設定された場合」のものである。
よって、引用発明の「リ-ド・「ヒット」・アクセス」及び「TAGフィ-ルド」は、それぞれ、本願発明の「アクセス」及び「第1の部分」に相当する。

ところで、引用発明においては、前記アクセスの決定のため、CPU部からのアドレスの前記第1の部分と、RAMアドレス記憶回路に相当するベ-ス・アドレス・レジスタが保持するSRAMのアドレスの「一部」とを比較するのに対して、本願発明においては、前記第1の部分を、前記RAMアドレス記憶回路が保持するRAMアドレスとを比較する点で、文言上相違している。しかし、本願発明において、RAMアドレス記憶回路が保持するのは「RAMとして動作する様に設定された場合、RAMアドレスの『一部』」であるから、「前記第1の部分と、前記RAMアドレス記憶回路が保持する前記RAMアドレスとを比較する」ことは、結局、前記第1の部分と前記RAMアドレスの一部とを比較することに他ならない。したがって、両者の間に実質的な差異はない。

そして、引用発明の「データ処理システム」は、本願発明の「情報処理装置」に対応する。

よって、本願発明と引用発明とは、以下の点で一致し、また、相違している。

(一致点)
CPU部と、
キャッシュメモリ又はRAMとして動作可能な第1のメモリ部と、キャッシュメモリ又はRAMとして動作可能な第2のメモリ部とで構成されるキャッシュメモリ部と
を有し、
前記第1のメモリ部は、複数のデータを有する複数のブロックで構成され、
前記第1のメモリ部は、RAMとして動作する様に設定された場合、RAMアドレスの一部を保持するRAMアドレス記憶回路を含む様に構成され、
前記CPU部からのアドレスは、第1の部分と、前記複数のブロックのうちのいずれかのブロックを選択するための第2の部分とを有し、
前記CPU部から前記第1のメモリ部へのアクセスは、前記CPU部からのアドレスの前記第1の部分と、前記RAMアドレス記憶回路が保持する前記RAMアドレスとを比較することにより決定することを特徴とする情報処理装置。

(相違点)
本願発明においては、CPU部からのアドレスは「選択された前記ブロックの中のいずれかのデータを特定するための第3の部分」を有するのに対して、引用発明においては、プロセッサからのアドレスがそのような部分を有することは記載されていない点。

4.判断
相違点について検討する。

引用文献には、データを特定する点に関しては、前記(ウ)に「キャッシュ・ヒットが生じると、リ-ド/ライト制御論理56は、ライン・アレイ60からマルチプレクサ74に読み込まれるべき必要な命令をイネ-ブルする。」と、前記(エ)に「リ-ド・「ヒット」・アクセスの場合、ANDゲ-ト70は「ヒット」信号をリ-ド/ライト制御論理56に提供して、タグ・アレイ58又はライン・アレイ60の何れかから読み込まれるべき必要なデ-タをイネ-ブルする。」と記載されているだけである。
すなわち、引用発明において、格納セットを、キャッシュ・メモリとして動作させる場合であっても、SRAMとして動作させる場合であっても、プロセッサからのアドレスによって必要なデータを具体的にどのように特定するのか、必ずしも明らかではない。

ところで、原査定の拒絶の理由に引用された特開平4-362750号公報には、図面とともに、以下の記載がある。
(a)「【0018】前記命令アドレスデコーダ4は、図3に示すように、プロセッサpが出力する命令アドレスCA<39:17>の内容(即ち、Tagの内容)をデコードし、前述のローカル命令領域13のものであるか共有メモリ領域14のものであるかを判定し、ローカル命令領域13のものである場合には、メモリ識別信号であるLCODE(Local CODE)16として、”0”を出力する。
【0019】…中略…この一実施例のプロセッシング・エレメントPEは、実際には図1および図2に示す如き構成で、一つのメモリ素子18を、前記命令キャッシュメモリ6およびローカル命令メモリ5として選択的に利用するものである。この一実施例の場合、メモリ素子18は、64K×1ビットのスタチックメモリを40個で構成しており、前記LCODE16が”0”であるときは32K語のローカル命令メモリ5として機能し、LCODEが”1”であるときは32K語の命令キャッシュメモリ6として機能する。」

(b)「【0021】命令キャッシュメモリ6として利用する場合、この一実施例では、マッピング方式としてはいわゆる直接マッピング方式を採用する。また、前記メモリ素子18を命令キャッシュメモリ6として利用する場合、命令キャッシュメモリ6は8Kブロック(キャッシュブロック)で構成されて、一つのブロックが4語で構成される。」

(c)「【0023】このコードインデックスメモリ19は、この一実施例の場合、容量が64KBIT(8K×8BIT)のCACHE-TAG RAM(CMOS STATIC RAMで、型式はIDT7174)を3個使用したもので、図2に示したように、比較器21を内蔵した高機能メモリとして機能する。
【0024】コードインデックスメモリ19は、図2に示すように、まず、与えられた命令アドレスCAのIX(CA<16:4>)の内容をもとに、内部のTag情報格納部20に格納されているTag情報を読み出し、読み出した値を比較器21によって命令アドレスCA上のTag(CA<39:17>)の値と比較することによってヒット判定を行い、ヒット判定結果22を出力する。」

(d)「【0025】ヒット判定結果22がヒットであれば、選択器23によって、命令アドレスCA上のワード・オフセットWから1語が選択されてプロセッサpへ供給される。」

(e)図2には、プロセッサが出力する命令アドレスCAは、CA<39:17>からなるTag、CA<16:4>からなるIX、CA<3:2>からなるワード・オフセットW、の3個の部分を有することが記載されている。

(f)前記メモリ素子18を、命令キャッシュメモリ6およびローカル命令メモリ5として選択的に利用するための構成を示した図1には、プロセッサが出力する命令アドレスCAのうち、CA<37:17>及びCA<16:4>の部分はコードインデックスメモリ19に供給され、CA<16:2>の部分はメモリ素子18に供給されることが記載されている。
(注:上記(a)、(c)、(e)の記載からみて、上記「CA<37:17>」の記載は、「CA<39:17>」の誤記であると認められる。)

(f)の、メモリ素子18に供給される命令アドレスCAの一部である「CA<16:2>の部分」は、(c)及び(e)の記載からみて、CA<16:4>からなるIXとCA<3:2>からなるワード・オフセットWの2個の部分を一体として記載したものであることは明らかである。また、メモリ素子18は、(b)の記載から、複数のブロックで構成されるものであり、各ブロックは4個の命令語を有するものである。
したがって、(c)の「選択器23によって、命令アドレスCA上のワード・オフセットWから1語が選択されて」との記載において、「CA<3:2>からなるワード・オフセットW」という2ビットのアドレス情報では1つのブロックにおける4個の命令語の中の1語しか特定できないから、このとき、(c)の「ヒット判定」のときと同様に、前記メモリ素子18に供給された前記「CA<16:4>からなるIX」を用いて複数のブロックのうちの前記1つのブロックを選択していることは明らかである。

以上から、
キャッシュメモリおよびローカルメモリとして選択的に利用可能なメモリに、Tag、IX、ワード・オフセットWの3つの部分を有するアドレスをCPUから与え、前記メモリのうち複数のデータを有する複数のブロックで構成されたメモリ素子に、前記Tagを用いて必要なデータが記憶されているかどうかを判定すること、必要なデータが記憶されていると判定されたときに、前記メモリ素子から、前記IXにより前記複数のブロックのうちのいずれかのブロックを選択し、前記選択されたブロックの中の1つのデータを前記ワード・オフセットWにより選択すること、
は公知技術である。


また、本願の出願の日前である平成5年12月7日に頒布された刊行物である特開平5-324473号公報には、
(g)「【0006】…中略…ダイレクトマップ方式
RAMで構成するタグ部,ステータスフラグ,データ部を1組づつ持つ。アドレスの下位ビット(インデクス)をアドレスにしてRAM(タグ部とデータ部)をアクセスする。タグ部からの出力とアドレスの上位ビット(タグ)が等しく、ステータスフラグの内容が「有効」であれば、そのエントリのデータ部は有効(ヒット)である。
【0007】…中略…セット・アソシアティブ方式
ダイレクトマップ方式のRAMをN組(普通2または4組)持ち、並列にアクセスする。ヒットした組がひとつでもあれば、ヒットした組のデータ部の出力が選択される。」

(h)「【0042】アドレスバス111,131のアドレス値がどのようにキャッシュメモリ120,140で使われるかを図2に示す。ブロックサイズが2b バイトとすると、ブロック内オフセットはbビット幅、キャッシュのエントリ数が2i エントリとすると、インデクスはiビット幅、タグはアドレスのビット幅からインデクスとオフセットを引いた幅をもつ。
【0043】例えば、32ビットアドレスで、1次キャッシュの容量が8Kバイト、ブロックサイズが16バイトの場合、ブロック内オフセットは4ビット(24 =16)、エントリ数は512(=8K/16)であるので、インデクスは9ビット(29 =512)、タグは19ビット(=32-9-4)となる。」

(i)「【0053】制御回路145によって制御される、2次キャッシュメモリ140の動作を図4に示す。動作は、1次キャッシュメモリ120と似ているが一部異なる。
【0054】1次キャッシュメモリ120によるメモリアクセスが発生すると、アドレス131のインデクスをアドレスとしてメモリ141,142を読み出し(ステップ401)、タグ用メモリ141の出力とアドレス131のタグを比較器144で比較する(ステップ402)。比較が等しく、かつ、ステータスフラグ142が「有効」または「書込」を示す場合はヒット、それ以外はミスである。
【0055】ヒットした場合、アドレス131のインデクスおよびブロック内オフセットをアドレスとして、データバス132を介して、データ用メモリ143の内容を読み書きする(ステップ404,408)。1次キャッシュメモリ120からのアクセスが読み出しである場合は、バッファ134,135に保存してある1次キャッシュメモリの該当エントリの内容をメモリ141,143に転送する(ステップ405,406)。」

と記載され、
複数のデータを有する複数のブロックで構成されたRAMを、タグ、インデクス及びブロック内オフセットの3つの部分を有するアドレスを用いてアクセスする場合、前記RAMに必要とされるデータが保持されているかどうかを前記タグを用いて判定し、必要とされるデータが保持されていると判定された場合は、前記複数のブロックのうちいずれかのブロックをインデクスを用いて選択し、選択された前記ブロックの中のいずれかのデータを前記ブロック内オフセットを用いて特定すること、
は当業者にとって周知技術である。


したがって、引用発明の如く、複数のデータを有する複数のラインで構成された格納セットに記憶された必要なデータを、プロセッサからのアドレスによって特定しようとするとき、前記公知技術及び周知技術を参酌すれば、前記プロセッサからのアドレスに、TAGフィ-ルドと、複数のラインのうちのいずれかのラインを選択するためのオフセットを設けることに加えて、前記オフセットにより選択された前記複数のラインのうちのいずれかのラインから必要なデータを特定するための「第3の部分」を別に設けることは、当業者が容易に想到し得たものと認められる。
よって、相違点は格別なものではない。

そして、本願発明の構成によってもたらされる効果も、当業者であれば当然に予測可能なものに過ぎず、格別なものとは認められない。

したがって、本願発明は、引用発明、公知技術及び周知技術から当業者が容易に発明することができたものである。

5.むすび
以上のとおり、本願発明は、引用発明、公知技術及び周知技術から当業者が容易に発明することができたものであるから、特許法第29条第2項の規定により特許を受けることができない。

 
審理終結日 2008-12-17 
結審通知日 2009-01-06 
審決日 2009-01-19 
出願番号 特願2004-317466(P2004-317466)
審決分類 P 1 8・ 121- Z (G06F)
P 1 8・ 57- Z (G06F)
最終処分 不成立  
前審関与審査官 清木 泰  
特許庁審判長 吉岡 浩
特許庁審判官 鈴木 匡明
▲吉▼田 美彦
発明の名称 情報処理装置  
代理人 平戸 哲夫  

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