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審決分類 審判 査定不服 2項進歩性 特許、登録しない。 H01L
管理番号 1205696
審判番号 不服2006-15958  
総通号数 120 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2009-12-25 
種別 拒絶査定不服の審決 
審判請求日 2006-07-25 
確定日 2009-10-21 
事件の表示 平成 7年特許願第 94184号「EEPROMセル及びその製造方法」拒絶査定不服審判事件〔平成 8年10月18日出願公開、特開平 8-274198〕について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 第1 手続の経緯
本願は、平成7年3月29日の出願であって、平成18年4月27日付けで拒絶査定がなされ、これに対して同年7月25日に拒絶査定に対する審判請求がなされたものである。

第2 本願発明
本願の請求項に係る発明は、平成18年1月23日付けの手続補正により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項1ないし11に記載された事項により特定されるものであると認められるところ、その内の請求項1に係る発明(以下、「本願発明」という。)は次のとおりのものである。

「【請求項1】 チャンネル領域を有する第1導電型の半導体基板と、
前記基板のチャンネル領域に形成された、一定の深さを有するトレンチと、
前記トレンチ内側の両側壁に形成された第1スペーサと、第1スペーサの間のトレンチの底面に形成されたゲート酸化膜と、
トレンチの外側及び底面の基板に形成された第2導電型のソース/ドレイン領域と、
前記ドレイン領域の上部に前記トレンチの縁で前記第1スペーサと接するように形成されたトンネリング酸化膜と、
前記トレンチ及びトンネリング酸化膜を除いた基板の全表面上に形成された絶縁膜と、
ソース領域の上部の絶縁膜、トレンチ上部のゲート酸化膜及びトンネリング酸化膜上に形成されたフローティングゲートと、
フローティングゲートの両側の絶縁膜上に形成された第2スペーサと、
フローティングゲート及び第2スペーサの表面上に形成された誘電体膜と、
誘電体膜上に形成されたコントロルゲートと、を含むことを特徴とするEEPROMセル。」

第3 刊行物に記載された発明
1.刊行物1:特開平5-326970号公報
原査定の拒絶の理由に引用され、本願の出願前に日本国内で頒布された特開平5-326970号公報(以下、「刊行物1」という。)には、図1ないし図7、図13とともに、以下の事項が記載されている。
「【0001】
【産業上の利用分野】本発明は不揮発性半導体記憶装置に関し、特に浮遊ゲート電極を有するMISトランジスタからなり、浮遊ゲート電極にファウラー・ノルトハイム・トンネリング・・・よる電子注入や電子注出をすることで電気的書き込み消去を行なうEEPROM・・・に関する。」
「【0004】
【発明が解決しようとする課題】上述した用に、このEEPROMの書き込み動作時には選択用MOSトランジスタのドレイン領域105、ソース領域104、メモリ用MOSトラジスタのドレイン領域103に高電圧が印加されるため、正常な書き込み動作のためには、これらとP型シリコン基板101で形成されるP-N接合のアバランシュブレークダウン電圧が十分高くなけらべならない。そのためにはP型シリコン基板101の不純物濃度を十分下げるか、ソース・ドレイン領域の不純物濃度を十分に下げ電圧印加時のP-N接合面での電界を緩和する必要がある。しかし前者はソース・ドレイン間距離の縮小化の障害となり、後者においてはメモリ用MOSトランジスタのドレイン領域103内に広がる空乏層がトンネル酸化膜109下に到達してトンネル酸化膜にかかる電界を低下させないために、図13中に示すX-Y間距離およびY-Z間距離を十分に大きくとらなければならず、メモリセルサイズ縮小の障害となる。
【0005】また書き込み動作時浮遊ゲート電極110の電位はドレイン領域103の電位より相対的に低いため、トンネル酸化膜104下のドレイン領域103表面が空乏化することを防ぐには10^(18)cm^(-3)以上の十分に高い不純物濃度が必要となる。従って十分に高いアバランシュブレークダウン電圧を得るためにはさらに接合深さY-ZおよびX-Yを大きくたななければならない。」
「【0007】
【課題を解決するための手段】本発明の不揮発性半導体記憶装置は、P型半導体基板に積層して設けられた低濃度N型半導体層および高濃度N型半導体層からなるソース領域およびドレイン領域、前記ソース領域およびドレイン領域を分離して設けられた溝の表面から前記ドレイン領域の表面にかけて設けられた第1ゲート絶縁膜、前記第1ゲート絶縁膜と連結し前記ドレイン領域の表面の一部を覆うトンネル絶縁膜、前記第1ゲート絶縁膜およびトンネル絶縁膜を覆う浮遊ゲート電極および前記浮遊ゲート電極を第2ゲート絶縁膜を介して覆う制御ゲート電極からなるメモリ用MISトランジスタと、前記メモリ用MISトランジスタのドレイン領域に連結した前記低濃度N型半導体層および高濃度N型半導体層からなる他のドレイン領域、前記他のドレイン領域と他の溝によって分離されて前記P型半導体基板に積層して設けられた低濃度N型半導体層と高濃度N型半導体層とからなる他のソース領域および前記他の溝の表面を第3ゲート絶縁膜を介して設けられたゲート電極からなる選択用MISトランジスタと、前記制御ゲート電極に連結したワード線と、前記選択用トラジスタのドレイン領域に接続されるディジット線とを有するというものである。
【0008】
【作用】本発明は、ソース領域およびドレイン領域が、低濃度N型半導体層と高濃度N型半導体層を積層し低濃度N型半導体層の底面でのみP型半導体基板と接合する様にP型半導体基板上に凸形状に配置され、ソース・ドレイン間のチャネル部分は凹部の底部に配置された構造を有している。
【0009】従って、高電圧印加時に空乏層はドレイン領域底面からしか広がらず、チャネル領域から横方向に広がることはなく、従来技術のようにチャネル領域からトンネル酸化膜領域まで横方向に大きな距離をとる必要はなくなる。
【0010】またアバランシュブレークダウン電圧はチャネル長に影響を与えることなく低濃度N型半導体層の厚さと濃度で制御でき、しかもチャネル長は凸部間距離で決まるため、トンネル酸化膜下のドレイン領域表面の濃度を十分に高めながら、さらに短チャネル効果を防止するためにP型半導体基板の濃度を高めることができる。」
「【0013】図1は本発明の一実施例の平面図、図2,図3および図4はそれぞれ図1のA-A線断面図、B-B線断面図およびC-C線断面図である。
【0014】この実施例はP型シリコン基板1に積層して設けられた不純物濃度が10^(16)?10^(18)cm^(-3)、厚さが約0.5μmの低濃度N型半導体層6、不純物濃度が10^(18)?10^(20)cm^(-3)、厚さが約0.2μmおよび高濃度N型半導体層7からなるソース領域2およびトレイン領域3、ソース領域2およびドレイン領域3を分離して設けられた溝の表面からドレイン領域3の表面にかけて設けらてた厚さが約60nmの酸化シリコン膜の第1ゲート絶縁膜8、第1ゲート絶縁膜8と連結しドレイン領域3の表面の一部を覆う厚さが約10nmの酸化シリコン膜のトンネル絶縁膜9、第1ゲート絶縁膜8およびトンネル絶縁膜9を覆う浮遊ゲート電極10と、浮遊ゲート電極10を厚さが約40nmの酸化シリコン膜の第2ゲート絶縁膜11を介して覆う制御ゲート電極12からなるメモリ用MOSトランジスタと、前述のメモリ用MISトランジスタのドレイン領域3に連結した低濃度N型半導体層6および高濃度N型半導体層7からなる他のドレイン領域5、他のドレイン領域5と他の溝によって分離されてP型シリコン基板1に積層して設けられた低濃度N型半導体層と高濃度N型半導体層とからなる他のソース領域4および他の溝の表面を厚さが約60nmの酸化シリコン膜の第3ゲート絶縁膜13を介して設けられたゲート電極14からなる選択用MOSトランジスタと、制御ゲート電極12に連結したワード線12と、選択用トランジスタのドレイン領域5に接続されるディジット線14とを有している。なお、メモリセル間は深さ約1.25μmの素子分離用トレンチ15で絶縁されている。
【0015】メモリ用MOSトランジスタのソース領域2、ドレイン領域3、選択用MOSトランジスタのソース領域4、ドレイン領域5が、低濃度N型半導体層6と高濃度N型半導体層7の積層構造をしており、しかもN型シリコン半導体層6の底面でのみP型シリコン基板1と接合面を有する様にP型シリコン基板1上に凸型の形状に配置されているので、チャネル長はソース・ドレインの凸部間距離で決まり、接合深さと無関係である。
【0016】従って高電圧印加時に空乏層は低濃度N型シリコン半導体層6の底面からしか広がらず、チャネル領域から横方向に広がることはなく、従来技術のようにチャネルからトンネル酸化膜領域まで大きな距離をとる必要がなくなる。従来技術ではこの距離(図13のX-Y距離)を約1.5μm必要としていたものが、本発明ではトンネル酸化膜9領域の目合精度まで小さくすることができ、その値は0.2?0.3μmである。
【0017】またアバランシュブレークダウン電圧はチャネル長に影響を与えることなく低濃度N型半導体層6の厚さと濃度で制御される。従って高いアバランシュブレークダウン電圧を維持してトンネル酸化膜下のドレイン領域表面の空乏化を防止するために高濃度N型シリコン半導体層7の濃度を10^(18)?10^(20)cm^(-3)にできる。さらにチャネルはソース・ドレイン領域の底面より下方にあるため短チャネル効果が生じにくく、しかも短チャネル効果防止作用を高めるためにP型シリコン基板の不純物濃度を高めることが高いアバランシュブレークダウン電圧を維持しつつ可能である。
【0018】次に本発明の製造方法の一例について図5?図7を参照して説明する。ただし、これらの図の分図(a),(b),(c)はそれぞれ図2,図3,図4に相当する部分の断面図である。まず図5に示すようにP型シリコン基板1の表面にリンを加速エネル- ー300kev?400keV、ドーズ量5×10^(12)cm^(-2)?5×10^(13)cm^(-2)でイオン注入して低濃度N型半導体層6を形成し、ヒ素を加速エネルギー40keV?70keV、ドーズ量5×10^(14)cm^(-2)?1×10^(15)cm^(-2)でイオン注入して高濃度N型半導体層7を形成する。次にフォトリソグラフィ工程により素子分離領域のシリコンを深さ約1.5μm?3μmエッチングし、トレンチ素子分離技術により酸化膜を埋めこんで素子分離トレンチ15を形成する。次に図6に示す様にフォトリソグラフィ工程によりメモリトランジスタのチャネル部分および選択用トランジスタのチャネル部分のシリコンをエッチングして高濃度N型半導体層7と低濃度半導体層6を順次除去して溝19,20を形成する。
【0019】次に図7に示す様に熱酸化法により厚さ約60nmの酸化シリコン膜を第1ゲート絶縁膜8として形成し、フォトリソグラフィ工程によりトンネル酸化膜領域の第1ゲート絶縁膜8をエッチング除去し、熱酸化法により厚さ約10nmのトンネル酸化膜9を形成し、その後、リンをドープした多結晶シリコン膜を成長させフォトリソグラフィ工程によりパターンニングして浮遊ゲート電極10と選択ゲート電極14を形成する。
【0020】次に図1?図4に示すように厚さ約30?40nmの酸化シリコン膜を第2ゲート絶縁膜11として形成した後リンをドープした多結晶シリコン膜を成長させフォトリソグラフィ工程により制御ゲート電極12を形成する。次にBPSG膜17を堆積し、コンタクト穴16を形成し、アルミニウムのディジット線18および図示しないソース線を形成する。ソース線は、数ビット毎に、メモリ用MOSトランジスタのソース領域2を連結する高濃度N型半導体層7と接続され、ディジット線18と平行に設けられる。」
「【0022】
【発明の効果】以上説明した様に本発明は、ソース領域およびドレイン領域が低濃度N型半導体層と高濃度N型半導体層を積層し、低濃度N型半導体層の底面でのみP型半導体と接合するようにP型半導体基板上に凸形状に配置され、ソース・ドレイン間のチャネル領域は凹部の底部に配置され、トンネル絶縁膜領域は凸部上面に配置された構造を有しているので、トンネル絶縁膜下ドレイン表面近傍の空乏化を防止し、高いアバランシュブレークダウン電圧を維持しながらチャネル-トンネル絶縁膜領域間距離およびチャネル長の縮小を実現させることができるため、メモリセルサイズを小さくでき、大容量化、チップサイズの小形化によるコストダウン等が実現できる効果がある。」

刊行物1に記載されるソース領域及びドレイン領域間のP型シリコン基板にチャネル領域を備えることは明らかであるから、刊行物1には以下の発明(以下、「刊行物発明」という。)が記載されている。

「チャネル領域を有するP型の半導体基板1と、
前記半導体基板1の前記チャネル領域に形成された溝と、
前記溝の底面・側面及び前記基板の表面に形成された第1ゲート絶縁膜8と、
前記溝の外側の半導体基板に形成されたN型のソース領域及びドレイン領域と、
前記ドレイン領域の上部に形成されたトンネル酸化膜9と、
前記ソース領域の上の前記第1ゲート絶縁膜8、溝上部の前記第1ゲート絶縁膜8及びトンネル酸化膜9上に形成された浮遊ゲート電極10と、
前記浮遊ゲート電極10の表面上に形成された第2ゲート絶縁膜11と、
前記第2ゲート絶縁膜11上に形成された制御ゲート電極12と、を含むことを特徴とする不揮発性半導体記憶装置。」

2.刊行物2:特開平1-257374号公報
原査定の拒絶の理由に引用され、本願の出願前に日本国内で頒布された特開平1-257374号公報(以下、「刊行物2」という。)には、第1図ないし第3図とともに、以下の事項が記載されている。
「〔産業上の利用分野〕
本発明は、浮遊ゲート電極を有するMOS型不揮発性半導体記憶装置に関する。」(第1頁右下欄第7ないし9行)
「〔発明が解決しようとする課題〕
上述した従来のMOS型不揮発性半導体記憶装置は、記憶トランジスタ16のチャネル長lがドレイン拡散層3Aとソース拡散層3Bとの間隔により決定されている為、実効のチャネル長Lを得る為にはチャネル長lとしてl=L+2Rを設定しなければならず、2R(拡散層の深さRの2倍)だけ記憶トランジスタの寸法が大きくなってしまう。また、記憶トランジスタ16の寸法を小さくする為には、拡散層の深さRを小さくすれば良い訳であるが、Rを小さくすると拡散層のブレークダウン電圧(降伏電圧)が低下し、ある値以下にはRを小さくする事は出来ない。即ち、Rを成る値以下にすると降伏電圧が低下してしまい、記憶トランジスタが動作しなくなってしまうという問題を生じる。」(第2頁左上欄第7行ないし同頁右上欄第2行)
「〔実施例〕
次に、本発明の実施例について図面を参照して説明する。
第1図(a)、(b)は本発明の一実施例の平面図及びA-A′線断面図である。
半導体基板1の表面に半導体基板1と反対導電型の不純物より成る拡散層3及びドレイン拡散層3A及びソース拡散層3Bを設ける。ソース拡散層3Bとドレイン拡散層3Aとの間に溝12をその側壁が接するように設ける。溝12に多結晶シリコンより成る浮遊ゲート電極6を第1の絶縁膜4を介して埋め込まれ、かつソース拡散層3Bの上とドレイン拡散層3Aの上の両方に延び、また第1の絶縁膜4及び第1の絶縁膜4の一部の領域を除去して形成された第1の絶縁膜4より薄い第2の絶縁膜5上にあるように形成する。浮遊ゲート電極6を覆って第3の絶縁膜7を設け、この第3の絶縁膜7上に浮遊ゲート電極6を覆って多結晶シリコンより成る制御ゲート電極9を設ける。拡散層3とドレイン拡散層3Aにまたがって第1の絶縁膜4上に多結晶シリコンより成る選択ゲート8を設ける。
第2図(a)?(d)は本発明の一実施例の製造方法を説明するための工程順に示した半導体チップの断面図である。
まず、第2図(a)に示すように、半導体基板1にチャネルストッパー13、素子分離絶縁膜2、絶縁膜14を通常の方法で形成した後、拡散層3を選択的に形成する。
次に、第2図(b)に示すように、拡散層3を分割する溝12を形成してドレイン拡散層3A及びソース拡散層3Bを形成する。
次に、第2図(c)に示すように、絶縁膜14を除去した後、熱酸化法により厚さ50nm程度の第1の絶縁膜4を形成する。第1の絶縁膜4の一部を除去した後、再度熱酸化して厚さ10nm程度の第2の絶縁膜5を形成する。多結晶シリコンより成る浮遊ゲート電極6を形成する。
次に、第2図(d)に示すように、浮遊ゲート電極6の上に厚さ50nm程度の第3の絶縁膜7を形成した後、選択ゲート電極8及び制御ゲート電極9を形成する。
本発明は、以上のように、記憶トランジスタ16のチャネル部に溝12を形成し、この溝により記憶トランジスタのチャネル長を決定している。この為、本発明では、記憶トランジスタ16のチャネル部のチャネル方向の寸法を拡散層の深さと全く関係なく溝の幅だけで決定でき、従来生じた記憶トランジスタのチャネル長を縮小する為に拡散層の深さを浅くし、拡散層の深さを浅くしたために拡散層の降伏電圧が低下してしまうと云う様な問題はない。
〔発明の効果〕
以上説明したように、本発明は、記憶トランジスタのチャネル部分に溝を形成し、溝により記憶トランジスタのチャネル長を決定している為、記憶トランジスタのチャネル部のチャネル方向の寸法を拡散層の深さと全く関係なく溝の幅だけで決定できる。即ち、従来に於いては、記憶トランジスタの縮小化の際には拡散層の深さを浅くする事が不可欠であったが、本発明では拡散層の深さを浅くすることは不可欠ではない。従って、従来、装置の縮小化の際に問題となっていた拡散層の降伏電圧の低下を回避出来る。このように本発明は拡散層の降伏電圧を低下させることなく、チャネル長を短かくでき、高密度集積化が可能になるという効果を有する。」(第2頁左下欄第3行ないし第3頁右上欄第10行)

3.刊行物3:特開平6-84940号公報
原査定の拒絶の理由に引用され、本願の出願前に日本国内で頒布された特開平6-84940号公報(以下、「刊行物3」という。)には、図1、図2とともに、以下の事項が記載されている。
「【0007】この種の積み上げ拡散層構造トランジスタの模式的断面を図2に示す。半導体製造工程に従って、まず活性層30と素子分離フィールド40とに分けられたシリコン基板31上に積み上げ拡散層36を形成し、フォトリソグラフィー等を用いたパターニングの工程によりチャネル35部分の積み上げ拡散層36を除去してリセス部38を形成した後、積み上げ拡散層36上に絶縁膜32を形成し、リセス部38の側壁にサイドウォール33を形成し、リセス部38の底部にゲート酸化膜34を形成した後、リセス部38及びリセス部38近傍の絶縁膜32上の一部にゲート電極37の形成を行ない、実効的に浅い接合を持つ積み上げ拡散層構造トランジスタを形成している。」
「【0014】図1(a)?(i)は実施例に係る半導体素子の形成工程を説明するための断面図である。まず、半導体製造工程に従って、活性層10と素子分離のためのフィールド絶縁膜20とに分けられたシリコン基板11上全面にLPCVD法等によりSiO_(2) 等の絶縁膜12を厚さt=200?1000Åの範囲で形成する(図1(a))。
【0015】つぎにフォトリソグラフィーにより、リセス部18に開口部を有するパターンを形成し、このパターンをマスクとして絶縁膜12及びシリコン基板11をエッチングし、シリコン基板11上に深さD=800?3000Åのリセス部18を形成する(図1(b))。
【0016】次に、SiO_(2) 等の絶縁膜13をLPCVD法等により200?1500Å形成し(図1(c))、エッチバックによりリセス部18側壁にサイドウォール13aを形成する。
【0017】ついでLPCVD法等によりSiO2 等のイオン注入特性の向上を図るための保護膜19を形成し、保護膜19を形成した後しきい値制御のためにホウ素を加速エネルギー10?30keV、ドーズ量0.1?5.0×10^(12)cm^(-2)の条件で注入する(図1(d))。
【0018】次に、保護膜19をウエットエッチングで除去した後、熱酸化によりリセス部18底部にゲート酸化膜14を30?300Å形成する(図1(e))。
【0019】ついで導電性膜としてP等のN型不純物のドープを行なったポリシリコン15をLPCVD法等の段差被覆性の良好な成膜方法によりリセス部18を埋め込める厚さ以上に成膜する(図1(f))。
【0020】次に絶縁膜12が露出するまでRIE法等によるエッチバックを行ない、リセス部18にのみポリシリコン15を残す(図1(g))。
【0021】ついで、Asをイオン注入により加速エネルギー60?150keV、ドーズ量1?10×10^(15)cm^(-2)注入した後、活性化アニールを行なって拡散層16を形成する。このときAsの注入エネルギーは、ポリシリコン15中のAs飛程をRp、縦方向の飛程の標準偏差をσしたときD>Rp+4σとなるように設定する(図1(h))。次にLPCVD法等によりP等のN型不純物をドープしたポリシリコンを1000?3000Å成膜し、フォトリソグラフィーによりゲートパターンの形成を行ない、このゲートパターンをマスクとしてドープドポリシリコンをRIE 法等によりエッチングしてゲート電極17を形成する(図1(i))。
【0022】以上説明したように、上記実施例に係る半導体素子の形成方法によれば、シリコン基板11をエッチングすることによりリセス部18を形成する工程と、リセス部18底部にゲート酸化膜14を形成する工程と、リセス部18内に導電成膜であるポリシリコン15を埋め込んだ後、イオン注入及び活性化アニール処理により拡散層16を形成する工程を含んでいるので、Asの注入エネルギーをD>Rp+4σとなるように設定することによりAsがチャネル25部分に注入されないようにすることができ、また、リセス部18の深さと注入エネルギー及び活性化アニール条件を調節することにより拡散層16下端とチャネル25形成面の垂直位置関係を制御することができる。さらにシリコン基板11表面からの拡散層16の深さをxjとするとt+xjとすることにより、短チャネル効果を抑制し、しかも、チャネル25とのオフセットによる寄生抵抗の発生のない拡散層16とチャネル25の位置関係を有する構造を形成することができる。」

4.刊行物4:特開平6-326308号公報
原査定の拒絶の理由に引用され、本願の出願前に日本国内で頒布された特開平6-326308号公報(以下、「刊行物4」という。)には、図1ないし図6とともに、以下の事項が記載されている。
「【0006】
【発明が解決しようとする課題】本発明の目的は、この種小型半導体装置の製造方法を提供することにある。
【0007】本発明の別の目的は、ゲート制御式チャネルの平面の下方の基板中に比較的高いドーパント濃度が生じる可能性を防ぐことによって、サブ表面のパンチスルー及びこれに伴う装置のパンチスルー電圧の低下を防止するように、表面チャネル及びソース/ドレイン拡散領域を構成することにある。」
「【0009】
【課題を解決するための手段】最小規模化MOSトランジスタの製造プロセスは、トレンチ凹部の下方にチャネルを有するトランジスタを形成する。本発明のプロセスによれば、凹部は、半導体基板の表面に形成される。側壁絶縁体及び薄いゲート誘電体は、凹部に形成される。ゲート導体は、凹部に配置される。注入によって、ソース/ドレインドーパントが、凹部の何れかの側面の半導体材料中に注入される。チャネルは、半導体基板中及び凹部コーナーの周囲にドーパントをドライブするアニール段階によって、凹部の下方に形成される。トレンチコーナーが、トレンチ下方への拡散のためのドーパントのラインソースとして機能する効果を有することによって、ドーピングプロファイルは半径方向について略同一となり、この結果、チャネル表面において最小拡散分離を維持するようになっている。これによって、自己整合式ソース及びドレイン領域を有すると共に、低減したパンチスルー感度を有する極度に小型のトランジスタが形成される。
【0010】
【実施例】第1a図は、本発明の実施例によって形成した半導体装置2の拡大断面図を図示している。この半導体装置2は、半導体材料の基板10のアクティブ面に形成され設けられたトレンチ即ち溝4を有する凹形チャネルトランジスタMOS(Metal-Oxide-Semiconductor)装置として言及される。図示の半導体基板10は、P型であり、このため、トランジスタ2は、N型装置である。後に説明するように、トレンチ4は、従来技術によって、半導体材料の面にエッチングを施して形成することができ、このため、フォトリソグラフィーの考慮は、トランジスタのチャネル長5を決定する手助けとなる。・・・
【0011】第1a図において、トレンチ4の両側には、ドープ化領域12がある。このドープ化領域12は、トランジスタ2のソース及びドレインを備えている。これらの領域は、基板10の一部であって、本例ではドープ化N+ である。トレンチ4は、ドープ化ソース/ドレイン領域12を分離している。チャネル5に隣接したN+ ソース/ドレイン領域12の底部は、トレンチ4の両側の下方に延びている。ドープ化領域12は、約2/10ミクロンであってよい。
【0012】第1a図において、絶縁体16aは、トレンチ4のトレンチ壁部にある。代表的絶縁物は、酸化物及び窒化物を含んでいる。絶縁体16aは側壁絶縁体を形成すると共に、導体18から、ドープ化ソース/ドレイン領域12を絶縁分離している。絶縁体16aは、数百オングストロームのオーダーの厚さであってよい。絶縁体17aは溝(トレンチ)の底部を覆っている。絶縁体17aは、導体18から基板10を分離することによって、凹形チャネルトランジスタ2のゲート絶縁体を形成している。・・・
【0013】なお第1a図について説明すると、導体18がトレンチ4を埋めている。導体18は、トレンチ壁部の絶縁体部分16aを覆うと共に、トレンチ底部の絶縁体部分17aを覆っている。導体18はトランジスタ2のゲートを形成している。この導体18は、本例では、ポリシリコンから成っている。ゲート導体は、これにマスクを施して所望の幅にエッチングすることによって、パターニングすることができる。・・・
【0014】第1a図及び第1b図の拡大図において、ドープ化領域12は、トレンチ4のコーナーの周囲に、側壁絶縁体16aの幅程、僅かに延びていることが好ましい。このことによって、トレンチ4のコーナーがチャネルにかかるということに関連する電位信頼性問題が回避され、適切な電位がゲートに印加されたとき、ソースおよびドレイン間の導通が保証される。・・・ソース/ドレイン領域間にゲートトランジスタチャネルを設けることによって、パンチスルー特性が改善される。
【0015】第2図ないし第6図は、第1a図の半導体装置を形成するのに使用する製造プロセスの実施例における連続的段階を図示している。本発明のプロセスは、ソース/ドレイン領域を形成する前に、トレンチを形成する。
【0016】第2図は、半導体材料10の表面へのトレンチ4の形成に引き続く構造を表わしている。トレンチマスク段階は、半導体基板10を覆うトレンチマスク14を形成する。このトレンチは、フォトレジストのコーティング、露光及び現像によってパターニングすることができる。・・・
【0017】第3図は、酸化物層15及びその上を覆う窒化物層16の形成に引き続く構造を図示している。熱酸化は、チャネル凹部4中のゲート酸化物を成長させて、ウエハ10の面を覆うようにする。ウェットスチーム酸化またはドライ酸化の何れかによって、酸化物層15を形成する。酸化物層15は、ダミーゲート層であって、トレンチエッチング段階によって引き起こされたトレンチの底部における基板10に対する如何なる損傷をも修復するのを助ける。窒化物被着段階で、ダミーゲート酸化物15及びウエハ10の面を覆って凹部4中に窒化物層16を形成する。
【0018】第4図は、側壁16a及び絶縁体17の形成後の構造を表わしている。異方性窒化物エッチング段階で、ウエハ10の表面及びトレンチ4の底部から、窒化物層を除去する。ダミーゲート酸化物15は、窒化物エッチング段階によって、トレンチ底部を介して基板10へとエッチングが進むのを防止する。窒化物エッチング段階で、トレンチ壁部の窒化物16aの側壁部が残される。ダミーゲート酸化物15の層は、窒化物側壁部16aの下方に残っている。次いで、ゲート酸化物層17を、熱酸化によって形成することができる。これによって、トレンチ底部にゲート酸化物層17aが形成されることになる。このゲート酸化物層17はまた、半導体ウエハを覆って形成される。
【0019】第5図は、ゲート導体18の形成後の構造を示している。ポリシリコンが代表的導体であって、ゲート導体18を形成すべく、これを被着することができる。正常所在で、ドープ化ポリシリコンはうまく機能する。ゲート導体18は、等方性ポリシリコンエッチングによって、形造ることができる。・・・
【0020】第6図は、ソース/ドレイン領域12の形成後の構造を示している。これらの領域は、半導体10を覆って存在する酸化物層17を介してイオン注入するイオン注入段階及び次のアニールドライブによって形成することができる。ソース/ドレイン注入が行われ、またチャネルコーナー縁部の周囲に拡散の低いドーパント濃度レベルを得る目的によって、アニールが決定される。・・・ドーパント拡散は、約側壁絶縁体16aの幅まで、トレンチの下方に拡がる必要がある。ソース及びドレインは、こうして、アニール段階によって、トランジスタゲートと自己整合される。N+ ソース/ドレイン拡散領域を形成すべく、ヒ素またはリンをP型半導体基板10中に拡散することができる。ゲート導体は、イオン注入段階によって、トレンチ底部の基板10がドーピングされるのを阻止する。」

第4 対比
本願発明と刊行物発明を対比する。
(a)刊行物発明の「チャネル領域」及び「P型の半導体基板1」は、それぞれ、本願発明の「チャンネル領域」及び「第1導電型の半導体基板」に相当するから、刊行物発明の「チャネル領域を有するP型の半導体基板1」は、本願発明の「チャンネル領域を有する第1導電型の半導体基板」に相当する。
(b)刊行物発明の「溝」は、本願発明の「トレンチ」に相当し、刊行物発明の「溝」もある深さを備えることが明らかであるから、刊行物発明の「前記半導体基板1の前記チャネル領域に形成された溝」は、本願発明の「前記基板のチャンネル領域に形成された、一定の深さを有するトレンチ」に相当する。
(c)刊行物発明の「第1ゲート絶縁膜8」は、本願発明の「ゲート酸化膜」に相当するから、 刊行物発明の「前記溝の底面」「に形成された第1ゲート絶縁膜8」は、本願発明の「前記トレンチの底面に形成されたゲート酸化膜」に相当する。
(d)刊行物発明の「N型のソース領域及びドレイン領域」は、本願発明の「第2導電型のソース/ドレイン領域」に相当するから、刊行物発明の「前記溝の外側の半導体基板に形成されたN型のソース領域及びドレイン領域」は、本願発明の「トレンチの外側」「の基板に形成された第2導電型のソース/ドレイン領域」に相当する。
(e)刊行物発明の「トンネル酸化膜9」は、本願発明の「トンネリング酸化膜」に相当するから、刊行物発明の「前記ドレイン領域の上部に形成されたトンネル酸化膜9」は、本願発明の「前記ドレイン領域の上部に」「形成されたトンネリング酸化膜」に相当する。
(f)刊行物発明の「浮遊ゲート電極10」は、本願発明の「フローティングゲート」に相当するから、刊行物発明の「前記ソース領域の上の」「絶縁膜」、「溝上部の前記第1ゲート絶縁膜8及びトンネル酸化膜9上に形成された浮遊ゲート電極10」は、本願発明の「ソース領域の上部の絶縁膜、トレンチ上部のゲート酸化膜及びトンネリング酸化膜上に形成されたフローティングゲート」に相当する。
(g)刊行物発明の「第2ゲート絶縁膜11」は、本願発明の「誘電体膜」に相当するから、刊行物発明の「前記浮遊ゲート電極10の表面上に形成された第2ゲート絶縁膜11」は、本願発明の「フローティングゲート」「の表面上に形成された誘電体膜」に相当する。
(h)刊行物発明の「制御ゲート電極12」は、本願発明の「コントロルゲート」に相当するから、刊行物発明の「前記第2ゲート絶縁膜11上に形成された制御ゲート電極12」は、本願発明の「誘電体膜上に形成されたコントロルゲート」に相当する。
(i)刊行物発明の「不揮発性半導体記憶装置」は、本願発明の「EEPROMセル」に相当する。

したがって、本願発明と刊行物発明とは、
「チャンネル領域を有する第1導電型の半導体基板と、
前記基板のチャンネル領域に形成された、一定の深さを有するトレンチと、
前記トレンチの底面に形成されたゲート酸化膜と、
トレンチの外側の基板に形成された第2導電型のソース/ドレイン領域と、
前記ドレイン領域の上部に形成されたトンネリング酸化膜と、
ソース領域の上部の絶縁膜、トレンチ上部のゲート酸化膜及びトンネリング酸化膜上に形成されたフローティングゲートと、
フローティングゲートの表面上に形成された誘電体膜と、
誘電体膜上に形成されたコントロルゲートと、を含むことを特徴とするEEPROMセル。」である点で一致し、以下の点で相違する。

相違点1
本願発明は、「前記トレンチ内側の両側壁に形成された第1スペーサ」との構成を備えるのに対して、刊行物発明は、上記構成を備えていない点。
相違点2
本願発明は、「第1スペーサの間のトレンチの底面に形成されたゲート酸化膜」を備えるのに対して、
刊行物発明は、「前記溝の底面・側面及び前記基板の表面に形成された第1ゲート絶縁膜8」を備える点。
相違点3
本願発明は、「トレンチの外側及び底面の基板に形成された第2導電型のソース/ドレイン領域」を備えるのに対して、
刊行物発明は、「前記溝の外側の半導体基板に形成されたN型のソース領域及びドレイン領域」を備えるが、「N型のソース領域及びドレイン領域」が、「前記溝」の底面の「半導体基板」には形成されていない点。
相違点4
本願発明は、「前記ドレイン領域の上部に前記トレンチの縁で前記第1スペーサと接するように形成されたトンネリング酸化膜」を備えるのに対して、
刊行物発明は、「前記ドレイン領域の上部に形成されたトンネル酸化膜9」を備えているが、「トンネル酸化膜9」が、「第1スペーサと接するように形成されて」いない点。
相違点5
本願発明は、「前記トレンチ及びトンネリング酸化膜を除いた基板の全表面上に形成された絶縁膜」を備えるのに対して、
刊行物発明は、上記構成を備えておらず、溝及びトンネル酸化膜を除いた半導体基板の表面には、第1ゲート絶縁膜8が形成されている点。
相違点6
本願発明は、「ソース領域の上部の絶縁膜、トレンチ上部のゲート酸化膜及びトンネリング酸化膜上に形成されたフローティングゲート」を備えるのに対して、
刊行物発明は、「前記ソース領域の上の前記第1ゲート絶縁膜8、溝上部の前記第1ゲート絶縁膜8及びトンネル酸化膜9上に形成された浮遊ゲート電極10」を備える点。
相違点7
本願発明は、「フローティングゲートの両側の絶縁膜上に形成された第2スペーサ」を備えるのに対して、
刊行物発明は、上記構成を備えていない点。
相違点8
本願発明は、「フローティングゲート及び第2スペーサの表面上に形成された誘電体膜」を備えるのに対して、
刊行物発明は、「前記浮遊ゲート電極10の表面上に形成された第2ゲート絶縁膜11」を備える点。

第5 当審の判断
以下において、各相違点について検討する。
相違点1について
ア 刊行物3の、図1の1ないし図1の3、【0014】段落ないし【0021】段落には、絶縁ゲート型電界効果トランジスタのゲート電極17と一体となる不純物をドープした「ポリシリコン層(導電膜)15」を、リセス部18に形成する前に、リセス部18の側壁にサイドウォール13aを形成すること、及びリセス部の両側のシリコン基板に不純物拡散層16(ソース、ドレイン領域)を形成することが記載されている。
イ 刊行物4の、図1ないし図6、【0010】段落ないし【0020】段落には、MOS型半導体トランジスタのゲート導体18を、トレンチ4に形成する前に、トレンチ4の側壁に窒化物側壁部16aを形成すること、及びトレンチ4の両側にドープ化ソース/ドレイン領域12を形成することが記載されている。
ウ ゲート電極を含めた導電配線を段差のある表面に形成する前に、導電配線が段差の部分で切断されることを防止するために、段差部側面にスペーサを形成することは半導体技術分野において従来周知の技術的事項であるから、刊行物発明において、浮遊ゲート電極を形成する溝の側面に、刊行物3及び4に記載される如き、サイドウォール又は側壁部を形成することは、当業者が何ら困難性なくなし得たものである。

相違点2について
ア 溝(トレンチ)にゲート電極が形成された構造の形成において、刊行物3の図1の1、図1の2、【0014】段落ないし【0018】段落には、リセス部(トレンチに相当)の側壁にサイドウォールを形成した後にゲート絶縁膜14を形成し、また、刊行物4の図4及び【0018】段落には、トレンチ4に窒化物側壁部16aを形成した後にゲート酸化物層17aを形成している。言い換えると、リセス部(トレンチ)の側面にサイドウォール(側壁部)を形成する際には、サイドウォール(側壁部)を形成した後に、リセス部(トレンチ)の底面の、サイドウォール(側壁部)の間の部分に、ゲート絶縁膜(ゲート酸化物層)を形成していることは明らかである。
イ したがって、刊行物発明の溝に、刊行物3及び4に記載されるサイドウォール又は側壁部を適用する際には、サイドウォール又は側壁部を形成後にゲート絶縁膜を形成することが合理的であるから、溝にサイドウォール又は側壁部を適用した刊行物発明においても、第1ゲート絶縁膜8は、溝の底面の、サイドウォール又は側壁部の間の部分のみに形成されるものとなることは明らかである。
ウ 上記イより、刊行物3及び4に記載されるサイドウォール又は側壁部を適用した刊行物発明においては、溝の側面に、第1ゲート絶縁膜8が形成されることはなく、また、基板の表面に形成される絶縁膜は、第1ゲート絶縁膜8とは異なる絶縁膜となることは明らかである。
エ したがって、サイドウォール又は側壁部を適用した刊行物発明は、結果として、「前記溝の底面」のみに形成された「第1ゲート絶縁膜8」を備えるものとなることは明らかである。

相違点3について
ア 刊行物3の、図1の3、【0021】段落及び【0022】段落には、リセス部の側面にサイドウォール13aを形成後に、リセス部の両側に不純物を注入することにより拡散層16(ソース/ドレイン領域)を形成することが記載されるとともに、「また、リセス部18の深さと注入エネルギー及び活性化アニール条件を調節することにより拡散層16下端とチャネル25形成面の垂直位置関係を制御することができる。」(【0022】段落)と記載され、リセス部の深さより深く、さらに、リセス部のサイドウォールの下の部分まで、拡散層16を形成できることが示唆されている。
イ 刊行物4の、図6及び「第6図は、ソース/ドレイン領域12の形成後の構造を示している。これらの領域は、半導体10を覆って存在する酸化物層17を介してイオン注入するイオン注入段階及び次のアニールドライブによって形成することができる。ソース/ドレイン注入が行われ、またチャネルコーナー縁部の周囲に拡散の低いドーパント濃度レベルを得る目的によって、アニールが決定される。・・・ドーパント拡散は、約側壁絶縁体16aの幅まで、トレンチの下方に拡がる必要がある。ソース及びドレインは、こうして、アニール段階によって、トランジスタゲートと自己整合される。」(【0020】段落)と記載され、トレンチの底面の「窒化物側壁部」の下の半導体基板まで、ドープ化ソース/ドレイン領域12が形成されていることは明らかである。
ウ したがって、サイドウォール又は側壁部を適用した刊行物発明において、刊行物3及び4に記載又は示唆されているように、ソース・ドレイン領域となる不純物拡散層を溝(トレンチ)の底面の基板まで形成することは、当業者が必要に応じて適宜なし得る程度の事項に過ぎないものである。

相違点4について
ア 本願明細書及び図面において、第1のスペーサ52とトンネリング絶縁膜55との位置関係が記載されているのは、出願当初の図4及び図6(g)のみである。
イ 本願の明細書には、「第1のスペーサ52」と「トンネリング絶縁膜55」との直接の位置関係についてではないが、トレンチとトンネリング絶縁膜とに関し、「【請求項11】 ドレーンとゲート領域との間に前記トレンチと接しているトンネリング酸化膜をさらに含むことを特徴とする請求項9記載のEEPROMセル。」(【請求項11】)、「トレンチの外側の基板41にはトレンチの深さより相対的に深い接合の深さを有する埋込形のn+ 型ソース/ドレーン領域45,47が形成され、ドレーン領域47の上部には薄膜のトンネリング酸化膜55が形成され、トレンチ及びトンネリング酸化膜55を除いた基板41の全表面上に絶縁膜として酸化膜43が形成されている。」(【0019】段落)、「ドレーン領域47とコントロルゲート63間に高い電位差が発生してもフローティングゲート57とドレーン領域47が接しているトレンチの内側壁に第1スペーサ52が形成されているので、ドレーン領域47から基板41にリーク電流が流れることを遮断することができる。」(【0021】段落)、及び「図6(H)のように、基板の全面上にポリシリコン膜を塗布しパターニングして、トンネリング酸化膜55とトレンチ49とを含んだソース/ドレーン領域45,47の上部の酸化膜43上にフローティングゲート57を形成する。」(【0029】段落)と記載されている。
ウ 本願の明細書には、本願発明の効果として、「【発明の効果】前記の本発明によれば、消去時に大きい電位差が生じるトンネリング酸化膜とドレーン領域間にトレンチを形成し、トレンチ内に側壁スペーサを形成することにより、ドレーン領域とコントロルゲート間の高い電位差の発生によりドレーン領域47から基板へリーク電流が流れることを遮断することができる。 【0033】なお、前記のEEPROMセルは、ソース/ドレーン領域が埋込形と形成され、ソース/ドレーン領域の間のトレンチ内にゲート酸化膜が形成されるとともに、トレンチの上部にフローティングゲート及びコントロルゲートが形成され、EEPROMセルの良好な表面形状が得られる。さらに、従来の複雑なフィールド酸化工程及びトンネリング酸化膜を形成するためのフィールド酸化膜エッチング工程が排除されるので、工程の単純化を計ることができる。」(【0032】段落及び【0033】段落)と記載されているのみであり、また、【0033】段落に記載される効果は、「製造方法」としての作用効果であって、「EEPROMセル」としての作用効果ではなく、本願の明細書には、「第1スペーサ」と「トンネリング絶縁膜」が近接配置されることにより、顕著な効果が奏せられる旨の記載はされていない。
エ 刊行物1には、図13及び「【0004】・・・後者においてはメモリ用MOSトランジスタのドレイン領域103内に広がる空乏層がトンネル酸化膜109下に到達してトンネル酸化膜にかかる電界を低下させないために、図13中に示すX-Y間距離およびY-Z間距離を十分に大きくとらなければならず、メモリセルサイズ縮小の障害となる。【0005】また書き込み動作時浮遊ゲート電極110の電位はドレイン領域103の電位より相対的に低いため、トンネル酸化膜104下のドレイン領域103表面が空乏化することを防ぐには10^(18)cm^(-3)以上の十分に高い不純物濃度が必要となる。従って十分に高いアバランシュブレークダウン電圧を得るためにはさらに接合深さY-ZおよびX-Yを大きくたななければならない。」(【0004】段落及び【0005】段落)に記載される課題を解決するために、刊行物発明がなされたのであって、刊行物発明により、刊行物1の【0022】段落に記載の「【発明の効果】以上説明した様に本発明は、ソース領域およびドレイン領域が低濃度N型半導体層と高濃度N型半導体層を積層し、低濃度N型半導体層の底面でのみP型半導体と接合するようにP型半導体基板上に凸形状に配置され、ソース・ドレイン間のチャネル領域は凹部の底部に配置され、トンネル絶縁膜領域は凸部上面に配置された構造を有しているので、トンネル絶縁膜下ドレイン表面近傍の空乏化を防止し、高いアバランシュブレークダウン電圧を維持しながらチャネル-トンネル絶縁膜領域間距離およびチャネル長の縮小を実現させることができるため、メモリセルサイズを小さくでき、大容量化、チップサイズの小形化によるコストダウン等が実現できる効果がある。」との作用効果が奏せられる。
オ 刊行物2には、刊行物発明と同様な、浮遊ゲート電極を備えたMOS型不揮発性半導体記憶装置に関する発明が記載されており、「本発明は、記憶トランジスタのチャネル部分に溝を形成し、溝により記憶トランジスタのチャネル長を決定している為、記憶トランジスタのチャネル部のチャネル方向の寸法を拡散層の深さと全く関係なく溝の幅だけで決定できる。・・・従って、従来、装置の縮小化の際に問題となっていた拡散層の降伏電圧の低下を回避出来る。このように本発明は拡散層の降伏電圧を低下させることなく、チャネル長を短かくでき、高密度集積化が可能になるという効果を有する。」(第3頁左上欄第17行ないし同頁右上欄第10行)との作用効果が奏せられる旨記載されている。
カ 上記エ及びオより、刊行物1及び2においては、「不揮発性半導体記憶装置」が、基板に形成した溝と、溝の両側に形成したソース領域及びドレイン領域と、溝の底面に形成した第1ゲート絶縁膜と、溝の内部に形成した浮遊ゲート電極と、浮遊ゲート電極の上面に順次形成した、第2ゲート絶縁膜と制御ゲート電極を備えることにより、「トンネル絶縁膜下ドレイン表面近傍の空乏化を防止し、高いアバランシュブレークダウン電圧を維持しながらチャネル-トンネル絶縁膜領域間距離およびチャネル長の縮小を実現させることができる」(刊行物1の【0022】段落)との作用効果を奏するものである。
キ 上記ウに引用した本願明細書の【0032】段落の「トンネリング酸化膜とドレーン領域間にトレンチを形成」するとの構成がどのようなものか明確ではないが、「リーク電流」を遮断できるとの作用効果について、本願明細書の【0021】段落に記載があるので、本願発明と作用効果について、【0021】段落の記載を参照して以下に検討する。
ク 本願の明細書の【0021】段落には、「消去の動作時には、EEPROMセルの第2ゲートであるコントロルゲート63の電圧印加端子(V_(CG))に低電圧を印加し、ドレーン領域47の電圧印加端子(V_(D))に高電圧を印加し、ソース領域45の電圧印加端子(V_(S))をフローティングさせる。従って、ドレーン領域47とコントロルゲート63間の電位差によってフローティングゲート57に蓄積されていた電子は、トンネリング酸化膜55を介してドレーン領域47へ抜け出す。この際、ドレーン領域47とコントロルゲート63間に高い電位差が発生してもフローティングゲート57とドレーン領域47が接しているトレンチの内側壁に第1スペーサ52が形成されているので、ドレーン領域47から基板41にリーク電流が流れることを遮断することができる。」と、言い換えると、本願発明の「EEPROMセル」が、「前記基板のチャンネル領域に形成された」「トレンチと、 前記トレンチ内側の両側壁に形成された第1スペーサ52と、第1スペーサ52の間のトレンチの底面に形成されたゲート酸化膜と、 トレンチの外側及び底面の基板に形成された第2導電型のソース領域45/ドレイン領域47と、 前記ドレイン領域の上部に」「形成されたトンネリング酸化膜55と、」「ソース領域45の上部」と「トレンチ上部のゲート酸化膜及びトンネリング酸化膜上に形成されたフローティングゲート57と、」「フローティングゲート57」「の表面上に形成された誘電体膜と、 誘電体膜上に形成されたコントロルゲート63と」の構成を備えることにより、「消去の動作時には、EEPROMセルの第2ゲートであるコントロルゲート63の電圧印加端子(V_(CG))に低電圧を印加し、ドレーン領域47の電圧印加端子(V_(D))に高電圧を印加し、ソース領域45の電圧印加端子(V_(S))をフローティングさせ」(【0021】段落)た際に、「ドレーン領域47とコントロルゲート63間に高い電位差が発生してもフローティングゲート57とドレーン領域47が接しているトレンチの内側壁に第1スペーサ52が形成されているので、ドレーン領域47から基板41にリーク電流が流れることを遮断することができる」(【0021】段落)との作用効果を奏するものであることが記載されている。
ケ 一方、サイドウォール又は側壁部を適用した刊行物発明の「不揮発性半導体記憶装置」は、「前記半導体基板の前記チャネル領域に形成された溝と、」前記溝の内側の両側壁に形成されたサイドウォールと、サイドウォールの間の溝の底面に形成されたゲート絶縁膜と、「前記溝の外側の半導体基板に形成されたN型のソース領域及びドレイン領域と、 前記ドレイン領域の上部に形成されたトンネル酸化膜9と、 前記ソース領域の上、溝上部のゲート絶縁膜及びトンネル酸化膜9上に形成された浮遊ゲート電極10と、 前記浮遊ゲート電極10の表面上に形成された第2ゲート絶縁膜11と、 前記第2ゲート絶縁膜11上に形成された制御ゲート電極12と」の構成を備えたものとなる。
コ 上記キないしケから、サイドウォール又は側壁部を適用した刊行物発明は、本願明細書の【0021】段落に記載される作用効果を奏するための、本願発明と同様な構成を備えたものであることは、明らかであるから、サイドウォール又は側壁部を適用した刊行物発明も、本願発明と同様に、消去時動作において、【0021】段落に記載される、「ドレーン領域47とコントロルゲート63間に高い電位差が発生してもフローティングゲート57とドレーン領域47が接しているトレンチの内側壁に第1スペーサ52が形成されているので、ドレーン領域47から基板41にリーク電流が流れることを遮断することができる」との作用効果を奏するものであると予測できる。
サ 上記カを考慮し、上記キないしコから、本願明細書の【0032】段落に記載される「ドレーン領域とコントロルゲート間の高い電位差の発生によりドレーン領域47から基板へリーク電流が流れることを遮断することができる」との作用効果は、本願発明のみが備える顕著な作用効果であるとは言えない。
シ 上記エないしカを参照すると、溝を備えた刊行物発明は耐電圧が改善されており、また、刊行物発明において、トンネル酸化膜をドレイン領域と浮遊ゲート電極とが対する平面に形成されており、サイドウォール又は側壁部を適用した刊行物発明においては、浮遊ゲート電極とドレイン領域との間に、絶縁材料から形成されるサイドウォール又は側壁部を備えているので、ドレイン耐圧が更に改善できることは明らかである。また、上記アないしウで検討したとおり、本願の明細書又は図面には、「トンネリング酸化膜」を「前記トレンチの縁で前記第1スペーサと接するように形成」することは図4及び図6に示唆されているのみであることをも考慮すると、刊行物発明をも含めた、「不揮発性半導体記憶装置」において、ドレイン領域の上表面にトンネル酸化膜を形成することにより、トンネル酸化膜を形成する前の、トンネル酸化膜より膜厚の厚い酸化膜と比較してドレイン耐圧が劣化することは明らかであって、サイドウォール又は側壁部を適用した刊行物発明において、ドレイン領域の上表面の絶縁膜においてトンネル酸化膜を形成する部分をより耐圧の改善された箇所、言い換えると、サイドウォールにより近い部分に形成すること、さらに言い換えると、トンネル酸化膜がサイドウォールに接する程度まで近接して形成するか否かについては、当業者が適宜設定し得た程度の事項に過ぎない。

相違点5について
ア 「相違点2について」において検討したとおり、サイドウォール又は側壁部を適用した刊行物発明においては、刊行物発明は、「前記溝の底面」のみに形成された「第1ゲート絶縁膜8」を備えるものとなることは明らかである。
イ したがって、サイドウォール又は側壁部を適用した刊行物発明においては、結果として、溝の側面には、サイドウォール又は側壁部が形成され、また、「前記溝の底面」には、「第1ゲート絶縁膜8」が形成され、さらに、ドレイン領域の上部には、トンネル酸化膜9が形成されているから、溝及びトンネル酸化膜9を除いた半導体基板1の表面は、第1ゲート絶縁膜以外の絶縁膜で覆われた構成となることは明らかである。
ウ よって、サイドウォール又は側壁部を適用した刊行物発明は、本願発明の如く、「前記トレンチ及びトンネリング酸化膜を除いた基板の全表面上に形成された絶縁膜」を備えたものとなることは明らかである。

相違点6について
ア 「相違点5について」ア及びイで検討したとおり、サイドウォール又は側壁部を適用した刊行物発明においては、刊行物発明は、「前記溝の底面」のみに形成された「第1ゲート絶縁膜8」を備えるものであって、「前記溝の底面」には「第1ゲート絶縁膜8」が形成されており、ドレイン領域の上部には、トンネル酸化膜9が形成されているから、溝及びトンネル酸化膜9を除いた半導体基板1の表面は、第1ゲート絶縁膜以外の絶縁膜で覆われた構成となることは明らかである。
イ したがって、ソース領域の上の絶縁膜も「第1ゲート絶縁膜8」とは異なる絶縁膜であることは明らかであって、刊行物発明の、「浮遊ゲート電極10」は、「溝上部の前記第1ゲート絶縁膜8及びトンネル絶縁膜9上」及び、第1ゲート絶縁膜8とは異なる「絶縁膜」の上に形成されることとなり、サイドウォール又は側壁部を適用した刊行物発明は、本願発明の如く、「ソース領域の上部の絶縁膜、トレンチ上部のゲート酸化膜及びトンネリング酸化膜上に形成されたフローティングゲート」を備えたものとなることは明らかである。

相違点7について
ア 刊行物3の、図2及び【0007】段落には、積み上げ拡散層36のリセス部38側とその反対側にサイドウォール33を形成することが記載されている。
イ ゲート電極を含めた導電配線を段差のある表面に形成する前に、導電配線が段差の部分で切断されることを防止するために、段差部側面にスペーサを形成することは半導体技術分野において従来周知の技術的事項であり、上記ア、「相違点1について」ア及びイを参照すると、刊行物発明の溝の側面のみでなく、ゲート電極の一種である、浮遊ゲート電極の外側の端部においても、刊行物3に示される如きサイドウォールを形成することにより、刊行物発明が、本願発明の如く、「フローティングゲートの両側の絶縁膜上に形成された第2スペーサ」を備えたものとすることは、当業者が容易になし得たものである。

相違点8について
ア 「相違点1について」及び「相違点7について」において検討したとおり、サイドウォール又は側壁部を適用した刊行物発明においては、結果として、本願発明の如く「第1スペーサ」と「第2スペーサ」を備えたものとなるから、刊行物発明において、「第2ゲート絶縁膜11」は、「前記浮遊ゲート電極10の表面上」及び、本願発明の「第2スペーサ」に相当する構成の表面上に形成されるものとなることは明らかである。

よって、本願発明は、刊行物1ないし4に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により、特許を受けることができない。

第6 むすび
以上のとおりであるから、本願は、他の請求項について検討するまでもなく、拒絶されるべきものである。
よって、結論のとおり審決する。
 
審理終結日 2009-04-30 
結審通知日 2009-05-19 
審決日 2009-06-01 
出願番号 特願平7-94184
審決分類 P 1 8・ 121- Z (H01L)
最終処分 不成立  
前審関与審査官 井原 純  
特許庁審判長 河合 章
特許庁審判官 廣瀬 文雄
近藤 幸浩
発明の名称 EEPROMセル及びその製造方法  
代理人 山川 政樹  
代理人 黒川 弘朗  
代理人 紺野 正幸  
代理人 山川 茂樹  
代理人 西山 修  

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