• ポートフォリオ機能


ポートフォリオを新規に作成して保存
既存のポートフォリオに追加保存

  • この表をプリントする
PDF PDFをダウンロード
審決分類 審判 査定不服 2項進歩性 特許、登録しない。 G06F
審判 査定不服 5項独立特許用件 特許、登録しない。 G06F
管理番号 1206446
審判番号 不服2006-28188  
総通号数 120 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2009-12-25 
種別 拒絶査定不服の審決 
審判請求日 2006-12-14 
確定日 2009-11-04 
事件の表示 特願2000-528925「パイプライン高速フリーエ変換プロセッサ」拒絶査定不服審判事件〔平成11年 7月29日国際公開、WO99/38089、平成14年 1月15日国内公表、特表2002-501253〕について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 第1.補正却下の決定

[補正却下の決定の結論]
平成18年12月14日付けの手続補正を却下する。


[理由]
1.手続の経緯
本願の手続きの経緯は概略以下の通りである。
1998年12月18日 国際出願
(パリ条約による優先権主張外国庁受理1998年1月21日、米国)
平成16年10月15日 審査請求
平成16年10月15日 補正書
平成17年 3月23日 拒絶理由通知
平成17年 9月28日 意見書
平成17年 9月28日 補正書
平成18年 3月 3日 拒絶理由通知
平成18年 6月12日 意見書
平成18年 6月12日 補正書
平成18年 9月12日 拒絶査定
平成18年12月14日 審判請求
平成18年12月14日 補正書

2. 本件補正の内容
平成18年12月14日付けの手続補正(以下「本件補正」と記す。)は、特許請求の範囲について、下記の補正前の特許請求の範囲から、下記補正後の特許請求の範囲に補正しようとするものである。

<補正前の特許請求の範囲>
「 【請求項1】 高速フーリエ変換演算を実行する高速フーリエ変換(FFT)プロセッサであって、
4より大きい基数を有する1つ以上の離散フーリエ変換(DFT)モジュールであって、それぞれのDFTモジュールが、回転因子乗算を実行する固定係数乗算回路を含むDFTモジュールを備え、
変換出力データシーケンスを生成するために各DFTモジュールによって、単一の入力データストリームが処理され、
前記固定係数乗算回路は、少なくとも2つの異なる回転因子乗算を行うために動的に再構成可能に構成されている
ことを特徴とするFFTプロセッサ。
【請求項2】 前記DFTモジュールの各々の基数は、8である
ことを特徴とする請求項1に記載のFFTプロセッサ。
【請求項3】 前記DFTモジュールの各々の基数は、16である
ことを特徴とする請求項1に記載のFFTプロセッサ。
【請求項4】 各DFTモジュールの回転因子乗算は、非自明な乗算及び自明な乗算を含み、前記非自明な乗算は、固定係数乗算回路を使用して実行される
ことを特徴とする請求項1に記載のFFTプロセッサ。
【請求項5】 前記自明な乗算は、演算を実行しない、符号変換を行うあるいは実数
及び虚数成分のシフトを行うことによって、乗算器を使用することなく、実行される
ことを特徴とする請求項4に記載のFFTプロセッサ。
【請求項6】 異なる非自明な回転因子値乗算は、同一の固定係数乗算回路を使用して実行される
ことを特徴とする請求項4に記載のFFTプロセッサ。
【請求項7】 少なくとも1つの非自明な回転因子は、異なる非自明な回転因子値数を削減するために2つの成分回転因子に分解される
ことを特徴とする請求項4に記載のFFTプロセッサ。
【請求項8】 少なくとも2つの非自明な回転因子間の対称性関係は、異なる非自明な回転因子値数を削減するために使用される
ことを特徴とする請求項4に記載のFFTプロセッサ。
【請求項9】 各8点DFTモジュールにおける前記非自明な回転因子乗算のすべては、1つの固定係数乗算回路だけを使用して実行される
ことを特徴とする請求項2に記載のFFTプロセッサ。
【請求項10】 前記1つの固定係数乗算回路は、第1加算器で虚数成分乗算器の出力が加算された実数成分乗算器の出力と、第2加算器で前記虚数成分乗算器の出力から減算された前記実数成分乗算器の出力を用いる実数及び虚数成分乗算器を含む
ことを特徴とする請求項9に記載のFFTプロセッサ。
【請求項11】 各16点DFTモジュールは、非自明な回転因子乗算のすべてを実行するために2つの固定係数乗算回路を採用する
ことを特徴とする請求項3に記載のFFTプロセッサ。
【請求項12】 各16点DFTモジュールにおける前記2つの固定係数乗算回路は、
第1加算器で虚数成分乗算器の出力が加算された実数成分乗算器の出力と、第2加算器で前記虚数成分乗算器の出力から減算された前記実数成分乗算器の出力を用いる実数及び虚数成分乗算器を有する第1固定係数乗算回路と、
1つの回転因子乗算に対する第1状態と別の回転因子乗算に対する第2状態へシフトする実数及び虚数シフタを有する第2固定係数乗算回路とを含む
ことを特徴とする請求項11に記載のFFTプロセッサ。
【請求項13】 高速フーリエ変換演算を実行するためにFFTプロセッサで高速フーリエ変換(FFT)を計算する方法であって、
4より大きい基数を有する複数の処理モジュールで前記FFTプロセッサを構成するステップであって、それぞれの処理モジュールが回転因子乗算を実行する固定係数乗算回路を含むステップと、
変換出力データシーケンスを生成するために各処理モジュールで、単一の入力データストリームを処理するステップとを備え、
前記固定係数乗算回路は、少なくとも2つの異なる回転因子乗算を行うために動的に再構成可能に構成されている
ことを特徴とする方法。
【請求項14】 前記処理モジュールの各々の基数は、8である
ことを特徴とする請求項13に記載の方法。
【請求項15】 前記処理モジュールの各々の基数は、16である
ことを特徴とする請求項13に記載の方法。
【請求項16】 更に、各処理モジュールにおいて、回転因子乗算を非自明な乗算と自明な乗算に分割し、
1つ以上の固定係数乗算回路を使用して前記非自明な乗算を実行する
ことを特徴とする請求項13に記載の方法。
【請求項17】 前記自明な乗算は、演算を実行しない、符号変換を行うあるいは実数及び虚数成分のシフトを行うことによって、乗算器を使用することなく、実行される
ことを特徴とする請求項16に記載の方法。
【請求項18】 更に、異なる非自明な回転因子値乗算それぞれに対応する固定係数乗算回路を使用して各処理モジュールにおいて異なる非自明な回転因子値乗算を実行する
ことを特徴とする請求項16に記載の方法。
【請求項19】 更に、同一の固定係数乗算回路を使用して各処理モジュールにおいて異なる非自明な回転因子値乗算を実行する
ことを特徴とする請求項16に記載の方法。
【請求項20】 更に、異なる非自明な回転因子値数を削減するために、少なくとも1つの非自明な回転因子を2つの成分回転因子に分解する
ことを特徴とする請求項16に記載の方法。
【請求項21】 更に、異なる非自明な回転因子値数を削減するために、少なくとも2つの非自明な回転因子間の対称性関係を使用する
ことを特徴とする請求項16に記載の方法。
【請求項22】 更に、各8点処理モジュールにおける前記非自明な回転因子乗算のすべてを実行するために、1つの固定係数乗算回路だけを使用して各8点処理モジュールにおいて該非自明な回転因子乗算のすべてを実行する
ことを特徴とする請求項14に記載の方法。
【請求項23】 更に、各16点処理モジュールにおける前記非自明な回転因子乗算のすべてを実行するために、2つの固定係数乗算回路だけを使用して各16点処理モジュールにおいて該非自明な回転因子乗算のすべてを実行する
ことを特徴とする請求項15に記載の方法。
【請求項24】 高速フーリエ変換演算を実行する高速フーリエ変換(FFT)プロセッサであって、
1つ以上の離散フーリエ変換(DFT)モジュールであって、それぞれのDFTモジュールが、互いに接続される3つの2点バタフライユニットを有するDFTモジュールと、
2つの前記2点バタフライユニットを連結する固定係数乗算回路を使用して実現される1つ以上の回転因子乗算器とを備え、
変換出力データシーケンスを生成するために前記3つの2点バタフライユニットによって、単一の入力データストリームが処理され、
前記固定係数乗算回路は、少なくとも2つの異なる回転因子乗算を行うために動的に再構成可能に構成されている
ことを特徴とするFFTプロセッサ。
【請求項25】 前記FFTプロセッサは、各2点バタフライユニット間に配置されるパイプラインレジスタでパイプライン化され、各2点バタフライユニットは、自身からの出力と自身への入力間にフィードバック経路を含んでいる
ことを特徴とする請求項24に記載のFFTプロセッサ。
【請求項26】 前記フィードバック経路は、単一遅延フィードバック経路であり、
各DFTモジュールは、それぞれが異なるサイズのフィードバックシーケンスを扱う3つのフィードバックレジスタを含んでいる
ことを特徴とする請求項25に記載のFFTプロセッサ。
【請求項27】 前記DFTモジュールは動的乗算器を介して回転因子メモリに接続され、そうすることによって、前記バタフライモジュールの1つからの出力は、隣接DFTモジュールで処理される前に、前記動的乗算器で前記回転因子メモリから導出された回転因子と乗算される
ことを特徴とする請求項26に記載のFFTプロセッサ。
【請求項28】 前記自明な回転因子乗算は、乗算回路を使用しないで実行される
ことを特徴とする請求項24に記載のFFTプロセッサ。
【請求項29】 前記自明な回転因子乗算は、演算を実行しない、符号変換を行うあるいは実数及び虚数成分のシフトを行う乗算器を使用しないで実行される
ことを特徴とする請求項28に記載のFFTプロセッサ。
【請求項30】 前記固定係数乗算回路は、第1加算器で虚数成分乗算器の出力が加算された実数成分乗算器の出力と、第2加算器で前記虚数成分乗算器の出力から減算された前記実数成分乗算器の出力を用いる実数及び虚数成分乗算器を含む
ことを特徴とする請求項24に記載のFFTプロセッサ。
【請求項31】 同一の固定係数乗算回路が、各DFTモジュールにおいて実行対象の非回転因子乗算をすべて実行するために使用される
ことを特徴とする請求項24に記載のFFTプロセッサ。
【請求項32】 高速フーリエ変換演算を実行する高速フーリエ変換(FFT)プロセッサであって、
1つ以上の離散フーリエ変換(DFT)モジュールであって、それぞれのDFTモジュールが、互いに接続される4つの2点バタフライユニットを有するDFTモジュールと、
少なくとも2つの前記2点バタフライユニットを連結する固定係数乗算回路を使用して実現される1つ以上の回転因子乗算器とを備え、
変換出力データシーケンスを生成するために前記3つの2点バタフライユニットによって、単一の入力データストリームが処理され、
前記固定係数乗算回路は、少なくとも2つの異なる回転因子乗算を行うために動的に再構成可能に構成されている
ことを特徴とするFFTプロセッサ。
【請求項33】 前記FFTプロセッサは、各2点バタフライユニット間に配置されるパイプラインレジスタでパイプライン化され、各2点バタフライユニットは、自身からの出力と自身への入力間にフィードバック経路を含んでいる
ことを特徴とする請求項32に記載のFFTプロセッサ。
【請求項34】 前記フィードバック経路は、単一遅延フィードバック経路であり、
各DFTモジュールは、それぞれが異なるサイズのフィードバックシーケンスを扱う4つのフィードバックレジスタを含んでいる
ことを特徴とする請求項33に記載のFFTプロセッサ。
【請求項35】 前記自明な回転因子乗算は、乗算回路を使用しないで実行される
ことを特徴とする請求項32に記載のFFTプロセッサ。
【請求項36】 前記自明な回転因子乗算は、演算を実行しない、符号変換を行うあるいは実数及び虚数成分のシフトを行う乗算器を使用しないで実行される
ことを特徴とする請求項32に記載のFFTプロセッサ。
【請求項37】 第1固定係数乗算回路は、第1加算器で虚数成分乗算器の出力が加算された実数成分乗算器の出力と、第2加算器で前記虚数成分乗算器の出力から減算された前記実数成分乗算器の出力を用いる実数及び虚数成分乗算器を含む
ことを特徴とする請求項32に記載のFFTプロセッサ。
【請求項38】 第2固定係数乗算回路は、1つの回転因子乗算に対する第1状態と別の回転因子乗算に対する第2状態とへシフトする実数及び虚数成分シフタを含んでいる ことを特徴とする請求項37に記載のFFTプロセッサ。
【請求項39】 前記第1及び第2固定係数乗算回路は、各DFTモジュールにおいて実行対象の非自明な回転因子乗算をすべて実行するために使用される
ことを特徴とする請求項38に記載のFFTプロセッサ。
【請求項40】 高速フーリエ変換演算を実行するためにFFTプロセッサで高速フーリエ変換(FFT)を計算する方法であって、
1つ以上の処理モジュールで前記FFTプロセッサを構成するステップであって、それぞれの処理モジュールが、パイプライン形式で互いに接続される3つの2点バタフライユニットを実現し、その内の少なくとも2つの2点バタフライユニットが、固定係数乗算回路に連結されているステップと、
前記3つの2点バタフライユニットの1つの第1バタフライユニットの入力に、単一の入力データストリームを適用して、該単一の入力データストリームを処理するステップと、
前記3つの2点バタフライユニットの1つの第2バタフライユニットにおいて、前記第1バタフライユニットの出力を処理するステップと、
出力データシーケンスを生成するために、前記3つのバタフライユニットの1つの第3バタフライユニットにおいて、前記第2バタフライユニットの出力を処理するステップとを備え、
前記固定係数乗算回路は、少なくとも2つの異なる回転因子乗算を行うために動的に再構成可能に構成されている
ことを特徴とする方法。
【請求項41】 更に、同一の固定係数乗算回路を使用して異なる非自明な回転因子乗算を実行する
ことを特徴とする請求項40に記載の方法。
【請求項42】 更に、各処理モジュールに対する前記非自明な回転因子乗算のすべては、前記固定係数乗算回路を使用して実行される
ことを特徴とする請求項41に記載の方法。
【請求項43】 高速フーリエ変換演算を実行するためにFFTプロセッサで高速フ
ーリエ変換(FFT)を計算する方法であって、
1つ以上の処理モジュールで前記FFTプロセッサを構成するステップであって、それぞれの処理モジュールは、パイプライン形式で互いに接続される4つの2点バタフライユニットとを有し、その内の少なくとも2つの2点バタフライユニットは、固定係数乗算回路に連結されているステップと、
前記4つの2点バタフライユニットの内の1つの第1バタフライユニットの入力に、単一の入力データストリームを適用して、該単一の入力データストリームを処理するステップと、
前記4つの2点バタフライユニットの内の1つの第2バタフライユニットにおいて、前記第1バタフライユニットの出力を処理するステップと、
前記4つの2点バタフライユニットの内の1つの第3バタフライユニットにおいて、前記第2バタフライユニットの出力を処理するステップと、
出力データシーケンスを生成するために、前記4つのバタフライユニットの1つの第4バタフライユニットにおいて、前記第2バタフライユニットの出力を処理するステップとを備え、
前記固定係数乗算回路は、少なくとも2つの異なる回転因子乗算を行うために動的に再構成可能に構成されている
ことを特徴とする方法。
【請求項44】 更に、同一の固定係数乗算回路を使用して異なる非自明な乗算を実行する
ことを特徴とする請項43に記載の方法。
【請求項45】 各処理モジュールにおける非自明な回転因子乗算のすべては、2つの固定係数乗算回路を使用して実行される
ことを特徴とする請求項43に記載の方法。
【請求項46】
高速フーリエ変換演算を実行する高速フーリエ変換(FFT)プロセッサであって、
4より大きい基数を有する1つ以上のバタフライモジュールであって、その少なくとも1つのバタフライモジュールが、回転因子乗算を実行する固定係数乗算回路を含むバタフライモジュールを備え、
変換出力データシーケンスを生成するために前記1つ以上のバタフライモジュールによって、単一の入力データストリームが処理され、
前記固定係数乗算回路は、少なくとも2つの異なる回転因子乗算を行うために動的に再構成可能に構成されている
ことを特徴とするFFTプロセッサ。
【請求項47】 高速フーリエ変換演算を実行するためにFFTプロセッサで高速フーリエ変換(FFT)を計算する方法であって、
4より大きい基数を有する複数の処理モジュールで前記FFTプロセッサを構成するステップであって、それぞれの処理モジュールが、回転因子乗算を実行する固定係数乗回路を含むステップと、
変換出力データシーケンスを生成するために各処理モジュールで、単一の入力データストリームを処理するステップとを備え、
前記固定係数乗算回路は、少なくとも2つの異なる回転因子乗算を行うために動的に再構成可能に構成されている
ことを特徴とする方法。」

<補正後の特許請求の範囲>
「【特許請求の範囲】
【請求項1】 高速フーリエ変換演算を実行する高速フーリエ変換(FFT)プロセッサであって、
4より大きい基数を有する1つ以上の離散フーリエ変換(DFT)モジュールであって、それぞれのDFTモジュールが、回転因子乗算を実行する固定係数乗算回路を含むDFTモジュールを備え、
変換出力データシーケンスを生成するために各DFTモジュールによって、単一の入力データストリームが処理され、
複素数次元上で表現される回転因子群の内、原点を中心に対称関係にある符号が異なる前記回転因子の組については、その1つの回転因子に対して要求される符号を変更することで、その組に対する前記回転因子乗算を同一の前記固定係数乗算回路で実行する
ことを特徴とするFFTプロセッサ。
【請求項2】 前記DFTモジュールの各々の基数は、8である
ことを特徴とする請求項1に記載のFFTプロセッサ。
【請求項3】 前記DFTモジュールの各々の基数は、16である
ことを特徴とする請求項1に記載のFFTプロセッサ。
【請求項4】 各DFTモジュールの回転因子乗算は、非自明な乗算及び自明な乗算を含み、前記非自明な乗算は、固定係数乗算回路を使用して実行される
ことを特徴とする請求項1に記載のFFTプロセッサ。
【請求項5】 前記自明な乗算は、演算を実行しない、符号変換を行うあるいは実数及び虚数成分のシフトを行うことによって、乗算器を使用することなく、実行される
ことを特徴とする請求項4に記載のFFTプロセッサ。
【請求項6】 異なる非自明な回転因子値乗算は、同一の固定係数乗算回路を使用して実行される
ことを特徴とする請求項4に記載のFFTプロセッサ。
【請求項7】 少なくとも1つの非自明な回転因子は、異なる非自明な回転因子値数を削減するために2つの成分回転因子に分解される
ことを特徴とする請求項4に記載のFFTプロセッサ。
【請求項8】 少なくとも2つの非自明な回転因子間の対称性関係は、異なる非自明な回転因子値数を削減するために使用される
ことを特徴とする請求項4に記載のFFTプロセッサ。
【請求項9】 各8点DFTモジュールにおける前記非自明な回転因子乗算のすべては、1つの固定係数乗算回路だけを使用して実行される
ことを特徴とする請求項2に記載のFFTプロセッサ。
【請求項10】 前記1つの固定係数乗算回路は、第1加算器で虚数成分乗算器の出力が加算された実数成分乗算器の出力と、第2加算器で前記虚数成分乗算器の出力から減算された前記実数成分乗算器の出力を用いる実数及び虚数成分乗算器を含む
ことを特徴とする請求項9に記載のFFTプロセッサ。
【請求項11】 各16点DFTモジュールは、非自明な回転因子乗算のすべてを実行するために2つの固定係数乗算回路を採用する
ことを特徴とする請求項3に記載のFFTプロセッサ。
【請求項12】 各16点DFTモジュールにおける前記2つの固定係数乗算回路は、
第1加算器で虚数成分乗算器の出力が加算された実数成分乗算器の出力と、第2加算器で前記虚数成分乗算器の出力から減算された前記実数成分乗算器の出力を用いる実数及び虚数成分乗算器を有する第1固定係数乗算回路と、
1つの回転因子乗算に対する第1状態と別の回転因子乗算に対する第2状態へシフトする実数及び虚数シフタを有する第2固定係数乗算回路とを含む
ことを特徴とする請求項11に記載のFFTプロセッサ。
【請求項13】 高速フーリエ変換演算を実行するためにFFTプロセッサで高速フーリエ変換(FFT)を計算する方法であって、
4より大きい基数を有する複数の処理モジュールで前記FFTプロセッサを構成するステップであって、それぞれの処理モジュールが回転因子乗算を実行する固定係数乗算回路を含むステップと、
変換出力データシーケンスを生成するために各処理モジュールで、単一の入力データストリームを処理するステップとを備え、
複素数次元上で表現される回転因子群の内、原点を中心に対称関係にある符号が異なる前記回転因子の組については、その1つの回転因子に対して要求される符号を変更することで、その組に対する前記回転因子乗算を同一の前記固定係数乗算回路で実行する
ことを特徴とする方法。
【請求項14】 前記処理モジュールの各々の基数は、8である
ことを特徴とする請求項13に記載の方法。
【請求項15】 前記処理モジュールの各々の基数は、16である
ことを特徴とする請求項13に記載の方法。
【請求項16】 更に、各処理モジュールにおいて、回転因子乗算を非自明な乗算と自明な乗算に分割し、
1つ以上の固定係数乗算回路を使用して前記非自明な乗算を実行する
ことを特徴とする請求項13に記載の方法。
【請求項17】 前記自明な乗算は、演算を実行しない、符号変換を行うあるいは実数及び虚数成分のシフトを行うことによって、乗算器を使用することなく、実行される
ことを特徴とする請求項16に記載の方法。
【請求項18】 更に、異なる非自明な回転因子値乗算それぞれに対応する固定係数乗算回路を使用して各処理モジュールにおいて異なる非自明な回転因子値乗算を実行する ことを特徴とする請求項16に記載の方法。
【請求項19】 更に、同一の固定係数乗算回路を使用して各処理モジュールにおいて異なる非自明な回転因子値乗算を実行する
ことを特徴とする請求項16に記載の方法。
【請求項20】 更に、異なる非自明な回転因子値数を削減するために、少なくとも1つの非自明な回転因子を2つの成分回転因子に分解する
ことを特徴とする請求項16に記載の方法。
【請求項21】 更に、異なる非自明な回転因子値数を削減するために、少なくとも2つの非自明な回転因子間の対称性関係を使用する
ことを特徴とする請求項16に記載の方法。
【請求項22】 更に、各8点処理モジュールにおける前記非自明な回転因子乗算のすべてを実行するために、1つの固定係数乗算回路だけを使用して各8点処理モジュールにおいて該非自明な回転因子乗算のすべてを実行する
ことを特徴とする請求項14に記載の方法。
【請求項23】 更に、各16点処理モジュールにおける前記非自明な回転因子乗算のすべてを実行するために、2つの固定係数乗算回路だけを使用して各16点処理モジュールにおいて該非自明な回転因子乗算のすべてを実行する
ことを特徴とする請求項15に記載の方法。
【請求項24】 高速フーリエ変換演算を実行する高速フーリエ変換(FFT)プロセッサであって、
1つ以上の離散フーリエ変換(DFT)モジュールであって、それぞれのDFTモジュールが、互いに接続される3つの2点バタフライユニットを有するDFTモジュールと、
2つの前記2点バタフライユニットを連結する固定係数乗算回路を使用して実現される1つ以上の回転因子乗算器とを備え、
変換出力データシーケンスを生成するために前記3つの2点バタフライユニットによって、単一の入力データストリームが処理され、
複素数次元上で表現される回転因子群の内、原点を中心に対称関係にある符号が異なる前記回転因子の組については、その1つの回転因子に対して要求される符号を変更することで、その組に対する前記回転因子乗算を同一の前記固定係数乗算回路で実行する
ことを特徴とするFFTプロセッサ。
【請求項25】 前記FFTプロセッサは、各2点バタフライユニット間に配置されるパイプラインレジスタでパイプライン化され、各2点バタフライユニットは、自身からの出力と自身への入力間にフィードバック経路を含んでいる
ことを特徴とする請求項24に記載のFFTプロセッサ。
【請求項26】 前記フィードバック経路は、単一遅延フィードバック経路であり、
各DFTモジュールは、それぞれが異なるサイズのフィードバックシーケンスを扱う3つのフィードバックレジスタを含んでいる
ことを特徴とする請求項25に記載のFFTプロセッサ。
【請求項27】 前記DFTモジュールは動的乗算器を介して回転因子メモリに接続され、そうすることによって、前記バタフライモジュールの1つからの出力は、隣接DFTモジュールで処理される前に、前記動的乗算器で前記回転因子メモリから導出された回転因子と乗算される
ことを特徴とする請求項26に記載のFFTプロセッサ。
【請求項28】 前記自明な回転因子乗算は、乗算回路を使用しないで実行される
ことを特徴とする請求項24に記載のFFTプロセッサ。
【請求項29】 前記自明な回転因子乗算は、演算を実行しない、符号変換を行うあるいは実数及び虚数成分のシフトを行う乗算器を使用しないで実行される
ことを特徴とする請求項28に記載のFFTプロセッサ。
【請求項30】 前記固定係数乗算回路は、第1加算器で虚数成分乗算器の出力が加算された実数成分乗算器の出力と、第2加算器で前記虚数成分乗算器の出力から減算された前記実数成分乗算器の出力を用いる実数及び虚数成分乗算器を含む
ことを特徴とする請求項24に記載のFFTプロセッサ。
【請求項31】 同一の固定係数乗算回路が、各DFTモジュールにおいて実行対象の非回転因子乗算をすべて実行するために使用される
ことを特徴とする請求項24に記載のFFTプロセッサ。
【請求項32】 高速フーリエ変換演算を実行する高速フーリエ変換(FFT)プロセッサであって、
1つ以上の離散フーリエ変換(DFT)モジュールであって、それぞれのDFTモジュールが、互いに接続される4つの2点バタフライユニットを有するDFTモジュールと、
少なくとも2つの前記2点バタフライユニットを連結する固定係数乗算回路を使用して実現される1つ以上の回転因子乗算器とを備え、
変換出力データシーケンスを生成するために前記3つの2点バタフライユニットによって、単一の入力データストリームが処理され、
複素数次元上で表現される回転因子群の内、原点を中心に対称関係にある符号が異なる
前記回転因子の組については、その1つの回転因子に対して要求される符号を変更することで、その組に対する前記回転因子乗算を同一の前記固定係数乗算回路で実行する
ことを特徴とするFFTプロセッサ。
【請求項33】 前記FFTプロセッサは、各2点バタフライユニット間に配置されるパイプラインレジスタでパイプライン化され、各2点バタフライユニットは、自身からの出力と自身への入力間にフィードバック経路を含んでいる
ことを特徴とする請求項32に記載のFFTプロセッサ。
【請求項34】 前記フィードバック経路は、単一遅延フィードバック経路であり、
各DFTモジュールは、それぞれが異なるサイズのフィードバックシーケンスを扱う4つのフィードバックレジスタを含んでいる
ことを特徴とする請求項33に記載のFFTプロセッサ。
【請求項35】 前記自明な回転因子乗算は、乗算回路を使用しないで実行される
ことを特徴とする請求項32に記載のFFTプロセッサ。
【請求項36】 前記自明な回転因子乗算は、演算を実行しない、符号変換を行うあるいは実数及び虚数成分のシフトを行う乗算器を使用しないで実行される
ことを特徴とする請求項32に記載のFFTプロセッサ。
【請求項37】 第1固定係数乗算回路は、第1加算器で虚数成分乗算器の出力が加算された実数成分乗算器の出力と、第2加算器で前記虚数成分乗算器の出力から減算された前記実数成分乗算器の出力を用いる実数及び虚数成分乗算器を含む
ことを特徴とする請求項32に記載のFFTプロセッサ。
【請求項38】 第2固定係数乗算回路は、1つの回転因子乗算に対する第1状態と別の回転因子乗算に対する第2状態とへシフトする実数及び虚数成分シフタを含んでいる
ことを特徴とする請求項37に記載のFFTプロセッサ。
【請求項39】 前記第1及び第2固定係数乗算回路は、各DFTモジュールにおいて実行対象の非自明な回転因子乗算をすべて実行するために使用される
ことを特徴とする請求項38に記載のFFTプロセッサ。
【請求項40】 高速フーリエ変換演算を実行するためにFFTプロセッサで高速フーリエ変換(FFT)を計算する方法であって、
1つ以上の処理モジュールで前記FFTプロセッサを構成するステップであって、それぞれの処理モジュールが、パイプライン形式で互いに接続される3つの2点バタフライユニットを実現し、その内の少なくとも2つの2点バタフライユニットが、固定係数乗算回路に連結されているステップと、
前記3つの2点バタフライユニットの1つの第1バタフライユニットの入力に、単一の入力データストリームを適用して、該単一の入力データストリームを処理するステップと、
前記3つの2点バタフライユニットの1つの第2バタフライユニットにおいて、前記第1バタフライユニットの出力を処理するステップと、
出力データシーケンスを生成するために、前記3つのバタフライユニットの1つの第3バタフライユニットにおいて、前記第2バタフライユニットの出力を処理するステップとを備え、
複素数次元上で表現される回転因子群の内、原点を中心に対称関係にある符号が異なる前記回転因子の組については、その1つの回転因子に対して要求される符号を変更することで、その組に対する前記回転因子乗算を同一の前記固定係数乗算回路で実行する
ことを特徴とする方法。
【請求項41】 更に、同一の固定係数乗算回路を使用して異なる非自明な回転因子乗算を実行する
ことを特徴とする請求項40に記載の方法。
【請求項42】 更に、各処理モジュールに対する前記非自明な回転因子乗算のすべては、前記固定係数乗算回路を使用して実行される
ことを特徴とする請求項41に記載の方法。
【請求項43】 高速フーリエ変換演算を実行するためにFFTプロセッサで高速フーリエ変換(FFT)を計算する方法であって、
1つ以上の処理モジュールで前記FFTプロセッサを構成するステップであって、それぞれの処理モジュールは、パイプライン形式で互いに接続される4つの2点バタフライユニットとを有し、その内の少なくとも2つの2点バタフライユニットは、固定係数乗算回路に連結されているステップと、
前記4つの2点バタフライユニットの内の1つの第1バタフライユニットの入力に、単一の入力データストリームを適用して、該単一の入力データストリームを処理するステップと、
前記4つの2点バタフライユニットの内の1つの第2バタフライユニットにおいて、前記第1バタフライユニットの出力を処理するステップと、
前記4つの2点バタフライユニットの内の1つの第3バタフライユニットにおいて、前記第2バタフライユニットの出力を処理するステップと、
出力データシーケンスを生成するために、前記4つのバタフライユニットの1つの第4バタフライユニットにおいて、前記第2バタフライユニットの出力を処理するステップとを備え、
複素数次元上で表現される回転因子群の内、原点を中心に対称関係にある符号が異なる前記回転因子の組については、その1つの回転因子に対して要求される符号を変更することで、その組に対する前記回転因子乗算を同一の前記固定係数乗算回路で実行する
ことを特徴とする方法。
【請求項44】 更に、同一の固定係数乗算回路を使用して異なる非自明な乗算を実行する
ことを特徴とする請項43に記載の方法。
【請求項45】 各処理モジュールにおける非自明な回転因子乗算のすべては、2つの固定係数乗算回路を使用して実行される
ことを特徴とする請求項43に記載の方法。
【請求項46】
高速フーリエ変換演算を実行する高速フーリエ変換(FFT)プロセッサであって、
4より大きい基数を有する1つ以上のバタフライモジュールであって、その少なくとも1つのバタフライモジュールが、回転因子乗算を実行する固定係数乗算回路を含むバタフライモジュールを備え、
変換出力データシーケンスを生成するために前記1つ以上のバタフライモジュールによって、単一の入力データストリームが処理され、
複素数次元上で表現される回転因子群の内、原点を中心に対称関係にある符号が異なる前記回転因子の組については、その1つの回転因子に対して要求される符号を変更することで、その組に対する前記回転因子乗算を同一の前記固定係数乗算回路で実行する
ことを特徴とするFFTプロセッサ。
【請求項47】 高速フーリエ変換演算を実行するためにFFTプロセッサで高速フーリエ変換(FFT)を計算する方法であって、
4より大きい基数を有する複数の処理モジュールで前記FFTプロセッサを構成するステップであって、それぞれの処理モジュールが、回転因子乗算を実行する固定係数乗回路を含むステップと、
変換出力データシーケンスを生成するために各処理モジュールで、単一の入力データストリームを処理するステップとを備え、
複素数次元上で表現される回転因子群の内、原点を中心に対称関係にある符号が異なる前記回転因子の組については、その1つの回転因子に対して要求される符号を変更することで、その組に対する前記回転因子乗算を同一の前記固定係数乗算回路で実行する
ことを特徴とする方法。」

3. 本件補正の新規事項追加の有無についての検討
本件補正によって明細書又は図面に記載されることとなる事項と、本願の願書に最初に添付した明細書又は図面(以下当初明細書と記す。)に記載した事項との関係について検討するに、当該当初明細書に記載の無い新たな技術的事項を導入する補正事項は、本件補正には見あたらない。
なお、補正後の請求項1、13、24、32、40、43、46、47に記載の「複素数次元上で表現される回転因子群の内、原点を中心に対称関係にある符号が異なる前記回転因子の組については、その1つの回転因子に対して要求される符号を変更することで、その組に対する前記回転因子乗算を同一の前記固定係数乗算回路で実行する」なる技術的事項は、当初明細書の段落【0039】の「対称性関係を使用することで、1つの回転因子に対して要求される符号を変更するだけで、W_(8)^(1)とW_(8)^(3)の両方に対する非自明な複素数回転因子乗算を実行するために、同一の乗算回路で、例えば、W_(8)^(1)が使用できる。」、段落【0051】の「加えて、図5に示されるように、W_(16)^(1)及びW_(16)^(-1)は実数軸に対し対称性があるので、W_(16)^(-1)は、虚数成分の符号を変更することによってW_(16)^(1)から生成しても良い。それゆえ、W_(16)^(1)及びW_(16)^(-1)回転因子乗算は、同一の固定係数乗算器を使用して実行されても良い。」、段落【0053】の「I及びQチャネルは、・・・<中略>・・・使用されても良い。」なる記載等から、自明な事項である。
従って、本件補正は、当初明細書に記載した事項の範囲内においてするものであると認められ、特許法第17条の2第3項の規定に適合する。
従って、本件補正は、当初明細書に記載した事項の範囲内においてするものであると認められ、特許法第17条の2第3項の規定に適合する。

4. 本件補正の目的についての検討
本件補正の目的について検討するに、本件補正は、原審の拒絶査定において「しかしながら、「動的に再構成可能に構成されている」とは如何なる構成であるのか不明確であるので、当該補正事項は技術内容が不明確である。」との指摘がなされた、補正前の請求項1、13、24、32、40、43、46、47における「前記固定係数乗算回路は、少なくとも2つの異なる回転因子乗算を行うために動的に再構成可能に構成されている」なる事項を、「複素数次元上で表現される回転因子群の内、原点を中心に対称関係にある符号が異なる前記回転因子の組については、その1つの回転因子に対して要求される符号を変更することで、その組に対する前記回転因子乗算を同一の前記固定係数乗算回路で実行する」と補正するものであり、これは請求人が審判請求書で釈明するように、「技術内容がより明瞭になるように、かつ限定的な減縮となるように補正するもの」であると認められる。
従って、本件補正は、平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる特許法第17条の2第4項第4号の明りょうでない記載の釈明(拒絶理由通知に係る拒絶の理由に示す事項についてするものに限る。)を目的とするものであるとともに、同法同条同項第2号の「特許請求の範囲の減縮(第36条第5項の規定により請求項に記載した発明を特定するために必要な事項を限定するものであって、その補正前の当該請求項に記載された発明とその補正後の当該請求項に記載される発明の産業上の利用分野及び解決しようとする課題が同一であるものに限る。)をも目的とするものである。

5. 本件補正の独立特許要件についての検討
そこで、本件補正後における特許請求の範囲に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができるものであるか(特許法第17条の2第5項において準用する同法第126条第5項の規定に適合するか)否かについて、以下に検討する。

(1)本件補正発明
本件補正後の請求項1?47に係る発明は、本件補正後の特許請求の範囲の請求項1?47に記載されるとおりのものであると認められるところ、その請求項13に係る発明(以下「本件補正発明」と記す。)は上記2.に補正後の特許請求の範囲の【請求項13】として記載の通りのものである。

(2)引用文献の記載内容
原審の拒絶理由通知書および拒絶の査定において引用された下記引用文献1、2には、それぞれ、下記引用文献記載事項が記載されている。

<引用文献1>
国際公開第97/19412号(1997年5月29日国際公開。)

<引用文献記載事項1-1>
「1. A real-time pipeline fast fourier transform processor, characterised in that said processor includes a plurality of paired first and second butterfly means, each of said first butterfly means and each of said second butterfly means having a feedback path between an output therefrom to an input thereto, in that each of said paired butterfly means is linked by a multiplier to an adjacent one of said plurality of paired first and second butterfly means, in that an input data sequence is applied to an input of a first one of said plurality of paired first and second butterfly means, and in that an output data sequence is derived from a Last one of said plurality of paired first and second butterfly means.」(CLAIMS 1.)
当審訳:「請求項1.
複数の第1と第2のバタフライ手段の対を有し、
上記第1のバタフライ手段の各々および上記第2のバタフライ手段の各々が、それへの入力とそれからの出力の間にフィードバック経路を有し、
各々の上記バタフライ手段の対は乗算器によって上記複数の第1と第2のバタフライ手段の対の隣接した1つへ接続され、
1つの入力データ系列が上記複数の第1と第2のバタフライ手段の対の最初の1つの入力に充当され、
また、1つの出力データ系列が上記複数の第1と第2のバタフライ手段の対の最後の1つから出ている
ことを特徴とするリアルタイム・パイプライン高速フーリエ変換プロセッサ。」

<引用文献記載事項1-2>
4. A real-time pipeline fast fourier transform processor as claimed in any previous claim, characterised in that only a single data path exists between each butterfly means.」(CLAIMS 4.)
当審訳:「請求項4.
各バタフライ手段間に単一のデータ経路のみが存在することを特徴とする、上記請求項のいずれかで請求されるリアルタイム・パイプライン高速フーリエ変換プロセッサ。」

<引用文献記載事項1-3>
14. A real-time pipeline fast fourier transform processor as claimed in any previous claim, characterised in that said processor is arranged to handle a 256 point FFT, in that said processor has four processing stages in said pipeline, each processing stage being separated by a multiplier, and in that each processing stage comprises a first butterfly means with a feedback register, and a second butterfly means with a feedback register.」(CLAIMS 14.)
当審訳:「請求項14.
256点FFTを処理するために上記プロセッサが配列され、
上記プロセッサは上記パイプラインに4つのプロセス段階を有し、
各プロセス段階は乗算器によって分けられており、
また、各プロセス段階はそれぞれ、フィードバックレジスタを備えた第1のバタフライ手段とフィードバックレジスタを備えた第2のバタフライ手段とを含む
ことを特徴とする、上記請求項のいずれかで請求されるリアルタイム・パイプライン高速フーリエ変換プロセッサ。」

<引用文献記載事項1-4>
15. A real-time pipeline fast fourier transform processor as claimed in claim 14, characterised in that said first butterfly means in said first stage has a one hundred and twenty eight word feedback register, said second butterfly means in said first stage has a sixty four word feedback register, said first butterfly means in said second stage has a thirty two word feedback register, said second butterfly means in said second stage has a sixteen word feedback register, said first butterfly means in said third stage has an eight word feedback register, said second butterfly means in said third stage has a four word feedback register, said first butterfly means in said fourth stage has a two word feedback register and said second butterfly means in said fourth stage has a one word feedback register.」(CLAIMS 15.)
当審訳:「請求項15.
上記第1番目の段階中の上記第1のバタフライ手段が128ワードのフィードバックレジスタを有し、
上記第1番目の段階中の上記第2のバタフライ手段が64ワードのフィードバックレジスタを有し、
上記第2番目の段階中の上記第1のバタフライ手段が32ワードのフィードバックレジスタを有し、
上記第2番目の段階中の上記第2のバタフライ手段が16ワードのフィードバックレジスタを有し、
上記第3番目の段階中の上記第1のバタフライ手段が8ワードのフィードバックレジスタを有し、
上記第3番目の段階中の上記第2のバタフライ手段が4ワードのフィードバックレジスタを有し、
上記第4番目の段階中の上記第1のバタフライ手段が2ワードのフィードバックレジスタを有し、
そして
上記第4番目の段階中の上記第2のバタフライ手段が1ワードのフィードバックレジスタを有している
ことを特徴とする、請求項14で請求されるリアルタイム・パイプライン高速フーリエ変換プロセッサ。」

<引用文献2>
特開平6-342449号公報(平成6年12月13日出願公開)

<引用文献記載事項2-1>
「【0068】従って・・・<中略>・・・ができる。次に、基数8の高速フーリエ変換アルゴリズムに基づくパイプライン型高速フーリエ変換回路の例を図13?図15によって説明する。
【0069】この例では、基数8の高速フーリエ変換点数N=64の例である。・・・<中略>・・・再度、上記と同じ基数8のフーリエ変換回路 3(図15参照)に入力して、最後のフーリエ変換を行うことにより、周波数成分の順に整列されたデータ列(0,1,2,3,4,5,6,7) ?(56,57,58,59,60,61,62,63) を得ることができる。」

(3)引用発明の認定

ア.引用文献1には、上記引用文献記載事項1-1の通り
「複数の第1と第2のバタフライ手段の対を有し、
上記第1のバタフライ手段の各々および上記第2のバタフライ手段の各々が、それへの入力とそれからの出力の間にフィードバック経路を有し、
各々の上記バタフライ手段の対は乗算器によって上記複数の第1と第2のバタフライ手段の対の隣接した1つへ接続され、
1つの入力データ系列が上記複数の第1と第2のバタフライ手段の対の最初の1つの入力に充当され、
また、1つの出力データ系列が上記複数の第1と第2のバタフライ手段の対の最後の1つから出ている
ことを特徴とするリアルタイム・パイプライン高速フーリエ変換プロセッサ。」が記載されている。
そして、該プロセッサは、上記引用文献記載事項1-2、1-3、1-4の通り
「各バタフライ手段間に単一のデータ経路のみが存在」し、
「256点FFTを処理するために上記プロセッサが配列され、
上記プロセッサは上記パイプラインに4つのプロセス段階を有し、
各プロセス段階は乗算器によって分離されており、
また、各プロセス段階はそれぞれ、フィードバックレジスタを備えた第1のバタフライ手段とフィードバックレジスタを備えた第2のバタフライ手段とを含む」ものであり、
「 上記第1番目の段階中の上記第1のバタフライ手段が128ワードのフィードバックレジスタを有し、
上記第1番目の段階中の上記第2のバタフライ手段が64ワードのフィードバックレジスタを有し、
上記第2番目の段階中の上記第1のバタフライ手段が32ワードのフィードバックレジスタを有し、
上記第2番目の段階中の上記第2のバタフライ手段が16ワードのフィードバックレジスタを有し、
上記第3番目の段階中の上記第1のバタフライ手段が8ワードのフィードバックレジスタを有し、
上記第3番目の段階中の上記第2のバタフライ手段が4ワードのフィードバックレジスタを有し、
上記第4番目の段階中の上記第1のバタフライ手段が2ワードのフィードバックレジスタを有し、」
「上記第4番目の段階中の上記第2のバタフライ手段が1ワードのフィードバックレジスタを有している」ものである。

イ.また、「256点FFTを処理するために上記プロセッサが配列され」るのであるから、引用文献1には「上記プロセッサ」によって「FFTを処理する」方法が記載されているとも言える。

よって、引用文献1には下記引用発明が記載されていると認められる。

<引用発明>
複数の第1と第2のバタフライ手段の対を有し、
上記第1のバタフライ手段の各々および上記第2のバタフライ手段の各々が、それへの入力とそれからの出力の間にフィードバック経路を有し、
各々の上記バタフライ手段の対は乗算器によって上記複数の第1と第2のバタフライ手段の対の隣接した1つへ接続され、
1つの入力データ系列が上記複数の第1と第2のバタフライ手段の対の最初の1つの入力に充当され、
また、1つの出力データ系列が上記複数の第1と第2のバタフライ手段の対の最後の1つから出ている
ことを特徴とするリアルタイム・パイプライン高速フーリエ変換プロセッサ
であって、
各バタフライ手段間に単一のデータ経路のみが存在し、
256点FFTを処理するために上記プロセッサが配列され、
上記プロセッサは上記パイプラインに4つのプロセス段階を有し、
各プロセス段階は乗算器によって分離されており、
また、各プロセス段階はそれぞれ、フィードバックレジスタを備えた第1のバタフライ手段とフィードバックレジスタを備えた第2のバタフライ手段とを含み、
上記第1番目の段階中の上記第1のバタフライ手段が128ワードのフィードバックレジスタを有し、
上記第1番目の段階中の上記第2のバタフライ手段が64ワードのフィードバックレジスタを有し、
上記第2番目の段階中の上記第1のバタフライ手段が32ワードのフィードバックレジスタを有し、
上記第2番目の段階中の上記第2のバタフライ手段が16ワードのフィードバックレジスタを有し、
上記第3番目の段階中の上記第1のバタフライ手段が8ワードのフィードバックレジスタを有し、
上記第3番目の段階中の上記第2のバタフライ手段が4ワードのフィードバックレジスタを有し、
上記第4番目の段階中の上記第1のバタフライ手段が2ワードのフィードバックレジスタを有し、
上記第4番目の段階中の上記第2のバタフライ手段が1ワードのフィードバックレジスタを有している
リアルタイム・パイプライン高速フーリエ変換プロセッサ。
によって、FFTを処理する方法」

(4)対比
以下、本件補正発明と引用発明とを比較する。

ア.引用発明は「リアルタイム・パイプライン高速フーリエ変換プロセッサによって、FFTを処理する方法」であるから、本件補正発明と同様に「高速フーリエ変換演算を実行するためにFFTプロセッサで高速フーリエ変換(FFT)を計算する方法」と言えるものである。

イ.引用発明における「上記第1番目の段階中の上記第1のバタフライ手段」、「128ワードのフィードバックレジスタ」、「上記第1番目の段階中の上記第2のバタフライ手段」、「64ワードのフィードバックレジスタ」、 「上記第1番目の段階」と「上記第2番目の段階」とを「分け」る「乗算器」、「上記第2番目の段階中の上記第1のバタフライ手段」、「32ワードのフィードバックレジスタ」、「上記第2番目の段階中の上記第2のバタフライ手段」、および「16ワードのフィードバックレジスタ」は、1つの「モジュール」とまでは言えないものの、16を基数とする「処理手段」を構成していると言えるものである。
また、「上記第3番目の段階中の上記第1のバタフライ手段」、「8ワードのフィードバックレジスタ」、「上記第3番目の段階中の上記第2のバタフライ手段」、「4ワードのフィードバックレジスタ」、「上記第3番目の段階」と「上記第4番目の段階」とを「分け」る「乗算器」、「上記第4番目の段階中の上記第1のバタフライ手段」、「2ワードのフィードバックレジスタ」、「上記第4番目の段階中の上記第2のバタフライ手段」、および「1ワードのフィードバックレジスタ」も、同様に、1つの「モジュール」とまでは言えないものの、16を基数とする「処理手段」を構成していると言えるものである。
一方、本件補正発明における「処理モジュール」も「処理手段」の一種に他ならない。
また、引用発明における「上記第1番目の段階」と「上記第2番目の段階」とを「分け」る「乗算器」も、「上記第3番目の段階」と「上記第4番目の段階」とを「分け」る「乗算器」も、当該「処理手段」に含まれるものであり、「固定係数乗算回路」とは言えないまでも「回転因子乗算を実行する」「係数乗算器」である点で、本件補正発明における「固定係数乗算器」と共通すると言える。
従って、引用発明も本件補正発明も「4より大きい基数を有する複数の処理」手段「で前記FFTプロセッサを構成するステップであって、それぞれの処理」手段「が回転因子乗算を実行する」「係数乗算回路を含むステップ」を備えている点で共通すると言える。

ウ.引用発明においても「1つの入力データ系列が上記複数の第1と第2のバタフライ手段の対の最初の1つの入力に充当され」「1つの出力データ系列が上記複数の第1と第2のバタフライ手段の対の最後の1つから出て」おり、「各バタフライ手段間に単一のデータ経路のみが存在」するのであるから、引用発明も本件補正発明も「変換出力データシーケンスを生成するために各処理」手段「で、単一の入力データストリームを処理するステップとを備え」ている点で共通すると言える。

よって、本件補正発明と引用発明とは下記一致点で一致し、下記相違点で相違する。

<一致点>
「高速フーリエ変換演算を実行するためにFFTプロセッサで高速フーリエ変換(FFT)を計算する方法であって、
4より大きい基数を有する複数の処理」手段「で前記FFTプロセッサを構成するステップであって、それぞれの処理」手段「が回転因子乗算を実行する固定係数乗算回路を含むステップと、
変換出力データシーケンスを生成するために各処理」手段「で、単一の入力データストリームを処理するステップとを備え」る「方法。」

<相違点1>
本件補正発明が、4より大きい基数を有する複数の「処理モジュール」で前記FFTプロセッサを構成するのに対し、引用発明の「処理手段」は4より大きい基数のものではあるものの、4より大きい基数の「モジュール」として構成されてはいない点、

<相違点2>
本件補正発明においては、係数乗算に「固定」係数乗算回路を用いているのに対し、引用文献1においては「固定」の係数乗算回路を用いる旨の記載はない点。

<相違点3>
本件補正発明においては、「複素数次元上で表現される回転因子群の内、原点を中心に対称関係にある符号が異なる前記回転因子の組については、その1つの回転因子に対して要求される符号を変更することで、その組に対する前記回転因子乗算を同一の前記固定係数乗算回路で実行する」のに対し、引用発明では係る事項は採用されていない点。

(5)判断
以下、上記相違点について検討する。

<相違点1について>
小さい基数の基本的な処理回路を複数組み合わせることで、より大きい基数のフーリエ変換を実現することは、当業者にとっては周知の技術思想であり、当該基本的な処理回路の基数として4より大きい数値を採用することも適宜になされている事項である(例えば、引用文献2(特に上記引用文献記載事項2-1)には基数8のフーリエ変換回路2つで変換点数64のフーリエ変換を行うパイプライン型高速フーリエ変換回路が記載されている。また、特開昭57-25067号公報(昭和57年2月9日出願公開。特に第3頁下左欄下から6行目?第5頁上左欄第2行)には複数の6次のフーリエ変換回路又は12次のフーリエ変換回路で高次のフーリエ変換装置を構成することが記載されている。)から、引用発明における4より大きい基数の「処理手段」のそれぞれを「モジュール」とすることで、フーリエ変換プロセッサを4より大きい基数の処理「モジュール」で構成するものとすることは、当業者であれば適宜に採用し得た設計事項に過ぎないものと認められる。

<相違点2について>
係数乗算を、「固定」係数乗算回路によって実現することも、当業者であれば通常採用する周知慣用技術に他ならないものである(例えば、特開平7-6161号公報(平成7年1月10日出願公開。原審の拒絶査定において引用。特に【図4】の√2乗算器「R2MUL」を有する点。)、特開平5-181896号公報(平成5年7月23日出願公開。特に「乗算器150?156、351?354を有する点。)等参照。)から、引用発明における「乗算器」として「固定」係数乗算回路を採用することも、当業者であれば適宜採用し得た設計事項に過ぎないものである。

<相違点3について>
複素平面上で原点を中心に対称関係にあり、符号が異なる複素数の組に対する乗算を、符号を変更することで同一の乗算回路で実行することも、従来から適宜に採用されていた周知慣用技術に過ぎないものである(例えば、特開平8-137832号公報(平成8年5月31日出願公開。特に段落【0048】?【0058】【図2】)、特開昭57-168376号公報(昭和57年10月16日出願公開。特に第2図。)等参照。)から、引用発明において「複素数次元上で表現される回転因子群の内、原点を中心に対称関係にある符号が異なる前記回転因子の組については、その1つの回転因子に対して要求される符号を変更することで、その組に対する前記回転因子乗算を同一の前記固定係数乗算回路で実行する」ことも、当業者であれば適宜に採用し得た設計的事項に過ぎないものである。

してみると、本件補正発明の構成は引用文献1記載の発明に基づいて、当業者が容易に想到し得たものである。
そして、当該構成の採用によって奏される作用効果も、当業者であれば容易に予測し得る程度のものであって、格別顕著なものではない。
よって、本件補正発明は、引用文献1に記載された発明に基づいて、当業者が容易に発明をすることができたものである。

(6)小結
従って、本件補正後における特許請求の範囲の請求項13に係る発明は、その出願前に日本国内又は外国において頒布された刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基いて、その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから、他の請求項について検討するまでもなく、特許法第29条第2項の規定により特許出願の際独立して特許を受けることができないものである

6.むすび
以上の通りであるから、本件補正は、平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第5項において準用する同法第126条第5項の規定に違反するものであり、特許法第159条第1項で読み替えて準用する同法第53条第1項の規定により却下しなければならないものである。

よって、上記補正却下の決定の結論の通り決定する。


第2.本願発明について

1.手続きの経緯・本願発明の認定
本願の手続きの経緯の概略は上記第1.1.記載の通りのものであり、さらに、平成18年12月14日付けの手続補正は上記第1.のとおり却下された。
従って、本願の請求項1?47に係る発明は、平成18年6月12日付け手続補正により補正された特許請求の範囲の請求項1?47に記載された通りのものであるところ、その請求項13に係る発明(以下「本願発明」と言う。)は、上記第1.2.に補正前の特許請求の範囲の【請求項13】として記載した通りのものである。

2.引用文献の記載内容・引用発明の認定
原査定の拒絶の理由に引用された上記引用文献1、2には、それぞれ上記第1.5.(2)記載の引用文献記載事項が記載されており、上記引用文献1には上記第1.5.(3)で認定した通りの引用発明が記載されていると認められる。

3.対比・判断
本願発明と引用発明とを比較するに、上記第1.5.(4)のア.?ウ.で記した本件補正発明と引用発明との対比が、本願発明と引用発明との対比においても言える。
さらに、引用発明における「乗算器」は「少なくとも2つの異なる回転因子乗算を行う」ものであることは明らかであるから、引用発明における「乗算器」と、本願発明における「固定係数乗算回路」とは、「少なくとも2つの異なる回転因子乗算を行う」ように「構成されている」点で共通すると言える。

よって、本願発明と引用発明とは、
「高速フーリエ変換演算を実行するためにFFTプロセッサで高速フーリエ変換(FFT)を計算する方法であって、
4より大きい基数を有する複数の処理」手段「で前記FFTプロセッサを構成するステップであって、それぞれの処理」手段「が回転因子乗算を実行する」「係数乗算回路を含むステップと、
変換出力データシーケンスを生成するために各処理」手段「で、単一の入力データストリームを処理するステップとを備え、
前記」「係数乗算回路は、少なくとも2つの異なる回転因子乗算を行う」ように「構成されている」「方法。」
である点で一致し、上記第1.5.(4)に記した相違点1、2、および下記相異点4で相違すると言える。

<相違点4>
本願発明においては「固定係数乗算回路」が「動的に再構成可能に構成されている」のに対し、引用発明においては「乗算器」が「動的に再構成可能に構成されている」なる事項は採用されていない点。

上記相違点について検討するに、上記相違点1および2については上記第1.5.(5)で判断した通りである。

<相異点4について>
本願発明における「前記固定係数乗算回路は・・・動的に再構成可能に構成されている」なる発明を特定するための技術的事項(以下「発明特定事項」と記す)は、当該記載のみからはその意味するところが必ずしも明確ではない。
この点に関して、平成18年6月12日付けの意見書においては、
「また、請求項1における「前記固定係数乗算回路は、少なくとも2つの異なる回転因子乗算を行うために動的に再構成可能に構成されている」は、図6及びその説明である段落番号【0042】及び【0043】の記載に基づくものであります。
ここで、請求項1の「固定係数乗算回路」は、図6の固定係数乗算器700を含む処理ステージ650に対応します。また、段落番号【0042】及び【0043】の記載によれば、処理ステージ650では、2つの信号処理経路として、2つのノード間を単に接続する信号処理経路(第1信号処理経路)と、固定係数乗算器700を介して接続する信号処理経路(第2信号処理経路)を有しています。
そして、これらの信号処理経路の切替は、入力されたデータストリームに依存して動的(選択的)に切り替られることになります。段落番号【0043】の記載によれば、自明な回転因子乗算は、第1信号処理経路によって実現され、非自明な回転因子乗算は、第2信号処理経路によって実現されます。このように、固定係数乗算器700を含む処理ステージ650では、自明な回転因子乗算と非自明な回転因子乗算(固定係数乗算)の少なくとも2つの異なる回転因子乗算を動的に構成可能に構成されていることが理解されると思料致します。
尚、請求項13、24、32、40、43、46及び47についての補正は、請求項1に準じた補正であります。」との釈明がなされている。
また、審判請求書においては、上記発明特定事項を「複素数次元上で表現される回転因子群の内、原点を中心に対称関係にある符号が異なる前記回転因子の組については、その1つの回転因子に対して要求される符号を変更することで、その組に対する前記回転因子乗算を同一の前記固定係数乗算回路で実行する」とする補正を「限定的な減縮となるように補正するもの」であるとの釈明がなされている。
これらの釈明を参酌すると、上記発明特定事項は「固定係数乗算回路」自体が「動的に再構成可能に構成されている」ことを意味すると解すべきものでは無く、「固定係数乗算回路」と「信号処理経路の切替」や「符号の変更」等を組み合わせて乗算を行うよう構成することを意味すると解すべきものである。
しかるに、乗算回路に「信号処理経路の切替」や「符号の変更」をする回路を組み合わせることで構成の簡略化を図ることは、当業者が従来から適宜採用している周知慣用技術に過ぎないものである(必要があれば、上記特開平7-6161号公報(特に、2入力MUXラッチ「C10L」。)、上記特開平5-181896号公報(特に請求項2、3の「加算か減算かの選択」をする点。)、上記特開平8-137832号公報、上記特開昭57-168376号公報、特開昭59-205669号公報等参照。)から、引用発明の「乗算器」を「動的に再構成可能に構成されている」ものとすることは、当業者であれば適宜に採用し得た設計事項に過ぎないものである。

従って、本願発明の構成は引用文献1記載の発明に基づいて、当業者が容易に想到し得たものである。
そして、当該構成の採用によって奏される作用効果も、当業者であれば容易に予測し得る程度のものであって、格別顕著なものではない。
よって、本願発明は、引用文献1に記載された発明に基づいて、当業者が容易に発明をすることができたものである。

4.むすび
以上のとおり、本願請求項13に係る発明は、その出願前に日本国内又は外国において頒布された刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基いて、その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから、他の請求項について検討するまでもなく、本願は特許法第29条第2項の規定により特許を受けることができない。

よって、上記結論のとおり審決する。
 
審理終結日 2009-06-09 
結審通知日 2009-06-12 
審決日 2009-06-23 
出願番号 特願2000-528925(P2000-528925)
審決分類 P 1 8・ 121- Z (G06F)
P 1 8・ 575- Z (G06F)
最終処分 不成立  
前審関与審査官 鳥居 稔  
特許庁審判長 山崎 達也
特許庁審判官 石田 信行
石井 茂和
発明の名称 パイプライン高速フリーエ変換プロセッサ  
代理人 高柳 司郎  
代理人 大塚 康弘  
代理人 下山 治  
代理人 木村 秀二  
代理人 大塚 康徳  

プライバシーポリシー   セキュリティーポリシー   運営会社概要   サービスに関しての問い合わせ