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審決分類 審判 査定不服 2項進歩性 特許、登録しない。 G06F
管理番号 1207740
審判番号 不服2007-27849  
総通号数 121 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2010-01-29 
種別 拒絶査定不服の審決 
審判請求日 2007-10-11 
確定日 2009-11-25 
事件の表示 平成 8年特許願第315894号「コンピュータキャッシュシステム」拒絶査定不服審判事件〔平成 9年 6月24日出願公開、特開平 9-167116〕について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 1.手続きの経緯
本願は、
平成8年11月27日付けの出願(優先日:1995年12月1日,仏国)であって、
平成15年7月23日付けで審査請求がなされるとともに、同日付けで手続補正書が提出され、
平成19年1月4日付けで拒絶理由通知(発送日:平成19年1月9日)がなされ、
平成19年4月4日付けで意見書が提出されるとともに、同日付けで手続補正書が提出され、
平成19年7月10日付けで拒絶査定(発送日:平成19年7月13日)がなされ、
これに対し、
平成19年10月11日付けで拒絶査定不服審判請求がされるとともに、
平成19年11月9日付けで手続補正書が提出されたものである。
なお、平成21年1月19日付けで審尋(発送日:平成21年1月20日)がなされ、これに対して、平成21年4月17日付けで回答書が提出されている。

2.本願発明
本願の請求項1に係る発明(以下「本願発明」と記す。)は、上記平成19年11月9日付けの手続補正書により補正された特許請求の範囲の記載からみて、以下のとおりのものであると認める。
「プロセッサと、
データブロックを記憶するための大量記憶サブシステムと、
一部が、前記データブロックのうちの選択されたいずれかを一時記憶するためのアドレス指定可能な位置を備えるキャッシュメモリとして構成されるシステムメモリと、
ハードウェア的に構成されたキャッシュマネージャと、
前記プロセッサが接続されるローカルバス、
前記システムメモリが接続されるメモリバス、
前記キャッシュマネージャと大量記憶サブシステムが接続される周辺装置バス、および、
前記ローカルバス、メモリバスおよび周辺装置バスを相互接続するバス間インターフェースを備えるバスシステムと
を有するコンピュータであって、
前記プロセッサは、前記バスシステム上に送出される要求によって前記キャッシュマネージャに特定のデータブロックが現在前記キャッシュメモリにあるかどうかを質問するプログラムを実行する動作をし、
前記キャッシュマネージャは、
-識別子によってそれぞれ同定される前記キャッシュメモリのアドレス指定可能な位置を現在そこに記憶されている任意の前記データブロックを識別する識別子および前記データブロックの状態フラグに対応付ける対応付け手段と、
-前記対応付け手段に対するチェック要求に応じて前記特定のデータブロックが現在前記キャッシュメモリに存在するかどうかを調べるチェック手段と、
-前記チェック手段が前記特定のデータブロックがキャッシュメモリに存在することを発見したとき、前記バスシステムを介して前記プログラムに“キャッシュ内にあり”標識を返す動作をする報告手段と
を有し、
前記プロセッサが前記プログラムを実行することによって、前記”キャッシュ内にあり”標識が応答され、前記プロセッサが、前記ローカルバス、前記バス間インターフェースおよび前記メモリバスからなる経路を介して、前記特定のデータブロックにアクセスするように制御される
コンピュータ。」

なお、上記平成19年11月9日付け手続補正書には「一次記憶する」とあるが、これは「一時記憶する」の誤記と認められるので上記のとおり認定した。


3.引用文献
原審の拒絶査定の理由となった、上記平成19年1月4日付けの拒絶理由通知で引用された特開平1-281545号公報(平成1年11月13日出願公開。以下「引用文献」と記す。)には、以下の事項が記載されている。

＜引用文献記載事項1＞
「メインメモリ(25)と、キャッシュメモリ(26)と、これらのメモリ間のデータの転送を制御するアダプタ制御部(24)と、を有する本体システム(13)と、データを格納する入出力装置(17)が接続され、管理テーブル(18B)と該管理テーブル(18B)を制御するキャッシュ制御部(19)とを有するコントローラ(11)と、を備え、前記本体システム(13)からのアクセスアドレス情報により前記管理テーブル(18B)を探索し、要求データが前記キャッシュメモリ(26)にあるキャッシュヒット時にはデータの転送を前記メインメモリ(25)と前記キャッシュメモリ(26)との間で行なうようにしたことを特徴とするキャッシュメモリ制御方式。」(特許請求の範囲)

＜引用文献記載事項2＞
「本発明は、ディスク装置などの入出力装置中のデータの内、参照頻度の高いデータをキャッシュメモリに複写しておき、キャッシュメモリからの直接転送により高速アクセスを実現するキャッシュメモリ制御方式に関する。
近年のプロセッサ(CPU)の性能向上に伴い、ギガバイト以上の大容量の記憶装置をサポートするシステムが開発されており、アクセスの集中によるレスポンス時間の状態がシステム性能上ネックとなっている。
この対策として、キャッシュメモリを付加したキャッシュ制御を採用することが一般的である。」(第2頁上左欄第6行?同頁同欄第17行)

＜引用文献記載事項3＞
「第2図は本発明を実施するためのブロック図である。
第2図において、11はコントローラであるディスク制御アダプタであり、マイクロプロセッサ(MPU)12などで構成され、本体システム13からのコマンド解析処理、コマンド実行処理、データ処理などをプログラムの実行によって行なう。」(第3頁上右欄第16行?同頁下左欄第4行)

＜引用文献記載事項4＞
「14はシステムバスコントローラであり、I/Oバス15に接続され、本体システム13とコマンド、データのやりとりを行なう。16は入出力コントローラであり、ディスク装置17に接続され、ディスク装置17との入出力制御を行なう。18AはRAMであり、RAM18A内には管理テーブル18Bが設けられ、この管理テーブル18Bはキャッシュ制御部9により探索処理、LRU処理などが行なわれる。20はROMであり、MPU12が実行するプログラムを格納する。」(第3頁下左欄第5行?同頁下左欄第14行)

＜引用文献記載事項5＞
「一方、本体システム13は、CPU21、ROM22、システムバスコントローラ23、アダプタ制御部24、メインメモリ25およびキャッシュメモリ26を有している。」(第3頁下左欄第15行?同頁同欄第18行)

＜引用文献記載事項6＞
「システムバスコントローラ23はI/Oバス15に接続され、アダプタ11とのコマンド、データのやりとりを行なう。ROM22にはCPU21が実行するプログラムが格納されている。」(第3頁下左欄第19行?同頁下右欄第2行)

＜引用文献記載事項7＞
「キャッシュメモリ26はメインメモリ25の一部として構成され、例えば4メガバイト程度の容量を有している。キャッシュメモリ26とメインメモリ25とはI/Oバス15より高速なメモリバス27を介して接続されている。」(第3頁下右欄第3行?同頁同欄第7行)

＜引用文献記載事項8＞
「次に、第4図に基づいてリード時およびライト時の処理を説明する。
CPU21よりのリ一ド/ライトコマンドによりアダプタ制御部24でアダプタコマンドの起動処理がステップS11で行なわれると、コマンドはシステムバスコントローラ23,14を介してMPU12に与えられ、MPU12は与えられたコマンドを解析し、リードまたはライトコマンド受信を判定すると、キャッシュ制御部19にキャッシュ制御を命じる。」(第4頁上左欄第9行?同頁同欄第18行)

＜引用文献記載事項9＞
「キャッシュ制御部19は、ステップS12で要求アドレス情報をもとにキャッシュ制御のためのパラメータを作成し、ステップS13でパラメータをもとに管理テーブル18Bを探索する。
次に、キャッシュ制御部19はステップS14へ進み、ヒット、ミスヒットの判定を行ない、ヒット時にはステップS15でコマンドがライトかリードかを判定する。ライト時にはステップS16でメインメモリ25の指定領域からディスク装置17ヘライトの処理を行なうとともに、ステップS17で指定領域からキャッシュメモリ26への転送を本体システム13に依頼する。」(第4頁上左欄第19行?同頁上右欄第10行)

＜引用文献記載事項10＞
「アダプタ制御部24では、ステップS18で依頼処理を判別し、ステップS19でメインメモリ25の指定領域からキャッシュメモリ26への転送処理を行ない、転送処理が終了したら、CPU21に終了通知を出す。」(第4頁上右欄第11行?同頁同欄第15行)

＜引用文献記載事項11＞
「一方、ステップS15でコマンドがリードであるときは、ステップS20へ進み、要求データを格納してある領域のアドレスを本体システム13に通知する。」(第4頁上右欄第16行?同頁同欄第19行)

＜引用文献記載事項12＞
「本体システム13のアダプタ制御部24では依頼処理を判定し、ステップS21でキャッシュメモリ26からメインメモリ25の指定領域へデータ転送処理し、処理が終了したら、CPU21に終了通知を出す。」(第4頁上右欄第20行?同頁下左欄第4行)

＜引用文献記載事項13＞
「また、ステップS14で判定がミスヒットのときは、ステップS22でコマンドがリードかライトかを判定し、リードのときは、ステップS23でディスク装置17からキャッシュメモリ26にデータのリード処理を行ない、その後はステップS20,S18,S21の処理を行なう。」(第4頁下左欄第5行?同頁同欄第10行)

＜引用文献記載事項14＞
「一方、ステップS22でコマンドがライトのときは、ステップS24でメインメモリ25の指定領域からディスク装置17ヘデータのライト処理を行ない、ステップS25では依頼処理を行なわない。」(第4頁下左欄第11行?同頁同欄第15行)

＜引用文献記載事項15＞
「この場合には、アダプタ制御部24はステップS18で依頼処理がないことを判定し、CPU21に終了通知を出す。」(第4頁下左欄第16行?同頁同欄第18行)

＜引用文献記載事項16＞
本体システム(13)内において、CPU(21)とシステムバスコントローラ(23)がメモリバス(27)によって接続されていることが示されているブロック図(第2図)


4.引用発明の認定

(1)引用文献記載の「キャッシュメモリ制御方式」は、上記引用文献記載事項1のとおり「メインメモリ(25)と、キャッシュメモリ(26)と、これらのメモリ間のデータの転送を制御するアダプタ制御部(24)と、を有する本体システム(13)」を備えるものである。
さらに上記引用文献記載事項5のとおり、該「本体システム(13)は、「CPU21」「システムバスコントローラ23」も有している。
また、上記引用文献記載事項7のとおり、前記「キャッシュメモリ26はメインメモリ25の一部として構成され」ている。
従って、引用文献記載の「キャッシュメモリ制御方式」は「CPU(21)と、メインメモリ(25)と、該メインメモリ(25)の一部として構成されるキャッシュメモリ(26)と、これらのメモリ間のデータの転送を制御するアダプタ制御部(24)と、システムバスコントローラ(23)を有する本体システム(13)」を備えていると言える。

(2)また、引用文献記載の「キャッシュメモリ制御方式」は、上記引用文献記載事項1のとおり、「データを格納する入出力装置(17)、が接続され、管理テーブル(18B)と該管理テーブル(18B)を制御するキャッシュ制御部(19)とを有するコントローラ(11)」も備えている。
さらに、上記引用文献記載事項3、4等から明らかなように、該「コントローラ(11)」は、「マイクロプロセッサ(MPU)12」と、「システムバスコントローラ」(14)も有している。
そして、前記「データを格納する入出力装置」としては、上記引用文献記載事項2、4等記載のように、ギガバイト以上の「大容量」の「ディスク装置」が挙げられている。
従って、引用文献記載の「キャッシュメモリ制御方式」は
「大容量のディスク装置(17)が接続され、MPU(12)と、管理テーブル(18B)と該管理テーブル(18B)を制御するキャッシュ制御部(19)とシステムバスコントローラ(14)を有するコントローラ(11)」も備えていると言える。

(3)そして、上記引用文献記載事項7の如く、この「キャッシュメモリ26とメインメモリ25とは」「メモリバス27を介して接続されている」ものであり、また上記引用文献記載事項16から明らかなように、前記「CPU(21)」と前記「システムバスコントローラ(23)」も前記「メモリバス(27)」によって接続されている。
また、上記引用文献記載事項4、6等から明らかなように、「前記システムバスコントローラ(23)と前記システムバスコントローラ(14)とは、I/Oバス(15)に接続されている」と言える。
従って、引用文献記載の「キャッシュメモリ制御方式」は、
「前記CPU(21)と前記メインメモリ(25)と前記キャッシュメモリ(26)と前記システムバスコントローラ(23)はメモリバス(27)によって接続され、前記システムバスコントローラ(23)と前記システムバスコントローラ(14)とは、I/Oバス(15)に接続された」ものであると言える。

(4)引用文献記載の「キャッシュメモリ制御方式」が行うキャッシュ処理は、まず、上記引用文献記載事項8のとおり「CPU21よりのリ一ド/ライトコマンドによりアダプタ制御部24でアダプタコマンドの起動処理が行なわれ」、「コマンドはシステムバスコントローラ23、14を介してMPU12に与えられ」、「MPU12は与えられたコマンドを解析し、リードまたはライトコマンド受信を判定すると、キャッシュ制御部19にキャッシュ制御を命じる」ことで行われる処理である、
すなわち、引用文献記載の「キャッシュメモリ制御方式」は
「前記CPU(21)よりのリ一ド/ライトコマンドをによりアダプタ制御部(24)でアダプタコマンドの起動処理が行なわれ、
該コマンドは前記システムバスコントローラ(23)、(14)を介して前記MPU(12)に与えられ、
前記MPU(12)は与えられたコマンドを解析し、リードまたはライトコマンド受信を判定すると、前記キャッシュ制御部(19)にキャッシュ制御を命じる」ものである。

(5)また、前記「キャッシュ制御部(19)」は上記引用文献記載事項9のとおり、「要求アドレス情報をもとにキャッシュ制御のためのパラメータを作成し」、該「パラメータをもとに管理テーブル18Bを探索」し「ヒット、ミスヒットの判定」と「コマンドがライトかリードか」の判定を行ない、 「ヒット」で「ライト」の時には、「メインメモリ25の指定領域からディスク装置17ヘライトの処理を行なうとともに」、「指定領域からキャッシュメモリ26への転送を本体システム13に依頼する」ものである。
また、前記「判定」が「ヒット」で「リード」の時には、「キャッシュ制御部(19)」は上記引用文献記載事項11記載のとおり、「要求データを格納してある領域のアドレスを本体システム13に通知する」。
また、前記「判定」が「ミスヒット」で「リード」の時には、上記引用文献記載事項13のとおり、「ディスク装置17からキャッシュメモリ26.にデータのリード処理を行ない、」その後は「ステップS20」の処理、すなわち「要求データを格納してある領域のアドレスを本体システム13に通知する」処理を行なう。
さらに、前記「判定」が「ミスヒット」で「ライト」の時には、上記引用文献記載事項14のとおり、「依頼処理を行なわない」で、「メインメモリ25の指定領域からディスク装置17ヘデータのライト処理」のみを行なう。
そして、上記引用文献記載事項12の「本体システム13のアダプタ制御部24では依頼処理を判定し、ステップS21でキャッシュメモリ26からメインメモリ25の指定領域へデータ転送処理し」との記載から見て、上記「要求データを格納してある領域のアドレスを本体システム13に通知する」ことが本体システム(13)への「キャッシュメモリ26からメインメモリ25の指定領域へデータ転送処理」の「依頼」を伴うものであることは明らかである。
従って、「前記キャッシュ制御部(19)」は、
「要求アドレス情報をもとにキャッシュ制御のためのパラメータを作成し、該パラメータをもとに前記管理テーブル(18B)を探索しヒット、ミスヒットの判定とコマンドがライトかリードかの判定を行ない、
該判定がヒットでライトの時には、前記メインメモリ(25)の指定領域から前記ディスク装置(17)ヘライトの処理を行なうとともに、該指定領域から前記キャッシュメモリ(26)への転送を前記本体システム(13)に依頼し、
前記判定がヒットでリードの時には、要求データを格納してある領域のアドレスを前記本体システム(13)に通知するとともに、前記キャッシュメモリ(26)から前記メインメモリ(25)の指定領域へデータ転送処理を前記本体システム(13)に依頼し
前記判定がミスヒットでリードの時には、前記ディスク装置(17)から前記キャッシュメモリ(26)にデータのリード処理を行ない、要求データを格納してある領域のアドレスを本体システム13に通知するとともに、前記キャッシュメモリ(26)から前記メインメモリ(25)の指定領域へデータ転送処理を前記本体システム(13)に依頼し
前記判定がミスヒットでライトの時には、依頼処理を行なわないで、前記メインメモリ(25)の指定領域から前記ディスク装置(17)ヘデータのライト処理を行なうものである」と言える。

(6)そして、前記「アダプタ制御部24」は上記引用文献記載事項10、12、15記載のように、「依頼処理を判定」する。
該依頼が前記メインメモリ(25)の指定領域から前記キャッシュメモリ(26)への転送である場合には、上記引用文献記載事項10のとおり、「メインメモリ25の指定領域からキャッシュメモリ26への転送処理を行ない、転送処理が終了したら、CPU21に終了通知を出す。」
また、該依頼が前記キャッシュメモリ(26)から前記メインメモリ(25)の指定領域へのデータ転送処理である場合には、上記引用文献記載事項12のとおり「キャッシュメモリ26からメインメモリ25の指定領域へデータ転送処理し、処理が終了したら、CPU21に終了通知を出す。」
「依頼処理がない」場合には上記引用文献記載事項15のとおり「CPU21に終了通知を出す。」
従って、「前記アダプタ制御部(24)」は、
「前記キャッシュ制御部(19)からの依頼を判定し、
該依頼が前記メインメモリ(25)の指定領域から前記キャッシュメモリ(26)への転送である場合には、前記メインメモリ(25)の指定領域から前記キャッシュメモリ(26)への転送処理を行ない、転送処理が終了したら、前記CPU(21)に終了通知を出し、
前記依頼が前記キャッシュメモリ(26)から前記メインメモリ(25)の指定領域へのデータ転送処理である場合には、前記キャッシュメモリ(26)から前記メインメモリ(25)の指定領域へデータ転送処理し、処理が終了したら、前記CPU(21)に終了通知を出し
依頼がない場合には前記CPU(21)に終了通知を出すものである。」と言える。


以上(1)?(6)をまとめると、引用文献には下記の引用発明が記載されていると認められる。

＜引用発明＞
「CPU(21)と、メインメモリ(25)と、該メインメモリ(25)の一部として構成されるキャッシュメモリ(26)と、これらのメモリ間のデータの転送を制御するアダプタ制御部(24)と、システムバスコントローラ(23)を有する本体システム(13)と、
大容量のディスク装置(17)が接続され、MPU(12)と、管理テーブル(18B)と該管理テーブル(18B)を制御するキャッシュ制御部(19)とシステムバスコントローラ(14)を有するコントローラ(11)とを備え
前記CPU(21)と前記メインメモリ(25)と前記キャッシュメモリ(26)と前記システムバスコントローラ(23)はメモリバス(27)によって接続され、前記システムバスコントローラ(23)と前記システムバスコントローラ(14)とは、I/Oバス(15)に接続された
キャッシュメモリ制御方式であって、
前記CPU(21)よりのリ一ド/ライトコマンドによりアダプタ制御部(24)でアダプタコマンドの起動処理が行なわれ、
該コマンドは前記システムバスコントローラ(23)、(14)を介して前記MPU(12)に与えられ、
前記MPU(12)は与えられたコマンドを解析し、リードまたはライトコマンド受信を判定すると、前記キャッシュ制御部(19)にキャッシュ制御を命じ、
前記キャッシュ制御部(19)は、
要求アドレス情報をもとにキャッシュ制御のためのパラメータを作成し、該パラメータをもとに前記管理テーブル(18B)を探索し、ヒット、ミスヒットの判定とコマンドがライトかリードかの判定を行ない、
該判定がヒットでライトの時には、前記メインメモリ(25)の指定領域から前記ディスク装置(17)ヘライトの処理を行なうとともに、該指定領域から前記キャッシュメモリ(26)への転送を前記本体システム(13)に依頼し、
前記判定がヒットでリードの時には、要求データを格納してある領域のアドレスを前記本体システム(13)に通知するとともに、前記キャッシュメモリ(26)から前記メインメモリ(25)の指定領域へデータ転送処理を前記本体システム(13)に依頼し
前記判定がミスヒットでリードの時には、前記ディスク装置(17)から前記キャッシュメモリ(26)にデータのリード処理を行ない、要求データを格納してある領域のアドレスを本体システム13に通知するとともに、前記キャッシュメモリ(26)から前記メインメモリ(25)の指定領域へデータ転送処理を前記本体システム(13)に依頼し
前記判定がミスヒットでライトの時には、依頼処理を行なわないで、前記メインメモリ(25)の指定領域から前記ディスク装置(17)ヘデータのライト処理を行なうものであり、
前記アダプタ制御部(24)は
前記キャッシュ制御部(19)からの依頼を判定し、
該依頼が前記メインメモリ(25)の指定領域から前記キャッシュメモリ(26)への転送である場合には、前記メインメモリ(25)の指定領域から前記キャッシュメモリ(26)への転送処理を行ない、転送処理が終了したら、前記CPU(21)に終了通知を出し、
前記依頼が前記キャッシュメモリ(26)から前記メインメモリ(25)の指定領域へのデータ転送処理である場合には、前記キャッシュメモリ(26)から前記メインメモリ(25)の指定領域へデータ転送処理し、処理が終了したら、前記CPU(21)に終了通知を出し
依頼がない場合には前記CPU(21)に終了通知を出すものである
キャッシュメモリ制御方式」


5.対比
以下に、本願発明と引用発明とを比較する。
(1)引用発明の「キャッシュメモリ制御方式」が「コンピュータ」であることは明らかであり、引用発明と本願発明とはともに「コンピュータ」で有る点で共通する。

(2)そして、引用発明における「CPU(21)」は、「プロセッサ」に他ならないものであるから、本願発明における「プロセッサ」に相当するものである。

(3)引用発明における「ディスク装置(17)」および「コントローラ(11)」は、本願発明における「大量記憶サブシステム」に対応付けられるものであるところ、該「ディスク装置(17)」と「コントローラ(11)」は「本体システム(13)」と共に「キャッシュメモリ制御方式」を構成しているのであるから「サブシステム」とも言えるものであり、さらに、引用発明における「ディスク装置(17)」は「大容量の」ものであるから、該「サブシステム」は「大量記憶」をするものである。
従って、引用発明における「ディスク装置(17)」および「コントローラ(11)」と、本願発明における「大量記憶サブシステム」とは、「データ」「を記憶するための大量記憶サブシステム」と言える点で共通する。

(4)引用発明における「メインメモリ(25)」は、本願発明における「システムメモリ」に対応付けられるものであるところ、引用発明においては「キャッシュメモリ(26)」が「前記メインメモリ(25)の一部として構成され」ているのであるから、引用発明における「メインメモリ(25)」と、本願発明における「システムメモリ」とは、「一部が、前記データ」「のうちの選択されたいずれかを一時記憶するためのアドレス指定可能な位置を備えるキャッシュメモリとして構成されるシステムメモリ」と言える点で共通する。
なお、「キャッシュメモリ制御方式」とは、「ディスク装置などの入出力装置中のデータの内、参照頻度の高いデータをキャッシュメモリに複写しておき、キャッシュメモリからの直接転送により高速アクセスを実現する」(上記引用文献記載事項1参照)ものを言い、「メモリ」は通常「アドレス指定可能な位置を備える」ので、引用発明における「キャッシュメモリ(26)」が「ディスク装置(17)」内のデータの選択された一部を一時記憶するものであり、アドレス指定可能な位置を備えるものであることは明らかである。

(5)引用発明における「コントローラ(11)」は、「管理テーブル(18B)と該管理テーブル(18B)を制御するキャッシュ制御部(19)」を有するものであるから「キャッシュマネージャ」としての機能をも兼ね備えるものであり、しかも、該「コントローラ(11)」は「MPU(12)」などのハードウェアで構成されているのであるから「ハードウェア的に構成され」ていることは明らかである。
従って、引用発明と本願発明とは、「ハードウェア的に構成されたキャッシュマネージャ」を有している点で共通する。
なお、本願発明における「ハードウェア的に構成された」なる記載は、必ずしもその技術的意味が明確なものではないが、本願明細書の段落【0052】の「キャッシュマネージャ30の詳細な実施態様については、当業者には完全に専用とされるハードウエアを用いる方法あるいはASIC設計等の多数の方法でこれを実施することが可能であることは明らかであろう。また、マイクロコントローラによる方法を用いることもできる。」との記載を参酌すれば、引用文献のコントローラ(11)の如き「MPU」などで構成されるものも、「ハードウェア的に構成された」ものと解される。
また、本願特許請求の範囲の【請求項2】の「前記キャッシュマネージャおよび大量記憶サブシステムは前記周辺装置バスへの同じインターフェースを共用する」なる記載や、本願発明の詳細な説明の段落【0027】の「キャッシュマネージャ30は好適には(図3に示すような)自己のインターフェースを介して周辺装置バスに接続されるか、あるいは周辺装置コントローラ17に一体化されてコントローラ17と同じインターフェースを介して周辺装置バスにインターフェースする。」、段落【0049】の「前述したように、キャッシュマネージャ30を周辺装置コントローラ17の一部として、周辺装置コントローラ17と同じインターフェースを介してバス15とインターフェースするようにすることができる。この場合、コントローラ17がDMA(MASTER)機能を有する場合、キャッシュマネージャはキャッシュメモリとの間のブロック転送が必要である場合にその実行をコントローラ17に直接命令することができる。」等の記載から見て、「キャッシュマネージャ」と「大量記憶サブシステム」内の「周辺装置コントローラ」が一体化されている構成が、本願発明に含まれることは明らかである。

(6)引用発明における「I/Oバス(15)」は本願発明における「周辺装置バス」に対応付けられるものであるところ、「システムバスコントローラ(14)」が「I/Oバス(15)に接続され」ているのであるから、引用発明も「前記キャッシュマネージャと大量記憶サブシステムが接続される周辺装置バス」を有している。
そして、「前記CPU(21)と前記メインメモリ(25)と前記キャッシュメモリ(26)と前記システムバスコントローラ(23)はメモリバス(27)によって接続され、前記システムバスコントローラ(23)と前記システムバスコントローラ(14)とは、I/Oバス(15)に接続され」ている。すなわち、引用発明においては「前記プロセッサと前記システムメモリと前記周辺装置バスを相互接続するバス間インターフェースを備えるバスシステム」が採用されているといえる。
一方、本願発明における「バスシステム」も「前記プロセッサと前記システムメモリと前記周辺装置バスを相互接続するバス間インターフェースを備えるバスシステム」とも言えるものである。
してみると、引用発明も本願発明も
「前記キャッシュマネージャと大量記憶サブシステムが接続される周辺装置バス、および、」
前記プロセッサと前記システムメモリと前記「周辺装置バスを相互接続するバス間インターフェースを備えるバスシステム」を備える点で共通する。

(7)引用発明においては「前記CPU(21)よりのリ一ド/ライトコマンド」が「前記キャッシュ制御部(19)」による「管理テーブル(18B)を探索」する処理につながるのであるから、引用発明の「CPU(21)」と、本願発明の「プロセッサ」とは、「前記バスシステム上に送出される要求によって前記キャッシュマネージャに特定のデータ」「が現在前記キャッシュメモリにあるかどうかを質問するプログラムを実行する動作をし」ている点で共通する。

(8)引用発明における「コントローラ(11)」は「管理テーブル(18B)を制御するキャッシュ制御部(19)」を有し、該「キャッシュ制御部(19)」は「要求アドレス情報をもとにキャッシュ制御のためのパラメータを作成し、該パラメータをもとに前記管理テーブル(18B)を探索し」、
「要求データを格納してある領域のアドレスを前記本体システム(13)に通知する」のであるから、引用発明の「コントローラ(11)」が「要求データを格納してある領域のアドレス」と「要求アドレス情報」とを対応付ける手段を有していることは明らかである。
そして、引用発明における「要求データを格納してある領域のアドレス」は、「前記キャッシュメモリのアドレス指定可能な位置」を「同定」する「識別子」に他ならないものである。
また、引用発明における「要求アドレス情報」は本願発明における「現在そこに記憶されている任意の前記データブロックを識別する識別子」に対応付けられられるものであるところ、両者は「現在そこに記憶されている任意の前記データ」「を識別する識別子」と言える点で共通する。
してみると、引用発明における「コントローラ(11)」と本願発明における「キャッシュマネージャ」とは、「識別子によってそれぞれ同定される前記キャッシュメモリのアドレス指定可能な位置を現在そこに記憶されている任意の前記データ」「を識別する識別子」「に対応付ける対応付け手段」を有している点で共通する。

(9)引用発明における「コントローラ(11)」内の「キャッシュ制御部(19)」は「要求アドレス情報をもとにキャッシュ制御のためのパラメータを作成し、該パラメータをもとに前記管理テーブル(18B)を探索しヒット、ミスヒットの判定とコマンドがライトかリードかの判定を行な」うのであるから、引用発明における「コントローラ(11)」と本願発明における「キャッシュマネージャ」とは、「前記対応付け手段に対するチェック要求に応じて前記特定のデータ」「が現在前記キャッシュメモリに存在するかどうかを調べるチェック手段」を備える点でも共通する。

(10)引用発明における「コントローラ(11)」内の「キャッシュ制御部(19)」は、
「要求アドレス情報をもとにキャッシュ制御のためのパラメータを作成し、該パラメータをもとに前記管理テーブル(18B)を探索し、ヒット、ミスヒットの判定とコマンドがライトかリードかの判定を行ない、
該判定がヒットでライトの時には、前記メインメモリ(25)の指定領域から前記ディスク装置(17)ヘライトの処理を行なうとともに、該指定領域から前記キャッシュメモリ(26)への転送を前記本体システム(13)に依頼し、
前記判定がヒットでリードの時には、要求データを格納してある領域のアドレスを前記本体システム(13)に通知するとともに、前記キャッシュメモリ(26)から前記メインメモリ(25)の指定領域へデータ転送処理を前記本体システム(13)に依頼し
前記判定がミスヒットでリードの時には、前記ディスク装置(17)から前記キャッシュメモリ(26)にデータのリード処理を行ない、要求データを格納してある領域のアドレスを本体システム13に通知するとともに、前記キャッシュメモリ(26)から前記メインメモリ(25)の指定領域へデータ転送処理を前記本体システム(13)に依頼し
前記判定がミスヒットでライトの時には、依頼処理を行なわないで、前記メインメモリ(25)の指定領域から前記ディスク装置(17)ヘデータのライト処理を行なうもの」である。
すなわち、「依頼」は、「ヒット」したときと、「ミスヒット」で「前記ディスク装置(17)から前記キャッシュメモリ(26)にデータのリード処理を行な」ったときになされ、これ以外のときには「依頼」はなされないのであるから、当該「依頼」は「キャッシュ内にあり」を意味するものに他ならない。
してみると、引用発明における「コントローラ(11)」と本願発明における「キャッシュマネージャ」とは、「前記チェック手段が前記特定のデータ」「がキャッシュメモリに存在することを発見したとき、前記バスシステムを介して」「“キャッシュ内にあり”」である旨「を返す動作をする報告手段」を備える点でも共通する。

(11)引用発明における「アダプタ制御部(24)」が行う「データ転送処理」は、本願発明における「プロセッサ」が「前記特定のデータブロックにアクセスする」ことに対応付けられるものである。
本願発明の詳細な説明の段落【0029】には「キャッシュマネージャはキャッシュメモリ内のこのデータブロックが記憶された位置を報告し、オペレーティングシステムはそれを必要な位置にコピーする。」とあり、本願における「前記特定のデータブロックにアクセスする」ことが「データ転送処理」を排除するものではないことは明らかである。
そして、引用発明における「アダプタ制御部(24)」は
「前記キャッシュ制御部(19)からの依頼を判定し、
該依頼が前記メインメモリ(25)の指定領域から前記キャッシュメモリ(26)への転送である場合には、前記メインメモリ(25)の指定領域から前記キャッシュメモリ(26)への転送処理を行ない、転送処理が終了したら、前記CPU(21)に終了通知を出し、
前記依頼が前記キャッシュメモリ(26)から前記メインメモリ(25)の指定領域へのデータ転送処理である場合には、前記キャッシュメモリ(26)から前記メインメモリ(25)の指定領域へデータ転送処理し、処理が終了したら、前記CPU(21)に終了通知を出し、
依頼がない場合には前記CPU(21)に終了通知を出すもの」
であるから、引用発明と本願発明とは
「「前記”キャッシュ内にあり”」である旨「が応答され、」前記周辺装置バスを介さずに、「前記特定のデータ」「にアクセスするように制御される」点で共通する。

よって、本願発明と引用発明とは以下の点で一致する。

＜一致点＞
「プロセッサと、
データ」「を記憶するための大量記憶サブシステムと、
一部が、前記データ」「のうちの選択されたいずれかを一時記憶するためのアドレス指定可能な位置を備えるキャッシュメモリとして構成されるシステムメモリと、
ハードウェア的に構成されたキャッシュマネージャと、」
「前記キャッシュマネージャと大量記憶サブシステムが接続される周辺装置バス、および、」
前記プロセッサと前記システムメモリと前記「周辺装置バスを相互接続するバス間インターフェースを備えるバスシステムと
を有するコンピュータであって、
前記プロセッサは、前記バスシステム上に送出される要求によって前記キャッシュマネージャに特定のデータ」「が現在前記キャッシュメモリにあるかどうかを質問するプログラムを実行する動作をし、
前記キャッシュマネージャは、
-識別子によってそれぞれ同定される前記キャッシュメモリのアドレス指定可能な位置を現在そこに記憶されている任意の前記データ」「を識別する識別子」「に対応付ける対応付け手段と、
-前記対応付け手段に対するチェック要求に応じて前記特定のデータ」「が現在前記キャッシュメモリに存在するかどうかを調べるチェック手段と、
-前記チェック手段が前記特定のデータ」「がキャッシュメモリに存在することを発見したとき、前記バスシステムを介して」「“キャッシュ内にあり”」である旨「を返す動作をする報告手段と
を有し、」
「前記”キャッシュ内にあり”」である旨「が応答され、」前記周辺装置バスを介さずに、「前記特定のデータ」「にアクセスするように制御される
コンピュータ。」


しかして、本願発明と引用発明との間には、以下の点に相違が認められる。

＜相違点1＞
本願発明においては、「大量記憶サブシステム」、「キャッシュメモリ」、「対応付け手段」、「チェック手段」、「報告手段」等の各手段が扱うデータがデータ「ブロック」である、換言すれば、「ブロック」単位でキャッシュ管理を行うのに対し、引用文献には如何なる単位でキャッシュ管理がなされるのかが明示されていない点。

＜相違点2＞
本願発明における対応付け手段は、キャッシュメモリのアドレス指定可能な位置を「前記データブロックの状態フラグ」にも対応付けているのに対し、引用文献には管理テーブル(18B)が前記データブロックの状態フラグをも対応付けている旨の明示は無い点。

＜相違点3＞
本願発明における報告手段が返す情報が、“キャッシュ内にあり”「標識」であるのに対し、引用発明における「依頼」が”キャッシュ内にあり”を意味することは明らかではあるものの、当該「依頼」が如何なる形式のデータでなされるのかに付いての明示は、引用文献には無い点。

＜相違点4＞
本願発明においては、「応答」が「前記プロセッサが前記プログラムを実行することによって」なされ、「前記プロセッサ」が前記特定のデータブロックにアクセスするものであるのに対し、引用発明においては「前記アダプタ制御部(24)」が依頼処理を判定しメインメモリ(25)の指定領域とキャッシュメモリ(26)間の転送処理を行なっている点。

＜相違点5＞
本願発明におけるバスシステムは「前記プロセッサが接続されるローカルバス、 前記システムメモリが接続されるメモリバス、 前記キャッシュマネージャと大量記憶サブシステムが接続される周辺装置バス、および、 前記ローカルバス、メモリバスおよび周辺装置バスを相互接続するバス間インターフェースを備える」ものであり、プロセッサが前記特定のデータブロックにアクセスする際に、「前記ローカルバス、前記バス間インターフェースおよび前記メモリバスからなる経路を介して」アクセスするものであるのに対し、引用発明においては「CPU(21)」と「メインメモリ(25)」とが「メモリバス(27)」によって接続され、「システムバスコントローラ(23)」が「I/Oバス(15)」と「メモリバス(27)」とを接続する構成を採用しているため、「CPU(21)」と「メインメモリ(25)」間に「バス間インターフェース」は存在しない点。


6.判断
以下に、上記相違点について検討する。

＜相違点1について＞
ブロック単位でキャッシュを行うことは、証拠をあげるまでもない技術常識的な周知慣用技術に他ならないものであり(必要があれば特開平07-253935号公報(平成7年10月3日出願公開。「ブロック番号」を用いた管理をしている点。)、特開平06-243108号公報(平成6年9月2日出願公開。特に段落【0008】【0026】【0027】等の「データ・ブロック」に関する記載。)、特開平03-063741号公報(平成3年3月19日出願公開。第4頁上右欄第5行?第17行の「ディスク装置4000の最小の記憶単位をセクタとし、その複数倍の大きさのまとまりをブロックとすると、キャッシュ・メモリ3020はセクタ単位でアドレスできるメモリで、全体が複数のブロックに分解されていて、ブロック単位でディスク・データを格納し、セクタ単位でのアクセスが行われる。
ディレクトリ3010は、キャッシュ・メモリ3020内のブロックに対応したエントリを持つメモリで、第4図に示すように、各エントリにはキャッシュ・メモリ3020の対応するブロックに格納されているディスク装置4000のデータブロックのアドレスが記憶されている。」等の記載。)等参照。)、引用発明におけるキャッシュの単位を「ブロック」とすることは、当業者であれば当然の如く採用する事項にすぎない。

＜相違点2について＞
データブロックの状態が分からなくては正常なキャッシュができないことは明らかであり、個々のデータブロックの状態フラグを記憶することも証拠を挙げるまでもない技術常識的な周知慣用技術に他ならない(必要があれば上記特開平07-253935号公報(特に【図2】【図5】等における「キャッシュ管理テーブル10」内に「ダーティービット」を有する点。)、上記特開平06-243108号公報(特に段落【0018】及び【図2】等における「キャッシュ状態セクション54」を有する点。)、上記特開平03-063741号公報(特に第4図等における「ディレクトリ3010」内に「キャッシュ有効フラグ」を有する点。)等参照。)。従って、引用発明においても、キャッシュメモリのアドレス指定可能な位置を「前記データブロックの状態フラグ」にも対応付けることも、当業者であれば当然に採用する事項に過ぎない。

＜相違点3について＞
情報を「標識」によって表すことは、電子的に情報処理を行う際に周知慣用の常套手段に他ならず(必要があれば、上記特開平07-253935号公報(「ダーティービット」も「標識」の一種であると認められる。)、上記特開平03-063741号公報(「キャッシュ有効フラグ」等も「標識」の一種であると認められる。)、特開平03-041495号公報(平成3年2月21日出願公開。特に第3頁下右欄第20行?第4頁上左欄第5行の「そして、次の(文字「ア」)の文字コードをMPU6が受け取りフォントテーブル10をリードすると、キャッシュフラグ「1」が返ってくるので、そのキャッシュ番号である「3」をリードし、システムメモリ7上に設けられたキャッシュテーブルの3番目をリードする。」なる記載。)等参照。)、引用発明における「依頼」を何らかの「標識」によって行うことも、当業者であれば当然の如く採用する事項に過ぎない。

＜相違点4について＞
プロセッサがプログラムを実行することによって所望の機能を実現する構成も、機能実現の手法の1つとして、従来から当業者が適宜採用していた周知慣用の常套の手法に他ならず(必要があれば上記特開平07-253935号公報(特に「ROM4」に【図3】【図4】【図7】?【図11】のフローチャートに示す手順を定義した制御プログラムが記憶されている点。)、上記特開平03-063741号公報(特に第5頁下左欄第15行?第16行の「以上の操作はOS2010の中のプログラムドライバ2011によって行われる。」なる記載。)等参照。)、引用発明における「アダプタ制御部(24)」の機能を「CPU(21)」がプログラムを実行することによって実現することも、当業者であれば適宜なし得る設計変更に過ぎない。

＜相違点5について＞
CPUが接続されるバスと、メモリが接続されるバスと、周辺装置が接続されるバスを1つのインタフェース手段で接続するバス構成も、当業者にとっては古くから知られていた周知慣用技術に過ぎないものであり(必要があれば、特開昭62-143149号公報(昭和62年6月26日出願公開。特に第4頁上右欄第16行?同頁下右欄第14行、及び、第2図)、特開昭54-027739号公報(昭和54年3月2日出願公開。特に第2頁下左欄第17行?第3頁上左欄第3行)、”DX4×P5×PｏｗeｒPC 新しい石のこと全部教えます マシンの中を見る! Penｔiｕm”,ASCII,株式会社アスキー,1994年6月1日,第18巻,第6号,ｐ.246-247(特に図1)等参照。)、係る周知慣用のバス構成を採用することも当業者であれば適宜になし得る設計変更に過ぎないものである。
そして、係るバス構成を採用した場合には、CPUがメインメモリにアクセスする際には、CPUが接続されるバス、インタフェース手段、メモリが接続されるバスの経路でアクセスすることになるのは、当然の結果に他ならない。
従って、引用発明において
「前記プロセッサが接続されるローカルバス、 前記システムメモリが接続されるメモリバス、 前記キャッシュマネージャと大量記憶サブシステムが接続される周辺装置バス、および、 前記ローカルバス、メモリバスおよび周辺装置バスを相互接続するバス間インターフェースを備える」バスシステムを採用し、プロセッサが前記特定のデータブロックにアクセスする際に、「前記ローカルバス、前記バス間インターフェースおよび前記メモリバスからなる経路を介して」アクセスするものとすることも、当業者が適宜になし得た設計変更に過ぎないものである。

してみると、本願発明の構成は、引用文献に記載された発明に、周知又は慣用の技術の付加又は転換をしたものに過ぎず、引用文献記載の発明に基づいて、当業者が容易に想到し得たものである。
また、本願発明の効果は、当業者であれば容易に予測し得る程度のものであって、格別顕著なものではない。
よって、本願発明は、引用文献に記載された発明に基づいて、当業者が容易に発明をすることができたものである。


7.むすび
以上のとおり、本願請求項1に係る発明は、その出願前に日本国内において頒布された刊行物に記載された発明に基づいて、当業者が容易に発明をすることができたものであるから、他の請求項についての検討をするまでもなく、本願は、特許法第29条第2項の規定により特許を受けることができない。

よって、上記結論のとおり審決する。
 
審理終結日 2009-07-01 
結審通知日 2009-07-02 
審決日 2009-07-14 
出願番号 特願平8-315894
審決分類 P 1 8・ 121- Z (G06F)
最終処分 不成立  
前審関与審査官 清木 泰  
特許庁審判長 山崎 達也
特許庁審判官 冨吉 伸弥
石田 信行
発明の名称 コンピュータキャッシュシステム  
代理人 特許業務法人アイ・ピー・エス  

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