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審決分類 審判 査定不服 2項進歩性 特許、登録しない。 H01L
審判 査定不服 1項3号刊行物記載 特許、登録しない。 H01L
管理番号 1209562
審判番号 不服2007-15713  
総通号数 122 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2010-02-26 
種別 拒絶査定不服の審決 
審判請求日 2007-06-06 
確定日 2010-01-04 
事件の表示 特願2002-182776「半導体装置の製造方法」拒絶査定不服審判事件〔平成16年 1月29日出願公開、特開2004- 31484〕について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 1.手続の経緯
本願は、平成14年6月24日の出願であって、平成19年4月9日付けで手続補正がなされ、同年19年4月25日付けで拒絶査定がなされ、それに対して、同年6月6日に拒絶査定に対する審判請求がなされるとともに、同年7月3日付けで手続補正がなされ、その後当審において平成21年8月7日付けで審尋がなされ、同年10月9日付けで回答書が提出されたものである。

2.平成19年7月3日付けの手続補正について
【補正の却下の決定の結論】
平成19年7月3日付けの手続補正を却下する。

【理由】
(1)補正の内容
平成19年7月3日付けの手続補正(以下「本件補正」という。)は、特許請求の範囲及び発明の詳細な説明を補正するものであり、特許請求の範囲についての補正は、以下のとおりである。

(補正事項a)補正前の請求項1を、補正後の請求項1の
「【請求項1】 半導体基板上に金属材料を含むゲート電極を形成する工程と、
上記半導体基板に、ソース領域およびドレイン領域となるn型の低濃度不純物拡散層を形成する工程と、
上記ゲート電極の形成後に、上記ゲート電極を構成する金属材料が酸化または昇華しない500℃以下の条件のCVD法によって、上記半導体基板上に50?300オングストロームの膜厚を有し、上記ゲート電極の損傷や剥離を防止するイオン注入損傷の保護用シリコン酸化膜を形成する工程と、
上記ゲート電極を注入マスクとして、上記半導体基板の上記ソース領域およびドレイン領域に上記シリコン酸化膜を介してヒ素をイオン注入することで、n型の高濃度不純物拡散層を形成する工程とを備えたことを特徴とする半導体装置の製造方法。」
と補正すること。

(補正事項b)補正前の請求項2を、補正後の請求項2の
「【請求項2】 半導体基板上に金属材料を含むゲート電極を形成する工程と、
上記ゲート電極を注入マスクとしてソース領域およびドレイン領域にn型の低濃度不純物拡散層を形成する工程と、
上記低濃度不純物拡散層の形成後に上記ゲート電極の側面にサイドウォールを形成する工程と、
上記サイドウォール形成後に、上記ゲート電極を構成する金属材料が酸化または昇華しない500℃以下の条件のCVD法によって、上記半導体基板上に50?300オングストロームの膜厚を有し、上記ゲート電極の損傷や剥離を防止するイオン注入損傷の保護用シリコン酸化膜を形成する工程と、
上記ゲート電極および上記サイドウォールを注入マスクとして、上記半導体基板の上記ソース領域および上記ドレイン領域に上記シリコン酸化膜を介してヒ素をイオン注入することで、n型の高濃度不純物拡散層を形成する工程とを備えたことを特徴とする半導体装置の製造方法。」
と補正すること。

(2)補正の目的の適否についての検討
補正事項aは、補正前の請求項1の「半導体基板上に金属材料を含むゲート電極を形成する工程と、」の後に、「上記半導体基板に、ソース領域およびドレイン領域となるn型の低濃度不純物拡散層を形成する工程と、」を付け加える補正を含むものであって、当該補正は新たな工程を追加するものであり、補正前の請求項1に係る発明の発明特定事項を限定したものとはいえず、平成14年法律第24号改正附則第2条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第4項(以下「特許法第17条の2第4項」という。)第2号に掲げる特許請求の範囲の減縮に該当せず、さらに、同法同条同項第1号、第3号、第4号に掲げる請求項の削除、誤記の訂正、明りょうでない記載の釈明のいずれの事項をも目的とするものではないので、補正事項aは、特許法第17条の2第4項に規定する要件を満たしていない。

(3)むすび
したがって、補正事項aの他の補正内容及び補正事項bの補正内容について、検討するまでもなく、本件補正は、平成14年法律第24号改正附則第2条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第4項の規定に違反するので、同法第159条第1項において読み替えて準用する同法第53条第1項の規定により却下すべきものである。

3.本願発明
平成19年7月3日付けの手続補正は上記のとおり却下されたので、本願の請求項1ないし3に係る発明は、平成19年4月9日付けの手続補正により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項1ないし3に記載された事項により特定されるとおりのものであって、そのうちの、請求項1に係る発明(以下「本願発明」という。)は、その請求項1に記載された事項により特定される以下のとおりのものである。

「【請求項1】 半導体基板上に金属材料を含むゲート電極を形成する工程と、
上記ゲート電極の形成後に、上記ゲート電極を構成する金属材料が酸化または昇華しない500℃以下の条件のCVD法によって、上記半導体基板上に50?300Åの膜厚を有するシリコン酸化膜を形成する工程と、
上記ゲート電極を注入マスクとして、上記半導体基板のソース領域およびドレイン領域に上記シリコン酸化膜を介してイオン注入することで、高濃度不純物拡散層を形成する工程と
を備えたことを特徴とする半導体装置の製造方法。」

4.引用刊行物に記載された発明
刊行物:特開平8-195489号公報
(1)原査定の拒絶の理由に引用された、本願の出願前である平成8年7月30日に頒布された刊行物である特開平8-195489号公報(以下「引用刊行物」という。)には、第1図及び第2図とともに、以下の事項が記載されている(ここにおいて、下線は、当合議体にて付加したものである。)。

「【0001】
【産業上の利用分野】本願の発明は、不純物領域及びゲート電極の何れもがボロンを含むMOS型半導体装置の製造方法に関するものである。」
「【0022】
【実施例】以下、LDD構造のPMOSトランジスタの製造に適用した本願の発明の第1及び第2実施例を、図1、2を参照しながら説明する。なお、図1、2に示す第1及び第2実施例のうちで、図3に示した一従来例と対応する構成部分には、図3と同一の符号を付してある。
【0023】図1が、第1実施例を示している。この第1実施例では、図1(a)に示す様に、まず、Si基板11の素子分離領域の表面に、950℃のウエット酸化によるLOCOS法でSiO_(2) 膜12を形成する。そして、PMOSトランジスタの形成領域に、330keVの加速エネルギー及び8×10^(12)cm^(-2)のドーズ量でリンをイオン注入してNウェル13を形成する。Nウェル13には、ソース/ドレイン間のパンチスルーを阻止する埋め込み層を形成するためのイオン注入や、閾値電圧を調整するためのイオン注入を行う。
【0024】次に、図1(b)に示す様に、H_(2 )/O_(2 )雰囲気中における850℃のパイロジェニック酸化によって、SiO_(2 )膜12に囲まれている素子活性領域の表面に、膜厚が8nmのSiO_(2 )膜14をゲート酸化膜として形成する。そして、SiH_(4) を原料ガスとし堆積温度が550℃である減圧CVD法で、膜厚が70nmの非晶質Si膜24を堆積させる。
【0025】その後、WF_(6 )/SiCl_(2) H_(2 )を原料ガスとし堆積温度が680℃である減圧CVD法で、膜厚が70nmのWSi膜16を堆積させて、非晶質Si膜24とWSi膜16とでタングステンポリサイド層25を形成する。そして、SiH_(4 )/O_(2 )を原料ガスとし堆積温度が420℃であるCVD法で、膜厚が120nmのSiO_(2 )膜26を堆積させる。
【0026】その後、ゲート電極のパターンのレジスト(図示せず)をリソグラフィ法でSiO_(2 )膜26上に形成し、このレジストをマスクにすると共にフロロカーボン系のガスをエッチングガスとする異方性エッチングでSiO_(2) 膜26をエッチングする。そして、更に、Cl_(2 )/O_(2) をエッチングガスとするECRエッチングでタングステンポリサイド層25をエッチングして、ゲート電極を形成する。
【0027】次に、図1(c)に示す様に、SiO_(2 )膜12、26をマスクにして、BF_(2 )^(+) をイオン注入してP^(- )領域21を形成し、更に、25keVの加速エネルギー及び4×10^(15)cm^(-2)のドーズ量でF^(+ )をイオン注入する。この時のF^(+) の投影飛程は、後にイオン注入するB^(+) の濃度プロファイルのテール付近、例えば投影飛程+標準偏差に設定してあり、具体的には55nm付近である。
【0028】その後、膜厚が250nmのSiO_(2 )膜22を堆積させ、SiO_(2 )膜22の全面を異方性エッチングすることによって、このSiO_(2 )膜22から成る側壁をタングステンポリサイド層25に形成する。
【0029】次に、図1(d)に示す様に、P^(- )領域21を形成するためのBF_(2) ^(+ )のイオン注入及びその後のF^(+ )のイオン注入でフッ素が多量に導入されたSiO_(2 )膜26を弗酸溶液によるウエットエッチングで除去する。この時、SiO_(2 )膜22も弗酸溶液で膜減りする。
【0030】次に、図1(e)に示す様に、タングステンポリサイド層25及びSiO_(2) 膜12、22をマスクにして、10keVの加速エネルギー及び3×10^(15)cm^(-2)のドーズ量でB^(+) をイオン注入してP^(+ )領域23を形成する。
【0031】この時、タングステンポリサイド層25にも同時にB^(+) がイオン注入されるので、このタングステンポリサイド層25もP^(+) 型になる。その後、1000℃、10秒間の高速アニールで不純物を活性化及び拡散させ、更に従来公知の工程を実行して、このPMOSトランジスタを完成させる。 」
「【0035】図2が、第2実施例を示している。この第2実施例では、図2(b)の工程で堆積させるSiO_(2) 膜26の膜厚が30nmである。また、図2(c)の工程でF^(+) をイオン注入する際の加速エネルギーが10keVでその投影飛程が22nm付近であり、タングステンポリサイド層25に側壁を形成するために堆積させるSiO_(2 )膜22の膜厚が200nmである。
【0036】以上の点を除いて、図2(a)?(d)に示す様に、SiO_(2 )膜26を弗酸溶液によるウエットエッチングで除去するまでは、この第2実施例も上述の第1実施例と実質的に同様の工程を実行する。その後、この第2実施例では、図2(d)に示す様に、SiH_(4 )/O_(2 )を原料ガスとし堆積温度が420℃であるCVD法で、膜厚が30nmのSiO_(2 )膜27を堆積させる。
【0037】次に、図2(e)に示す様に、SiO_(2 )膜27上から、タングステンポリサイド層25及びSiO_(2 )膜12、22をマスクにして、10keVの加速エネルギー及び5×10^(15)cm^(-2)のドーズ量でB^(+ )をイオン注入してP^(+) 領域23を形成する。この時のSiO^(2 )膜27中におけるB^(+) の投影飛程が30nm程度であるので、B^(+ )はSiO_(2) 膜27とSi基板11及びタングステンポリサイド層25との界面近傍に最も多くイオン注入される。
【0038】その後、1000℃、10秒間の高速アニールで不純物を活性化及び拡散させるが、この時、SiO_(2 )膜27からSi基板11及びタングステンポリサイド層25へボロンが固相拡散する。そして、更に従来公知の工程を実行して、このPMOSトランジスタを完成させる。」

(2)したがって、引用刊行物には、以下の発明(以下「刊行物発明」という。)が記載されているものと認められる。

「Si基板11の表面に、タングステンポリサイド層25からなるゲート電極を形成し、SiO_(2 )膜12、26をマスクにして、BF_(2 )^(+) をイオン注入してP^(- )領域21を形成し、堆積温度が420℃であるCVD法で、膜厚が30nmのSiO_(2 )膜27を堆積させ、
前記SiO_(2 )膜27上から、前記タングステンポリサイド層25からなるゲート電極をマスクにして、B^(+ )をSiO_(2) 膜27とSi基板11との界面近傍に最も多くイオン注入して、P^(+) 領域23を形成し、その後、1000℃、10秒間の高速アニールで不純物を活性化及び拡散させ、SiO_(2 )膜27からSi基板11へボロンを固相拡散させ、そして、更に従来公知の工程を実行してPMOSトランジスタを完成させる、MOS型半導体装置の製造方法。」

5.対比
(1)刊行物発明における「Si基板11」、「タングステンポリサイド層25からなるゲート電極」、「SiO_(2 )膜27」、「MOS型半導体装置の製造方法」は、各々本願発明における「半導体基板」、「金属材料を含むゲート電極」、「シリコン酸化膜」、「半導体装置の製造方法」に相当する。

(2)刊行物発明における「堆積温度が420℃であるCVD法」は、「500℃以下の条件のCVD法」であることは明らかである。

(3)刊行物発明の「前記SiO_(2 )膜27上から、前記タングステンポリサイド層25からなるゲート電極をマスクにして、B^(+ )をSiO_(2) 膜27とSi基板11との界面近傍に最も多くイオン注入して、P^(+) 領域23を形成し、その後、1000℃、10秒間の高速アニールで不純物を活性化及び拡散させ、SiO_(2 )膜27からSi基板11へボロンを固相拡散させ」る工程は、本願発明の「上記ゲート電極を注入マスクとして、上記半導体基板のソース領域およびドレイン領域に上記シリコン酸化膜を介してイオン注入することで、高濃度不純物拡散層を形成する工程」に対応しており、両者は、「上記ゲート電極を注入マスクとして、」「上記シリコン酸化膜を介してイオン注入する」工程を経て、「高濃度不純物拡散層を形成する工程」である点で共通する。

(4)以上を勘案すると、本願発明と刊行物発明とは、
「半導体基板上に金属材料を含むゲート電極を形成する工程と、
上記ゲート電極の形成後に、500℃以下の条件のCVD法によって、上記半導体基板上にシリコン酸化膜を形成する工程と、
上記ゲート電極を注入マスクとして、上記シリコン酸化膜を介してイオン注入する工程を経て、高濃度不純物拡散層を形成する工程と
を備えたことを特徴とする半導体装置の製造方法。」
である点で一致し、以下の3点で相違する。

(相違点1)
本願発明では、「シリコン酸化膜」「を形成する工程」が「上記ゲート電極を構成する金属材料が酸化または昇華しない500℃以下の条件のCVD法」によるのに対し、刊行物発明では、単に、「500℃以下の条件のCVD法」による点。

(相違点2)
「シリコン酸化膜」の膜厚が、本願発明では、「50?300Å」であるのに対し、刊行物発明の「SiO_(2 )膜27」の膜厚は、「30nm」である点。

(相違点3)
「高濃度不純物拡散層」を形成するに際して、本願発明では、「上記半導体基板のソース領域およびドレイン領域に上記シリコン酸化膜を介してイオン注入することで」「形成」しているのに対し、刊行物発明では、「前記SiO_(2 )膜27上から、前記タングステンポリサイド層25からなるゲート電極をマスクにして、B^(+ )をSiO_(2) 膜27とSi基板11との界面近傍に最も多くイオン注入して、P^(+) 領域23を形成し、その後、1000℃、10秒間の高速アニールで不純物を活性化及び拡散させ、SiO_(2 )膜27からSi基板11へボロンを固相拡散させ」て形成している点。

6.判断
(1)相違点1について
刊行物発明のゲート電極材料は、「タングステンポリサイド」であり、「SiO_(2 )膜27」の堆積温度である420℃では、当該タングステンポリサイドの上部に形成されているタングステンシリサイドが酸化または昇華しないことは明らかである。
よって、相違点1は、実質的なものでない。

(2)相違点2について
本版発明の「シリコン酸化膜」の膜厚と、刊行物発明の「SiO_(2 )膜27」の膜厚は、300Å(30nm)という点において一致している。そして、本願発明において、「シリコン酸化膜」の膜厚を「50?300Å」とすることの格別の臨界的意義が明らかでなく、そうだとすれば、刊行物発明において、「SiO_(2 )膜27」の膜厚を「50?300Å」とすることは、当業者が必要に応じて適宜設定し得る、単なる設計的事項である。
よって、相違点2は、当業者が容易に想到し得る範囲に含まれる程度のものである。

(3)相違点3について
一般に、イオン注入において、注入されたイオンは、投影飛程、すなわち注入されたイオンの濃度のピークを示す深さ位置を中心に濃度が低くなるような、いわゆる山型の濃度分布を示すことは、当業者にとって、周知の事項である。
ここで、引用発明では、「B^(+ )をSiO_(2) 膜27とSi基板11との界面近傍に最も多くイオン注入して」いることから、注入されたB^(+ )は、SiO_(2) 膜27とSi基板11との界面近傍を中心に山型の分布を有しており、Si基板11の内部にも、当然B^(+ )が注入されているものと考えられる。
してみれば、刊行物発明においても、「B^(+ )を」「イオン注入して、」高濃度不純物拡散層を形成しているものと認められる。
よって、相違点3は、実質的なものでない。

(4)まとめ
以上、検討したとおり、本願発明と刊行物発明との相違点は、いずれも、実質的なものでないか、当業者が、周知技術を勘案することにより容易に想到し得た範囲に含まれる程度のものにすぎず、本願発明は、引用刊行物に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許を受けることができない。

7.むすび
以上のとおりであるから、本願は、他の請求項に係る発明について検討するまでもなく、拒絶されるべきものである。
よって、結論のとおり審決する。
 
審理終結日 2009-11-09 
結審通知日 2009-11-10 
審決日 2009-11-24 
出願番号 特願2002-182776(P2002-182776)
審決分類 P 1 8・ 113- Z (H01L)
P 1 8・ 121- Z (H01L)
最終処分 不成立  
前審関与審査官 河口 雅英  
特許庁審判長 北島 健次
特許庁審判官 小野田 誠
近藤 幸浩
発明の名称 半導体装置の製造方法  
代理人 竹村 壽  

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