• ポートフォリオ機能


ポートフォリオを新規に作成して保存
既存のポートフォリオに追加保存

  • この表をプリントする
PDF PDFをダウンロード
審決分類 審判 査定不服 2項進歩性 特許、登録しない。 H01L
審判 査定不服 5項独立特許用件 特許、登録しない。 H01L
審判 査定不服 4号2号請求項の限定的減縮 特許、登録しない。 H01L
審判 査定不服 特17条の2、3項新規事項追加の補正 特許、登録しない。 H01L
審判 査定不服 特36条6項1、2号及び3号 請求の範囲の記載不備 特許、登録しない。 H01L
審判 査定不服 4項1号請求項の削除 特許、登録しない。 H01L
管理番号 1210881
審判番号 不服2006-27341  
総通号数 123 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2010-03-26 
種別 拒絶査定不服の審決 
審判請求日 2006-12-04 
確定日 2010-01-27 
事件の表示 平成10年特許願第105010号「MOSトランジスタ及びその製造方法」拒絶査定不服審判事件〔平成11年 7月 2日出願公開、特開平11-177083〕について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 1.手続の経緯
本願は、平成10年4月15日(パリ条約による優先権主張1997年11月25日、大韓民国)の出願であって、平成18年8月29日付けで拒絶査定がなされ、それに対して、同年12月4日に拒絶査定に対する審判請求がなされるとともに、同年12月14日付けで手続補正がなされ、その後当審において平成21年3月3日付けで審尋がなされ、同年6月10日付けで回答書が提出されたものである。

2.平成18年12月14日付けの手続補正について
【補正の却下の決定の結論】
平成18年12月14日付けの手続補正を却下する。

【理由】
(1)補正の内容
平成18年12月14日付け手続補正(以下、「本件補正」という。)は、特許請求の範囲および発明の詳細な説明を補正するものであり、特許請求の範囲についての補正は、以下のとおりである。

(補正事項a)補正前の請求項1を、補正後の請求項1の
「【請求項1】 第1導電型不純物を含む半導体基板と、
該半導体基板上に形成されたゲート絶縁膜と、
該ゲート絶縁膜上に形成されたゲート電極と、
該ゲート電極の表面に形成された表面酸化膜と、
前記ゲート電極の側壁に形成された第1スペーサと、
該第1スペーサの側壁に形成された第2スペーサと、
前記ゲート電極両側の前記半導体基板表面部に形成され、前記ゲート電極側から低濃度の第1不純物層、中間濃度の第2不純物層、高濃度の第4不純物層を順に有し、前記低濃度の第1不純物層は第1深さに、前記中間濃度の第2不純物層は、前記第1深さよりも深い第2深さに、前記高濃度の第4不純物層は、前記第2深さより深い第3深さよりも更に深い第4深さに形成される第2導電型不純物層と、
前記第1不純物層と前記第2不純物層のうち中間濃度の前記第2不純物層のみを囲んで第3深さで前記半導体基板内に形成され前記半導体基板の不純物濃度よりも更に高い不純物濃度を有する第1導電型の第3不純物層とを具備し、
前記第1不純物層は、前記ゲート電極のエッジからゲート電極の内側方向に入る幅が70nmを超えない状態で前記ゲート電極とオーバーラップするように形成され、
前記第2不純物層は、ゲート電極側の端部がゲート電極のエッジ部分に位置するように形成され、
前記第4不純物層は、ゲート電極側の端部が前記スペーサの幅内に位置するように形成され、
前記第3不純物層は、前記第1不純物層より深い部分の前記第2不純物層のみを囲むように形成されたことを特徴とするMOSトランジスタ。」
と補正したこと。

(補正事項b)補正前の請求項17ないし19を削除したこと。

(補正事項c)補正前の請求項20を、補正後の請求項17の
「【請求項17】 請求項1に記載されたMOSトランジスタを製造する方法であって、
第1導電型不純物を含む半導体基板上にゲート絶縁膜を形成する段階と、
前記ゲート絶縁膜上にゲート電極を形成する段階と、
前記ゲート電極の表面を酸化させて表面酸化膜を形成する段階と、
前記表面酸化されたゲート電極のエッジに自己整合されるように第2導電型の不純物を前記半導体基板の表面部に傾斜注入して第1深さを有する低濃度の第1不純物層を形成する段階と、
前記表面酸化されたゲート電極の側壁に第1スペーサを形成する段階と、
前記第1スペーサのエッジに自己整合されるように第2導電型不純物を前記半導体基板の表面部に傾斜注入して前記第1深さよりも更に深い第2深さを有する中間濃度の第2不純物層を形成する段階と、
前記第1スペーサのエッジに自己整合されるように第1導電型の不純物を前記半導体基板の表面部に傾斜注入して、前記第1不純物層と前記第2不純物層のうち前記中間濃度の第2不純物層のみを囲むように第3深さに、前記半導体基板の不純物濃度よりも更に高い不純物濃度を有する第3不純物層を形成する段階と、
前記第1スペーサの側壁に第2スペーサを形成する段階と、
前記第2スペーサのエッジに自己整合されるように第2導電型の不純物を前記半導体基板の表面部に注入して前記第3深さよりも更に深い第4深さを有する高濃度の第4不純物層を形成する段階と、
を具備することを特徴とするMOSトランジスタの製造方法。」
と補正したこと。

(2)補正事項の整理
本件補正における補正事項を整理すると、以下のとおりである。

(補正事項a)
(補正事項a-1)
補正前の請求項1に対して、「前記第1不純物層は、前記ゲート電極のエッジからゲート電極の内側方向に入る幅が70nmを超えない状態で前記ゲート電極とオーバーラップするように形成され、」という事項を付加すること。

(補正事項a-2)
補正前の請求項1に対して、「前記第2不純物層は、ゲート電極側の端部がゲート電極のエッジ部分に位置するように形成され、」という事項を付加すること。

(補正事項a-3)
補正前の請求項1に対して、「前記第4不純物層は、ゲート電極側の端部が前記スペーサの幅内に位置するように形成され、」という事項を付加すること。

(補正事項a-4)
補正前の請求項1に対して、「前記第3不純物層は、前記第1不純物層より深い部分の前記第2不純物層のみを囲むように形成された」という事項を付加すること。

(補正事項c)
(補正事項c-1)
補正前の請求項20に対して、「請求項1に記載されたMOSトランジスタを製造する方法であって、」という事項を付加すること。

(3)補正の目的の適否および新規事項の追加の有無についての検討
(3-1)補正事項aについて
(3-1-1)補正事項a-1について
補正事項a-1についての補正は、補正前の請求項1に係る発明の発明特定事項である「第1不純物層」について、「前記第1不純物層は、前記ゲート電極のエッジからゲート電極の内側方向に入る幅が70nmを超えない状態で前記ゲート電極とオーバーラップするように形成され、」と限定的に減縮する事項を付加する補正である。
そして、「前記第1不純物層は、前記ゲート電極のエッジからゲート電極の内側方向に入る幅が70nmを超えない状態で前記ゲート電極とオーバーラップするように形成され、」は、本願の願書に最初に添付した明細書の【発明の詳細な説明】の【0011】段落の「また、LDD領域22は、ゲート電極14のエッジからの側方拡散の幅が70nmを越えない状態でゲート電極14とオーバーラップする。」という記載に基づく補正である。
したがって、補正事項a-1についての補正は、平成14年法律第24号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第3項(以下、「特許法第17条の2第3項」という。)に規定された新規事項の追加禁止の要件を満たしており、平成14年法律第24号改正附則第2条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第4項(以下、「特許法第17条の2第4項」という。)第2号に掲げられた特許請求の範囲の減縮を目的とするものである。

(3-1-2)補正事項a-2について
補正事項a-2についての補正は、補正前の請求項1に係る発明の発明特定事項である「第2不純物層」について、「前記第2不純物層は、ゲート電極側の端部がゲート電極のエッジ部分に位置するように形成され、」と限定的に減縮する事項を付加する補正である。
そして、「前記第2不純物層は、ゲート電極側の端部がゲート電極のエッジ部分に位置するように形成され、」は、本願の願書に最初に添付した明細書の【発明の詳細な説明】の【0011】段落の「更に、MDD領域24は、側方拡散の幅がゲート電極14のエッジの辺りで止まる。」という記載に基づく補正である。
したがって、補正事項a-2についての補正は、特許法第17条の2第3項に規定された新規事項の追加禁止の要件を満たしており、特許法第17条の2第4項第2号に掲げられた特許請求の範囲の減縮を目的とするものである。

(3-1-3)補正事項a-3について
補正事項a-3についての補正は、補正前の請求項1に係る発明の発明特定事項である「第4不純物層」について、「前記第4不純物層は、ゲート電極側の端部が前記スペーサの幅内に位置するように形成され、」と限定的に減縮する事項を付加する補正である。
そして、「前記第4不純物層は、ゲート電極側の端部が前記スペーサの幅内に位置するように形成され、」は、本願の願書に最初に添付した明細書の【発明の詳細な説明】の【0011】段落の「ソース/ドレイン領域28は側方拡散の幅がスペーサ18、20の幅内に止まる。」という記載に基づく補正である。
したがって、補正事項a-3についての補正は、特許法第17条の2第3項に規定された新規事項の追加禁止の要件を満たしており、特許法第17条の2第4項第2号に掲げられた特許請求の範囲の減縮を目的とするものである。

(3-1-4)補正事項a-4について
補正事項a-4についての補正は、補正前の請求項1に係る発明の発明特定事項である「第3不純物層」について、「前記第3不純物層は、前記第1不純物層より深い部分の前記第2不純物層のみを囲むように形成された」と限定的に減縮する事項を付加する補正である。
そして、「前記第3不純物層は、前記第1不純物層より深い部分の前記第2不純物層のみを囲むように形成された」は、本願の願書に最初に添付した明細書の【発明の詳細な説明】の【0011】段落の「更に、P型ポケット26は、側方拡散の幅がLDD領域22を越えない状態でMDD領域24を囲み、」という記載に基づく補正である。
したがって、補正事項a-4についての補正は、特許法第17条の2第3項に規定された新規事項の追加禁止の要件を満たしており、特許法第17条の2第4項第2号に掲げられた特許請求の範囲の減縮を目的とするものである。

(3-2)補正事項cについて
(3-2-1)補正事項c-1について
補正前の請求項20に対して、「請求項1に記載されたMOSトランジスタを製造する方法であって、」と、製造方法の対象となるMOSトランジスタの構成を限定的に減縮する事項を付加する補正である。
したがって、補正事項c-1についての補正は、特許法第17条の2第3項に規定された新規事項の追加禁止の要件を満たしており、特許法第17条の2第4項第2号に掲げられた特許請求の範囲の減縮を目的とするものである。

(4)独立特許要件について
(4-1)検討の前提
上記(3)において検討したとおり、本件補正は、特許法第17条の2第4項第2号に掲げる特許請求の範囲の減縮を目的とするものを含むものであるから、本件補正が、平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第5項(以下、「特許法第17条の2第5項」という。)において準用する同法第126条第5項の規定に適合するか否かについて検討する。

(4-2)補正後の請求項1に係る発明
本件補正による補正後の請求項1に係る発明(以下、「補正後の発明」という。)は、平成18年12月14日付けの手続補正により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項1に記載された事項により特定される上記2.(1)(補正事項a)の補正後の請求項1として記載したとおりのものである。

(4-3)引用刊行物に記載された発明
(4-3-1)刊行物1:特開平5-102185号公報
(4-3-1-1)原査定の拒絶の理由に引用された、本願の優先日前である平成5年4月23日に頒布された刊行物である特開平5-102185号公報(以下「引用刊行物1」という。)には、図1ないし図4とともに、以下の事項が記載されている。

「【0011】図1を参照すると、半導体基板10内に電界効果トランジスタを形成する。Nチャンネルトランジスタを形成するものと仮定すると、基板10はP型にドープされる。基板10内に活性領域を画定するためにフィールド酸化物領域(不図示)を形成した後に、基板10の表面上に薄いゲート酸化物12を成長させる。次いで、装置上に多結晶シリコン層14を付着形成し、それを後にパターン形成して、図1に示した如く、ゲート電極を画定する。当該技術分野において公知の如く、ゲート電極14はその導電性を改善するために高度にドープした多結晶シリコンとすることが可能であり、又は例えばタンタル又はタングステンなどのような耐火性金属でシリサイド化させた多結晶シリコンとすることも可能である。
【0012】ゲート電極14をパターン形成した後に、軽度の(N^(--))注入を行なって第一の軽度にドープしたドレイン領域16を画定する。これに続いてP型ハロー領域18を形成し、該領域をN^(--)の軽度にドープしたドレイン領域16よりも更に深くイオン注入する。
【0013】ハロー領域18は、第一の軽度にドープしたドレイン領域16を形成する場合に使用されるものよりも多少高いドーズで(P^(- ))でP型不純物(Nチャンネルトランジスタの場合)を注入することにより形成する。ハロー領域18を形成することにより、装置のパンチスルー及びV_(T )ロールオフ特性を改善することに貢献する。所望により、N^(--)の軽度にドープしたドレイン領域16を形成する前にハロー領域18の注入を行なうことが可能である。
【0014】図2を参照すると、本装置上に酸化物層20を形成する。この酸化物層20は、好適には、ドープしていないCVD酸化物であり、それは約500乃至1200Åの間の厚さに付着形成される。別の実施態様においては、層20を成長形成することも可能である。酸化物層20の形成に続いて、N型不純物を再度基板20内に注入して第二の(N^(- ))軽度にドープしたドレイン領域22を形成する。この注入は、第一の軽度にドープしたドレイン領域11を形成するために使用されるものよりも一層高い不純物レベルにおいて行なわれる。
【0015】所望により、本プロセスのこの時点において付加的なP^(- )ハロー注入を行なうことが可能である。この様なハロー注入は、第二の(N^(- ))軽度にドープしたドレイン領域22を形成する前か又はその後の何れかにおいて行なうことが可能である。この第二のハロー注入の効果は、ステップが徐々に変化する軽度にドープしたドレイン領域が領域16及び22により形成されたのと同一の態様で、ステップが徐々に変化するハローを与えることである。
【0016】図3を参照すると、装置上に第二酸化物層24が形成されており、これは好適にはCVD酸化物を使用して形成する。酸化物層24は、好適には、約2500乃至3500Åの間の厚さに形成される。
【0017】次に、図4を参照すると、非等方性エッチングを使用して酸化物層12,20,24の一部を除去する。その結果、側壁酸化物スペーサ26が形成され、スペーサ26の各々は酸化物層12,20,24の一部から形成される。この酸化物スペーサ26を形成した後に、高度のN型注入を本装置において行なってソース/ドレイン領域28を形成する。その結果、図4に示した構成が得られる。レベル間酸化物の形成、多結晶シリコン及び金属相互接続層の形成、及びデバイスパッシベーションを包含する後の処理ステップは当該技術において公知の如くに行なうことが可能である。
【0018】当業者にとって明らかな如く、注入領域16,18,22,28のエッジ即ち端部における接合は後の熱サイクル期間中に、図4に示した位置から移動する。しかしながら、それらは、図4に示した相対的な位置関係とほぼ同一の状態を維持する傾向となる。
【0019】上述した種々の領域に対して使用したドーピング濃度は、ユーザの処理の流れと適合性を有するように選択することが可能である。その一例として、好適な濃度は、N^(--)領域に対して約5-7×10^(12)原子数/cm^(3 )とすることが可能であり、N^(- )領域に対しては3×10^(13)原子数/cm^(3 )とすることが可能であり、且つハロー領域に対しては1×10^(13)原子数/cm^(3 )とすることが可能である。これらの濃度は、使用されるプロセス及び製造される装置の条件に適合すべく変化させることが可能である。
【0020】上述した方法は装置のチャンネルに隣接した非常に軽度にドープした部分を具備する軽度にドープしたドレイン領域を形成し、非常に軽度にドープした領域とソース/ドレイン領域との間に中程度にドープした領域が設けられる。従って、後の熱サイクル期間中に軽度にドープしたドレイン領域に対して従来技術において発生する拡散勾配に代えて徐々に変化する即ち傾斜型の軽度にドープしたドレイン領域を近似させるために注入ステップが使用されている。パンチスルーを防止し且つ装置に対するV_(T )ロールオフ特性を改善するために、ステップ傾斜型の軽度にドープしたドレイン領域と共にP型ハローが設けられている。」

(4-3-1-2)上記記載からみて、引用刊行物1には、以下の発明(以下、「刊行物発明」という。)が記載されているものと認められる。
「P型半導体基板10と、
P形半導体基板上に形成されたゲート酸化物12と、
該ゲート酸化物上に形成されたゲート電極14と、
ゲート酸化物12,酸化物層20,第二酸化物層24の一部から形成される側壁酸化物スペーサ26と、
チャンネルに隣接した第一(N^(--))の軽度にドープしたドレイン領域16と、高度(N)にドープされたソース/ドレイン領域28と、当該第一(N^(--))の軽度にドープした領域16と高度(N)にドープされたソース/ドレイン領域28との間に形成された第二(N^(-))の軽度にドープしたドレイン領域22と、
当該第一(N--)の軽度にドープしたドレイン領域16よりも深くイオン注入された P型ハロー領域18とからなるNチャネル電界効果トランジスタ。」

(4-3-2)刊行物2:特開昭63-293979号公報
(4-3-2-1)原査定の拒絶の理由に引用された、本願の優先日前である昭和63年11月30日に頒布された刊行物である特開昭63-293979号公報(以下「引用刊行物2」という。)には、図1及び2とともに、以下の事項が記載されている。

「[従来の技術]
従来のMIS型電界効果トランジスタは、ゲート長が短かくなるにつれ、動作時のドレイン近傍の電界が非常に大きくなりホットキャリアの注入によるデバイス特性劣化が大きな問題となっている。
これを防ぎ、短チャネルでも耐圧を向上させる構造としては種々のものが考えられているが、チャネル長1μmレベルで有力なものに特開昭60-121771号に記載のような、高濃度拡散層をゲートより自己整合的にオフセットさせ、その間に低濃度領域を設けた低濃度ドレイン(LDD,Lightly Doped Drain)構造があげられる。また、このLDD構造も、さらにゲート長が短くなるとソース,ドレイン間のパンチスルー等短チャネル効果が顕著となる。これを防ぐ方法としては、アイー・イー・ディー・エム、テクニカル ダイジェスト、(1985年)第230頁から第233頁(IEDM,Technical Digest PP230?233(1985)において論じられているように低濃度拡散層の周囲に基板より高濃度の基板と同一導電型拡散層領域を形成したものがある。これを第2図に示す。ここで低濃度拡散層7の周囲のパンチスルーストッパ層8を基板がP型の場合には以後P-ポケット層と記す。
[発明が解決しようとする問題点]
上記従来技術は、LDD構造においてはパンチスルーが生じやすいという問題があり、また、P-ポケット層付LDDでは確かにパンチスルーは抑制されるが、従来LDD構造よりホットキャリア等の耐圧が低下してしまう問題があった。
本発明の目的は、ホットキャリア等による耐圧を向上させ、かつ、パンチスルー等の短チャネル効果を抑制したデバイス構造を提供することにある。
また、上記従来技術は、第2図のようなパンチスルーストッパ層付LDDでは確かにパンチスルーは抑えられるが、従来LDD構造よりホットキャリア等の耐圧が低下してしまうという問題があり、また、自己整合的に形成するため、パンチスルーストッパ層がソース,ドレインの両方に形成され、サブスレッショールド特性改善を抑制するという問題があった。
本発明の目的は、ホットキャリア等による耐圧を向上し、かつ、パンチスルー等の短チャネル効果を抑制し、さらに、サブスレッショールド特性の改善効果の大きいデバイス構造を提供することにある。」(第2頁右上欄第4行?同頁右下欄第11行)、
「第2図に示した従来のP-ポケット付LDD構造ではPポケット層8を形成するのに、n型低濃度拡散層7と同様にゲート電極3をマスクとして用いる為、Pポケット層8と低濃度拡散層7は上記ゲート電極3端より拡散形成される。ここで、P-ポケット層は、低濃度拡散層7の下部に達する必要があるため必然的に拡散層深さは、P-ポケット層の方が大きくなる。この為、第2図に示す様に、チャネルとなる基板表面付近をみるとPポケット層の存在により表面濃度が大きくなっている。これは、MOSトランジスタのしきい値電圧を変化させたり、ホットキャリア等に対する耐圧を低下させてしまうことになる。
そこで、第1図に示す如く、P-ポケット層を形成する時の拡散端をゲート電極端から離せば、P-ポケット層の拡散深さが大きくても、ゲート直下のチャネルとなる基板表面部分の濃度が大きくなることはない。」(第3頁左上欄第20行?同頁左上欄第17行)

(4-4)対比
(4-4-1)刊行物発明における「P型半導体基板10」、「ゲート酸化物12」、「ゲート電極14」、「Nチャネル電界効果トランジスタ」は、各々補正後の発明における「第1導電型不純物を含む半導体基板」、「ゲート絶縁膜」、「ゲート電極」、「MOSトランジスタ」に相当する。

(4-4-2)引用刊行物1の「【0014】図2を参照すると、本装置上に酸化物層20を形成する。この酸化物層20は、好適には、ドープしていないCVD酸化物であり、それは約500乃至1200Åの間の厚さに付着形成される。・・・【0016】図3を参照すると、装置上に第二酸化物層24が形成されており、これは好適にはCVD酸化物を使用して形成する。酸化物層24は、好適には、約2500乃至3500Åの間の厚さに形成される。【0017】次に、図4を参照すると、非等方性エッチングを使用して酸化物層12,20,24の一部を除去する。その結果、側壁酸化物スペーサ26が形成され、スペーサ26の各々は酸化物層12,20,24の一部から形成される。・・・」という記載及び図2、3からみて、「一部を除去」された「酸化物層20」は、「ゲート電極14」の側壁に形成されていることは明らかであり、また、「一部を除去」された「第二の酸化物層24」は、当該「一部を除去された酸化物層20」の側壁に形成されていることも明らかであるから、刊行物発明の「一部を除去」された「酸化物層20」及び「一部を除去」された「第二の酸化物層24」は、各々補正後の発明の「第1スペーサ」及び「第2スペーサ」に相当する。

(4-4-3)刊行物発明において、「第一(N^(--))の軽度にドープしたドレイン領域16」、「第二(N^(-))の軽度にドープしたドレイン領域22」、「高度(N)にドープされたソース/ドレイン領域28」は、「ゲート電極14」両側の「P型半導体基板10」の表面上に、「ゲート電極14」側から順に形成されていることは明らかであるから、刊行物発明における「第一(N^(--))の軽度にドープしたドレイン領域16」、「第二(N^(-))の軽度にドープしたドレイン領域22」及び「高度(N)にドープされたソース/ドレイン領域28」は、補正後の発明における「前記ゲート電極側から低濃度の第1不純物層、中間濃度の第2不純物層、高濃度の第4不純物層を順に有」する「第2導電型不純物層」に相当する。

(4-4-4)刊行物発明における「ハロー領域18」は、補正後の発明における「第1導電型の第3不純物層」に相当する。そして、引用刊行物1の「【0013】ハロー領域18は、第一の軽度にドープしたドレイン領域16を形成する場合に使用されるものよりも多少高いドーズで(P^(- ))でP型不純物(Nチャンネルトランジスタの場合)を注入することにより形成する。・・・」という記載からみて、「ハロー領域18」は、「P型半導体基板10」の不純物濃度よりも高いことは明らかである。

(4-4-5)以上を勘案すると、補正後の発明と刊行物発明とは、
「第1導電型不純物を含む半導体基板と、
該半導体基板上に形成されたゲート絶縁膜と、
該ゲート絶縁膜上に形成されたゲート電極と、
前記ゲート電極の側壁に形成された第1スペーサと、
該第1スペーサの側壁に形成された第2スペーサと、
前記ゲート電極両側の前記半導体基板表面部に形成され、前記ゲート電極側から低濃度の第1不純物層、中間濃度の第2不純物層、高濃度の第4不純物層を順に有する第2導電型不純物層と、
前記半導体基板内に形成され前記半導体基板の不純物濃度よりも更に高い不純物濃度を有する第1導電型の第3不純物層とを具備するMOSトランジスタ。」である点で一致し、以下の7点で相違する。

(相違点1)
補正後の発明では、「該ゲート電極の表面に形成された表面酸化膜」を有しているのに対して、刊行物発明では、「ゲート電極14」の表面に表面酸化膜を有していない点。

(相違点2)
補正後の発明では、「前記低濃度の第1不純物層は第1深さに、前記中間濃度の第2不純物層は、前記第1深さよりも深い第2深さに、前記高濃度の第4不純物層は、前記第2深さより深い第3深さよりも更に深い第4深さに形成される」のに対して、刊行物発明では、「第一(N^(--))の軽度にドープしたドレイン領域16」、「第二(N^(-))の軽度にドープしたドレイン領域22」、「高度(N)にドープされたソース/ドレイン領域28」の深さの関係については、何ら特定されていない点。

(相違点3)
補正後の発明では、「第1導電型の第3不純物層」が「前記第1不純物層と前記第2不純物層のうち中間濃度の前記第2不純物層のみを囲んで第3深さ」で形成されているのに対して、刊行物発明では、「ハロー領域18」が、「第二(N^(-))の軽度にドープしたドレイン領域22」のみを囲んでいるのどうかが明らかでない点。

(相違点4)
補正後の発明では、「前記第1不純物層は、前記ゲート電極のエッジからゲート電極の内側方向に入る幅が70nmを超えない状態で前記ゲート電極とオーバーラップするように形成され」ているのに対して、刊行物発明では、「第一(N^(--))の軽度にドープしたドレイン領域16」が「ゲート電極14」とオーバーラップしているのかどうかが明らかでない点。

(相違点5)
補正後の発明では、「前記第2不純物層は、ゲート電極側の端部がゲート電極のエッジ部分に位置するように形成され」ているのに対して、刊行物発明では、「第二(N^(-))の軽度にドープしたドレイン領域22」の「ゲート電極14」側の端部が、当該「ゲート電極14」のエッジ部分に位置しているのかどうかが明らかでない点。

(相違点6)
補正後の発明では、「前記第4不純物層は、ゲート電極側の端部が前記スペーサの幅内に位置するように形成され」ているのに対して、刊行物発明では、「高度(N)にドープされたソース/ドレイン領域28」の「ゲート電極14」側の端部が、「側壁酸化物スペーサ26」の幅内に位置するように形成されているのかどうかが明らかでない点。

(相違点7)
補正後の発明では、「前記第3不純物層は、前記第1不純物層より深い部分の前記第2不純物層のみを囲むように形成され」ているのに対して、刊行物発明では、「ハロー領域18」が、「第一(N^(--))の軽度にドープしたドレイン領域16」より深い部分の「第二(N^(-))の軽度にドープしたドレイン領域22」のみを囲んでいるのどうかが明らかでない点。

(4-5)判断
(4-5-1)相違点1について
ゲート電極の表面に表面酸化膜を形成することは、以下の周知文献1、2に記載されるように従来周知である。

ア.周知文献1:特開昭61-112379号公報には、第6図とともに、「次に800?900℃程度の比較的低温のウエット雰囲気中で酸化を行ない、200?700Å程度の酸化膜11をゲート電極3Bの側面および上面ならびにシリコン基板1の表面に成長させ、プラズマエッチングにより損傷したゲート絶縁膜2を回復させる。」(第4頁右上欄第7?12行)

イ.周知文献2:特開平2-250331号公報には、第1図ないし第3図とともに、「第1図において、P型半導体基板1に12nmのゲート絶縁膜2が形成され、ゲート絶縁膜2上には、N型不純物、たとえばリンがドープされた多結晶シリコン膜と金属シリサイドたとえばWSi_(2)からなるゲート電極3が形成されている。ゲート電極3の表面には酸化シリコン膜4が形成されている。(第2頁右下欄15行?第3頁左上欄第1行)

したがって、刊行物発明において、本願発明のように、「ゲート電極14」の表面に表面酸化膜を形成することは、周知技術に基づいて、当業者が容易になし得たものである
よって、相違点1は、当業者が容易に想到し得る範囲に含まれる程度のものである。

(4-5-2)相違点2について
ゲート電極側から順に形成された低濃度不純物層(LDD)、中間濃度不純物層(MDD)、高濃度不純物層(ソース/ドレイン領域)の深さを、この順に深く形成することは、以下の周知文献1、2に記載されるように従来周知である。

ア.周知文献1:特開昭61-112379号公報には、第1図ないし第3図とともに、「第2図は本発明の一実施例を示す要部断面図である。同図を第1図と対照すると明らかなように、従来N^(-)領域4AおよびN^(+)領域4Bで構成していたソース,ドレイン領域4を、本実施例ではN^(-)領域4C、N^(+)領域4DおよびN^(++)領域4Eの3重構造としている。ここで、N^(-),N^(+)およびN^(++)領域は、それぞれ?10^(12),?10^(13)および?10^(14)個/cm^(3)のオーダの不純物濃度をもつものとし、N^(-)領域4Cはゲート電極3下に埋められているが、N^(+)領域4DおよびN^(++)領域4EはサイドウオールSiO_(2)膜5下にあるように構成する。
上記構成によれば、N^(-)領域4Cの存在によってLDD構造のもつメリットを保持しながら、他方、N^(+)領域4Dの存在によってLDD構造のデメリットを軽減することができる。なお、この場合N^(-)領域4Cのゲート電極3直下への入り込みは、ゲート長の減少を避けるためにできるだけ少なくするように構成する必要がある。
第3図は、本発明の他の実施例を示す要部断面図である。第2図の例がN^(-)領域4C、N^(+)領域4DおよびN^(++)領域4Eをこの順に深く形成しているのに対し、本実施例ではN^(-)領域4CのサイドウオールSiO_(2)膜5に接する部分のみをN+領域4Dとしており、第2図の構造と比べて電界強度をさらに低くできる利点がある。」(第3頁左上欄第12行?同頁右上欄第16行)

イ.周知文献2:特開平2-250331号公報には、第1図ないし第3図とともに、「第1図において、P型半導体基板1に12nmのゲート絶縁膜2が形成され、ゲート絶縁膜2上には、N型不純物、たとえばリンがドープされた多結晶シリコン膜と金属シリサイドたとえばWSi_(2)からなるゲート電極3が形成されている。ゲート電極3の表面には酸化シリコン膜4が形成されている。
また、半導体基板1の表面には、10^(12)?10^(13)/cm^(3)のリンがドープされ深さ0.1μm程度の低濃度のN^(-)型半導体領域5と、5×10^(15)/cm^(3)のヒ素がドープされ深さ0.2μm程度の高濃度のN^(+)型半導体領域6が形成されており、N^(-)型半導体領域5とN^(+)型半導体領域6とによりLDD構造を構成している。N^(-)型半導体領域5は、ゲート電極3と0.1?0.2μm程度の安定な重なりをもって形成されている。」(第2頁右下欄15行?第3頁左上欄第10行)、
「第3図の実施例3においては、N^(-)型半導体領域5とN^(+)型半導体領域6との間に中間濃度のN型半導体領域8が形成されている。N型半導体領域8は10^(13)?10^(14)/cm^(3)のヒ素がドープされ深さ、0.15μm程度に形成されている。」(第3頁左上欄第15?19行)

したがって、刊行物発明において、本願発明のように、「第一(N^(--))の軽度にドープしたドレイン領域16」は第1深さに、「第二(N^(-))の軽度にドープしたドレイン領域22」は、前記第1深さよりも深い第2深さに、「高度(N)にドープされたソース/ドレイン領域28」は、前記第2深さより深い第3深さよりも更に深い第4深さに形成することは、周知技術に基づいて、当業者が容易になし得たものである
よって、相違点2は、当業者が容易に想到し得る範囲に含まれる程度のものである。

(4-5-3)相違点3及び相違点7について
引用刊行物2には、「第2図に示した従来のP-ポケット付LDD構造ではPポケット層8を形成するのに、n型低濃度拡散層7と同様にゲート電極3をマスクとして用いる為、Pポケット層8と低濃度拡散層7は上記ゲート電極3端より拡散形成される。ここで、P-ポケット層は、低濃度拡散層7の下部に達する必要があるため必然的に拡散層深さは、P-ポケット層の方が大きくなる。この為、第2図に示す様に、チャネルとなる基板表面付近をみるとPポケット層の存在により表面濃度が大きくなっている。これは、MOSトランジスタのしきい値電圧を変化させたり、ホットキャリア等に対する耐圧を低下させてしまうことになる。そこで、第1図に示す如く、P-ポケット層を形成する時の拡散端をゲート電極端から離せば、P-ポケット層の拡散深さが大きくても、ゲート直下のチャネルとなる基板表面部分の濃度が大きくなることはない。」(第3頁左上欄第20行?同頁右上欄第17行)と記載されているように、低濃度拡散層7の下部に形成されたP-ポケット層8がチャネルとなる基板表面付近にまで延在しないように、すなわち、P-ポケット層が低濃度拡散層7を囲まないように形成することにより、MOSトランジスタのしきい値電圧を変化することを防止する技術が記載されているものと認められる。
したがって、刊行物発明に対して、引用刊行物2に記載された技術を適用して、本願発明のように、「ハロー領域18」が、「第一(N^(--))の軽度にドープしたドレイン領域16」を囲まないように、すなわち、「第一(N^(--))の軽度にドープしたドレイン領域16」より深い部分の「第二(N^(-))の軽度にドープしたドレイン領域22」のみを囲むようにすることは、周知技術に基づいて、当業者が容易になし得たものである。
よって、相違点3及び相違点7は、当業者が容易に想到し得る範囲に含まれる程度のものである。

(4-5-4)相違点4について
LDDをゲート電極とオーバーラップさせることは、以下の周知文献1、3に記載されるように従来周知である。

ア.周知文献1:特開昭61-112379号公報には、第1図、第2図とともに、「第2図は本発明の一実施例を示す要部断面図である。同図を第1図と対照すると明らかなように、従来N^(-)領域4AおよびN^(+)領域4Bで構成していたソース,ドレイン領域4を、本実施例ではN^(-)領域4C、N^(+)領域4DおよびN^(++)領域4Eの3重構造としている。ここで、N^(-),N^(+)およびN^(++)領域は、それぞれ?10^(12),?10^(13)および?10^(14)個/cm^(3)のオーダの不純物濃度をもつものとし、N^(-)領域4Cはゲート電極3下に埋められているが、N^(+)領域4DおよびN^(++)領域4EはサイドウオールSiO_(2)膜5下にあるように構成する。
上記構成によれば、N^(-)領域4Cの存在によってLDD構造のもつメリットを保持しながら、他方、N^(+)領域4Dの存在によってLDD構造のデメリットを軽減することができる。なお、この場合N^(-)領域4Cのゲート電極3直下への入り込みは、ゲート長の減少を避けるためにできるだけ少なくするように構成する必要がある。」(第3頁左上欄第12行?同頁右上欄第9行)

イ.周知文献3:特開平3-99441号公報には、第1図とともに、「このような上記実施例においては、第1図に示すように、N型中濃度領域6とN型低濃度領域7との境界がゲート電極5の下部にではなく、ゲート電極5の端にあるため、サイドウオール下の寄生抵抗を低減できるともに、ドレイン(ソース)に正の電圧、ゲートに負の電圧を与えた場合でも価電子帯から伝導体へのキャリアのトンネリングを抑制でき、絶縁膜と半導体界面近傍でのトンネル性リーク電流の発生を低減することができる。
なお、上記実施例では特に強調しなかったが、N型低濃度領域7がゲート電極5の下部に形成されるため、このMIS型トランジスタはゲートとN型低濃度領域がオーバーラップした構造となり、高い電流駆動能力と高いホットキャリア信頼性とを同時に有するトランジスタ構造が得られる。」(第4頁左上欄第10行?同頁右上欄第4行)

ここで、補正後の発明において、「前記第1不純物層」を、「前記ゲート電極のエッジからゲート電極の内側方向に入る幅が70nmを超えない状態で前記ゲート電極とオーバーラップするように形成」することについて、「70nmを越えない」ことの臨界的意義が明らかでなく、そうだとすれば、刊行物発明において、「第一(N^(--))の軽度にドープしたドレイン領域16」を「ゲート電極14」とオーバーラップするように形成することは、周知技術に基づいて、当業者が容易になし得たことであり、その際、「ゲート電極14」のエッジから「ゲート電極14」の内側方向に入る幅を「70nmを越えない状態」で「ゲート電極14」とオーバーラップさせることは、当業者が必要に応じて適宜設定し得る、単なる設計的事項である。
よって、相違点4は、当業者が容易に想到し得る範囲に含まれる程度のものである。

(4-5-5)相違点5について
MDDのゲート電極側の端部を、ゲート電極のエッジ部分に位置するように形成することは、以下の周知文献1、3に記載されるように従来周知である。

ア.周知文献1:特開昭61-112379号公報には、第1図、第2図とともに、「第2図は本発明の一実施例を示す要部断面図である。同図を第1図と対照すると明らかなように、従来N^(-)領域4AおよびN^(+)領域4Bで構成していたソース,ドレイン領域4を、本実施例ではN^(-)領域4C、N^(+)領域4DおよびN^(++)領域4Eの3重構造としている。ここで、N^(-),N^(+)およびN^(++)領域は、それぞれ?10^(12),?10^(13)および?10^(14)個/cm^(3)のオーダの不純物濃度をもつものとし、N^(-)領域4Cはゲート電極3下に埋められているが、N^(+)領域4DおよびN^(++)領域4EはサイドウオールSiO_(2)膜5下にあるように構成する。
上記構成によれば、N^(-)領域4Cの存在によってLDD構造のもつメリットを保持しながら、他方、N^(+)領域4Dの存在によってLDD構造のデメリットを軽減することができる。なお、この場合N^(-)領域4Cのゲート電極3直下への入り込みは、ゲート長の減少を避けるためにできるだけ少なくするように構成する必要がある。」(第3頁左上欄第12行?同頁右上欄第9行)

イ.周知文献3:特開平3-99441号公報には、第1図とともに、「このような上記実施例においては、第1図に示すように、N型中濃度領域6とN型低濃度領域7との境界がゲート電極5の下部にではなく、ゲート電極5の端にあるため、サイドウオール下の寄生抵抗を低減できるともに、ドレイン(ソース)に正の電圧、ゲートに負の電圧を与えた場合でも価電子帯から伝導体へのキャリアのトンネリングを抑制でき、絶縁膜と半導体界面近傍でのトンネル性リーク電流の発生を低減することができる。
なお、上記実施例では特に強調しなかったが、N型低濃度領域7がゲート電極5の下部に形成されるため、このMIS型トランジスタはゲートとN型低濃度領域がオーバーラップした構造となり、高い電流駆動能力と高いホットキャリア信頼性とを同時に有するトランジスタ構造が得られる。」(第4頁左上欄第10行?同頁右上欄第4行)

したがって、刊行物発明において、本願発明のように、「第二(N^(-))の軽度にドープしたドレイン領域22」の「ゲート電極14」側の端部が、「ゲート電極14」のエッジ部分に位置するように形成することは、周知技術に基づいて、当業者が容易になし得たものである。
よって、相違点5は、当業者が容易に想到し得る範囲に含まれる程度のものである。

(4-5-6)相違点6について
高度にドープされたソース/ドレイン領域のゲート電極側の端部をゲート電極側壁に形成されたスペーサの幅内に位置するように形成することは、以下の周知文献1に記載されるように従来周知である。

ア.周知文献1:特開昭61-112379号公報には、第1図、第2図、第6図とともに、「第2図は本発明の一実施例を示す要部断面図である。同図を第1図と対照すると明らかなように、従来N^(-)領域4AおよびN^(+)領域4Bで構成していたソース,ドレイン領域4を、本実施例ではN^(-)領域4C、N^(+)領域4DおよびN^(++)領域4Eの3重構造としている。ここで、N^(-),N^(+)およびN^(++)領域は、それぞれ?10^(12),?10^(13)および?10^(14)個/cm^(3)のオーダの不純物濃度をもつものとし、N^(-)領域4Cはゲート電極3下に埋められているが、N^(+)領域4DおよびN^(++)領域4EはサイドウオールSiO_(2)膜5下にあるように構成する。
上記構成によれば、N^(-)領域4Cの存在によってLDD構造のもつメリットを保持しながら、他方、N^(+)領域4Dの存在によってLDD構造のデメリットを軽減することができる。なお、この場合N^(-)領域4Cのゲート電極3直下への入り込みは、ゲート長の減少を避けるためにできるだけ少なくするように構成する必要がある。」(第3頁左上欄第12行?同頁右上欄第9行)、
「またN^(++)層4E´の側面はサイドウオールSiO_(2)膜5のやや内側に入り込んだ位置まで拡散させる。(第6図(d))」(第4頁左下欄第12?14行)

したがって、刊行物発明において、本願発明のように、「高度(N)にドープされたソース/ドレイン領域28」の「ゲート電極14」側の端部を、「側壁酸化物スペーサ26」の幅内に位置するように形成することは、周知技術に基づいて、当業者が容易になし得たものである。
よって、相違点6は、当業者が容易に想到し得る範囲に含まれる程度のものである。

(4-6)独立特許要件についてのまとめ
以上、検討したとおり、補正後の発明と刊行物発明との相違点は、いずれも、当業者が、刊行物2に記載された公知技術及び周知技術を勘案することにより容易に想到し得た範囲に含まれる程度のものにすぎず、補正後の発明は、刊行物1及び2に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許出願の際独立して特許を受けることができない。
したがって、本件補正は、補正後の発明が、特許法第29条第2項の規定により特許出願の際独立して特許を受けることができないものであるから、特許法第17条の2第5項において準用する同法第126条第5項の規定に適合しないものである。

(5)補正の却下についてのむすび
本件補正は、平成14年法律第24号改正附則第2条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第4項第2号に掲げる特許請求の範囲の減縮を目的とするものに該当するが、本件補正は、平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前特許法第17条の2第5項において準用する同法第126条第5項の規定に適合しないので、同法第159条第1項において読み替えて準用する同法第53条第1項の規定により却下すべきものである。

3.本願発明
平成18年12月14日付けの手続補正は上記のとおり却下されたので、本願の請求項1ないし24に係る発明は、平成18年8月11日付けの手続補正により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項1ないし24に記載された事項により特定されるとおりのものであって、そのうちの、請求項1に係る発明(以下、「本願発明」という。)は、その請求項1に記載された事項により特定される以下のとおりのものである。

「【請求項1】 第1導電型不純物を含む半導体基板と、
該半導体基板上に形成されたゲート絶縁膜と、
該ゲート絶縁膜上に形成されたゲート電極と、
該ゲート電極の表面に形成された表面酸化膜と、
前記ゲート電極の側壁に形成された第1スペーサと、
該第1スペーサの側壁に形成された第2スペーサと、
前記ゲート電極両側の前記半導体基板表面部に形成され、前記ゲート電極側から低濃度の第1不純物層、中間濃度の第2不純物層、高濃度の第4不純物層を順に有し、前記低濃度の第1不純物層は第1深さに、前記中間濃度の第2不純物層は、前記第1深さよりも深い第2深さに、前記高濃度の第4不純物層は、前記第2深さより深い第3深さよりも更に深い第4深さに形成される第2導電型不純物層と、
前記第1不純物層と前記第2不純物層のうち中間濃度の前記第2不純物層のみを囲んで第3深さで前記半導体基板内に形成され前記半導体基板の不純物濃度よりも更に高い不純物濃度を有する第1導電型の第3不純物層と、
を具備することを特徴とするMOSトランジスタ。」

4.引用刊行物に記載された発明
これに対して、原査定の拒絶の理由に引用された引用刊行物には、上において検討したとおり、上記2.(4-3-1-1)及び(4-3-2-1)に記載したとおりの事項、及び上記2.(4-3-1-2)に記載したとおりの発明が記載されているものと認められる。

5.判断
上記2.(3)において検討したとおり、補正後の発明は、本願発明を限定的に減縮したものであるところ、上記2.(4)において検討したように、補正後の発明が、刊行物1及び2に記載された発明に基づいて、当業者が容易に発明することができたものである以上、本願発明も、当然に刊行物1及び2に記載された発明に基づいて当業者が容易に発明をすることができたものであるものと認められ、特許法第29条第2項の規定により特許を受けることができない。

6.むすび
以上のとおりであるから、本願は、他の請求項に係る発明について検討するまでもなく、拒絶されるべきものである。
よって、結論のとおり審決する。
 
審理終結日 2009-08-20 
結審通知日 2009-08-25 
審決日 2009-09-07 
出願番号 特願平10-105010
審決分類 P 1 8・ 537- Z (H01L)
P 1 8・ 575- Z (H01L)
P 1 8・ 571- Z (H01L)
P 1 8・ 561- Z (H01L)
P 1 8・ 121- Z (H01L)
P 1 8・ 572- Z (H01L)
最終処分 不成立  
前審関与審査官 松嶋 秀忠  
特許庁審判長 北島 健次
特許庁審判官 近藤 幸浩
小野田 誠
発明の名称 MOSトランジスタ及びその製造方法  
代理人 萩原 誠  

プライバシーポリシー   セキュリティーポリシー   運営会社概要   サービスに関しての問い合わせ