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審決分類 審判 査定不服 5項独立特許用件 特許、登録しない(前置又は当審拒絶理由) G09G
審判 査定不服 2項進歩性 特許、登録しない(前置又は当審拒絶理由) G09G
管理番号 1223686
審判番号 不服2008-9578  
総通号数 131 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2010-11-26 
種別 拒絶査定不服の審決 
審判請求日 2008-04-17 
確定日 2010-09-16 
事件の表示 平成11年特許願第319007号「液晶表示装置」拒絶査定不服審判事件〔平成13年 5月18日出願公開、特開2001-134245〕について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 第1 手続の経緯
この出願は、平成11年11月10日の特許出願であって、平成20年3月7日付け(送達日:平成20年3月18日)で拒絶査定がされたのに対して、平成20年4月17日に拒絶査定不服審判の請求がされるとともに、平成20年5月16日付けで手続補正がされたものである。
その後、当審において、平成22年1月14日付けで最初の拒絶理由を通知した後、平成22年3月17日付けで手続補正がされ、平成22年4月9日付けで最後の拒絶理由(以下「当審拒絶理由」という。)を通知したところ、平成22年6月10日付けで手続補正(以下「本件補正」という。)がされた。

第2 本件補正についての補正の却下の決定

[補正の却下の決定の結論]
本件補正を却下する。

[理由]
1 本件補正の内容
本件補正は、特許請求の範囲を次のように補正するものである。

(本件補正前、即ち、平成22年3月17日付け手続補正により補正されたもの)
「 【請求項1】 基板上に複数行のゲート線と複数列の信号線とをマトリックス状に配線し、これらの各交点に画素を配置してなる表示領域と、
前記信号線のうち隣り合う信号線に逆極性の画素信号を出力すると共に、これらの信号線に出力する画素信号の極性を1水平走査期間毎に反転させる水平駆動回路と、
前記信号線のうちの互いに隣会う複数本を1ブロックとし、前記水平駆動回路から1水平走査期間に出力される時系列の画素信号を当該1ブロック内の各信号線に時分割駆動で順次供給するセレクタスイッチとを備えた液晶表示装置において、
前記ゲート線に印加されるゲート電位を全てオフの状態とした1水平走査期間のブランキング期間中に、前記信号線のうち逆極性の画素信号が印加された後でかつ前記セレクタスイッチによって前記水平駆動回路との接続がオフとなった状態の信号線をショートさせるためのリセットスイッチを前記基板上に設けると共に、
前記リセットスイッチとして多結晶シリコンを用いた薄膜トランジスタからなるCMOS構成のスイッチを用いており、
前記リセットスイッチの入力端と出力端は、前記セレクタスイッチで時分割駆動される前記互いに隣会う複数本の信号線のうち、逆極性の画素信号が印加される2本の信号線間に電気的に接続されており、
前記リセットスイッチの制御入力端は、前記互いに隣会う複数本の信号線と交差する方向に沿って配線された制御線と電気的に接続されている
ことを特徴とする液晶表示装置。
【請求項2】 前記リセットスイッチは、前記水平駆動回路の出力端子側に設けたことを特徴とする請求項1記載の液晶表示装置。
【請求項3】 前記リセットスイッチは、前記信号線のうちの隣合う信号線をショートさせる
ことを特徴とする請求項1記載の液晶表示装置。
【請求項4】 前記リセットスイッチは、同色の画素信号が印加される信号線の中で最も近い2本の信号線をショートさせる
ことを特徴とする請求項1記載の液晶表示装置。」

(本件補正後)
「 【請求項1】 基板上に複数行のゲート線と複数列の信号線とをマトリックス状に配線し、これらの各交点に画素を配置してなる表示領域と、
前記信号線のうち隣り合う信号線に逆極性の画素信号を出力すると共に、これらの信号線に出力する画素信号の極性を1水平走査期間毎に反転させる水平駆動回路と、
前記信号線のうちの互いに隣会う複数本を1ブロックとし、前記水平駆動回路から1水平走査期間に出力される時系列の画素信号を当該1ブロック内の各信号線に時分割駆動で順次供給するセレクタスイッチとを備え、
前記信号線をショートさせるためのリセットスイッチを前記基板上に設けると共に、
前記リセットスイッチとして多結晶シリコンを用いた薄膜トランジスタからなるCMOS構成のスイッチを用い、
前記リセットスイッチの入力端と出力端は、前記セレクタスイッチで時分割駆動される前記互いに隣会う複数本の信号線のうち、逆極性の画素信号が印加される2本の信号線間に、当該逆極性の画素信号が印加される2本の信号線を電気的にショートしかつ他の信号線とは電気的にショートしないように接続されており、
前記リセットスイッチの制御入力端は、前記互いに隣会う複数本の信号線と交差する方向に沿って配線された制御線と電気的に接続されており、
1水平走査期間内において選択されたゲート線にゲート電位が印加されている間に、前記セレクタスイッチを順次オンとし、かつ、各セレクタスイッチに接続された信号線には順次逆極性の画素信号を印加し、
その後の前記ゲート線に印加されるゲート電位を全てオフの状態とした1水平走査期間のブランキング期間中に、前記信号線のうち逆極性の画素信号が印加された後でかつ前記セレクタスイッチによって前記水平駆動回路との接続がオフとなった状態の前記逆極性の画素信号が印加される2本の信号線を前記リセットスイッチでショートし、
次の1水平走査期間では、前記リセットスイッチによる前記信号線のショートを解除して前記信号線に対して逆極性の画素信号を印加する液晶表示装置。
【請求項2】 前記リセットスイッチは、前記水平駆動回路の出力端子側に設けた請求項1記載の液晶表示装置。
【請求項3】 前記リセットスイッチは、前記信号線のうちの隣合う信号線をショートさせる請求項1記載の液晶表示装置。
【請求項4】 前記リセットスイッチは、同色の画素信号が印加される信号線の中で最も近い2本の信号線をショートさせる請求項1記載の液晶表示装置。」
(下線は、補正箇所を明示するために請求人が付したものである。)

2 本件補正の適否
(1)本件補正の目的
本件補正で特許請求の範囲についてする補正のうち、請求項1を対象とする補正は、実質的に以下の事項からなるものである。
ア 本件補正前の請求項1に記載した発明特定事項であるリセットスイッチの入力端と出力端の接続について、「逆極性の画素信号が印加される2本の信号線を電気的にショートしかつ他の信号線とは電気的にショートしないように」接続されていると限定する事項。
イ 本件補正前の請求項1に記載した発明特定事項であるゲート線、セレクタスイッチ及び信号線の動作について、ブランキング期間の前に、「1水平走査期間内において選択されたゲート線にゲート電位が印加されている間に、セレクタスイッチを順次オンとし、かつ、各セレクタスイッチに接続された信号線には順次逆極性の画素信号を印加し」と限定する事項。
ウ 本件補正前の請求項1に記載した発明特定事項であるブランキング期間中にリセットスイッチでショートする信号線について、「逆極性の画素信号が印加される2本の信号線」と限定する事項。
エ 本件補正前の請求項1に記載した発明特定事項であるセレクタスイッチ及び信号線の動作について、ブランキング期間の後に「次の1水平走査期間では、リセットスイッチによる信号線のショートを解除して前記信号線に対して逆極性の画素信号を印加する」と限定する事項。

そして、上記のア?エの事項はいずれも、特許請求の範囲の減縮を目的とするものである。

したがって、本件補正で特許請求の範囲についてする補正のうち、請求項1を対象とする補正は、平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第4項第2号に規定される特許請求の範囲の減縮を目的とする補正に該当する。そこで、本件補正後の請求項1に係る発明が、特許出願の際独立して特許を受けることができるものであるか否かについて検討する。

(2)独立特許要件
ア 本願補正発明
本件補正後の請求項1に係る発明(以下「本願補正発明」という。)は、本件補正により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項1に記載された事項により特定される次のとおりのものと認める。

「 基板上に複数行のゲート線と複数列の信号線とをマトリックス状に配線し、これらの各交点に画素を配置してなる表示領域と、
前記信号線のうち隣り合う信号線に逆極性の画素信号を出力すると共に、これらの信号線に出力する画素信号の極性を1水平走査期間毎に反転させる水平駆動回路と、
前記信号線のうちの互いに隣会う複数本を1ブロックとし、前記水平駆動回路から1水平走査期間に出力される時系列の画素信号を当該1ブロック内の各信号線に時分割駆動で順次供給するセレクタスイッチとを備え、
前記信号線をショートさせるためのリセットスイッチを前記基板上に設けると共に、
前記リセットスイッチとして多結晶シリコンを用いた薄膜トランジスタからなるCMOS構成のスイッチを用い、
前記リセットスイッチの入力端と出力端は、前記セレクタスイッチで時分割駆動される前記互いに隣会う複数本の信号線のうち、逆極性の画素信号が印加される2本の信号線間に、当該逆極性の画素信号が印加される2本の信号線を電気的にショートしかつ他の信号線とは電気的にショートしないように接続されており、
前記リセットスイッチの制御入力端は、前記互いに隣会う複数本の信号線と交差する方向に沿って配線された制御線と電気的に接続されており、
1水平走査期間内において選択されたゲート線にゲート電位が印加されている間に、前記セレクタスイッチを順次オンとし、かつ、各セレクタスイッチに接続された信号線には順次逆極性の画素信号を印加し、
その後の前記ゲート線に印加されるゲート電位を全てオフの状態とした1水平走査期間のブランキング期間中に、前記信号線のうち逆極性の画素信号が印加された後でかつ前記セレクタスイッチによって前記水平駆動回路との接続がオフとなった状態の前記逆極性の画素信号が印加される2本の信号線を前記リセットスイッチでショートし、
次の1水平走査期間では、前記リセットスイッチによる前記信号線のショートを解除して前記信号線に対して逆極性の画素信号を印加する液晶表示装置。」

イ 引用文献に記載された発明
当審拒絶理由通知で引用され、この出願の出願前に頒布された刊行物である特開平9-243998号公報(以下「引用文献1」という。)には、以下の事項が図面とともに記載されている。

<記載事項1>
「【0001】
【発明の属する技術分野】本発明は表示装置に係り、特にアクティブマトリクス型の液晶表示装置の駆動回路に関する。」

<記載事項2>
「【0002】
【従来の技術】薄型、軽量、低消費電力で高画質な表示装置として、TFT(薄膜トランジスタ)を用いた液晶表示装置(TFT-LCD)が、パーソナル・コンピュータ、TV、ゲーム機等に幅広く使用されている。TFT-LCDは、通常、画素が配設されたアレイ基板とカラーフィルタが形成された対向基板とから構成される液晶セルに液晶材料を封入し、これら両基板の外部側に偏光板を配置して背面側から照明を照射する構成となっている。
【0003】図6は、アレイ基板の概略構成図である。各画素509には、信号サンプリング用のTFT501、電圧保持用の補助容量CS 502等が配設されている。
【0004】図7は、液晶表示装置の画素部の断面構造を模式的に表した説明図である。対向基板は、ガラス基板601上に形成されたカラーフィルタ602及びブラックマトリクス603と、これらの上に順次形成された保護膜604、対向電極605、配向膜606等から構成されている。一方、アレイ基板は、ガラス基板610上に形成されたTFT及び画素、これらを覆うように順次形成された保護膜615、配向膜616等から形成されている。TFTは、ゲート電極611、ゲート絶縁膜612、アモルファスシリコン613、ソース電極617、ドレイン電極618等から構成されている。また、画素は、ゲート絶縁膜612上に形成された画素電極614により構成される。液晶セルは、対向基板上の配向膜606とアレイ基板上の配向膜616とが相互に対向するように2枚の基板を対向させ、基板間に液晶層607が挟持された構成となっている。」

<記載事項3>
「【0009】さらに、画質劣化を防止する駆動方法として、1走査線上の1画素ごと、又は複数走査線上の複数画素ごとに、極性を反転させ、1画素ごと又は複数画素ごとに極性の正負を順次変化させる方法がある。即ち、1画素ごとの反転の場合、あるフレームにおけるデータ書込みの際、ある走査線上のある画素には正極性の電圧が、当該画素に隣接する画素には負極性の電圧が印加され、当該走査線に隣接する走査線上の各画素には、隣接する当該走査線上の各画素と逆極性の電圧が印加させるようにし、その次のフレームにおけるデータ書込みの際の電圧印加は、各画素への印加電圧の極性が直前のフレームにおける印加電圧の極性と逆極性となるように行う。この場合も、対向電極の電位は一定に保持される。この駆動方法をここでは「HV反転駆動」と称することとする。このHV反転駆動では、正極性、負極性の画素が画面上において最小ピッチで配置され、フレームごとに各画素の極性を順次切り換えることにより交流駆動することができ、正極性・負極性のデータの差が平均化されて見えるため、フリッカ、ラインクロール等の画質劣化が最も少ない。」

<記載事項4>
「【0010】
【発明が解決しようとする課題】しかしながら、HV反転駆動は、上記3つの駆動方法のうち画質劣化が最小である反面、各信号線の電位の正負を1走査期間ごとに切り換える必要があり、信号線を充放電するための消費電力が最も大きいという問題点がある。また、Vライン反転駆動も、Hライン反転駆動と並び、HV反転駆動に次いで消費電力が大きい。
【0011】本発明は上記問題点に鑑みてなされたもので、その目的は、画質劣化が最小のHV反転駆動、又はHV反転駆動に次いで画質劣化の小さいVライン反転駆動を採用した高品質表示で、かつ、消費電力が小さい表示装置、特にアクティブマトリクス型の液晶表示装置を提供することである。」

<記載事項5>
「【0019】
【発明の実施の形態】以下、本発明に係る表示装置の実施の形態について、図面を参照しながら説明する。
【0020】本発明に係る表示装置では、HV反転駆動において、ある走査線期間、各信号線に対し1信号線おきに交互に正極性・負極性の書込みデータ信号を印加して各画素に書込みを行い、その次の走査線に接続された画素に書込みを行う前に、相互に隣接する信号線同士又はすべての信号線を短絡し、その後、各信号線に対し1信号線おきに交互に正極性・負極性の書込みデータ信号を印加してその次の走査線に接続された画素に書込みを行う。このように断続する書込み動作間において、相互に隣接する信号線同士又はすべての信号線間を短絡しながら順次各画素に書込みを行うことに本発明に係る表示装置の特徴がある。また、Vライン反転駆動においても同様に、断続する書込み動作間において、相互に隣接する信号線同士又はすべての信号線間を短絡しながら順次各画素に書込みを行う。
【0021】従って、各信号線の電位は、正(負)電位、中間電位、負(正)電位、中間電位、...というパターンを繰り返す。
【0022】通常の画像データにおいては、相互に隣接する画素データ同士の相関性が高いため、相互に隣接する信号線同士を短絡することにより、双方の信号線電位は中間電位となる。信号線同士を短絡するのみであるから信号線駆動回路からの電力供給は不要であり、信号線駆動回路は各信号線電位を正(負)電位から負(正)電位へ変位させるのではなく、中間電位から負(正)電位へ変位させるのみで足りるため、消費電力は半減されることとなる。」

<記載事項6>
「【0023】図1は、本発明の第1の実施の形態に係る表示装置の回路構成図である。表示装置(ここでは、液晶表示装置とする。)は、画素部1-1と、ゲート線駆動回路1-2と、信号線駆動回路1-3とから構成されている。
【0024】画素部1-1には、ゲート線駆動回路1-2に接続されたゲート線G1,G2,...,Gnと、信号線駆動回路1-3に接続された信号線S1,S2,S3,...,Smと、これらのゲート線及び信号線にそれぞれ接続されたTFT1-11-1,1-11-2,...と、各TFTにより駆動される画素1-10-1,1-10-2,...とが配設されている。各画素は、補助容量及び液晶容量1-12-1,1-12-2,...を有している。また、信号線駆動回路1-3には、画像データを順次転送するシフトレジスタ1-6と、シフトレジスタ1-6にそれぞれ接続され、ディジタルデータをアナログ信号に変換するD/A変換器1-4-1,1-4-2,...,1-4-mと、各D/A変換器に接続され、信号線をS1,S2,S3,...,Smを駆動するアンプ1-5-1,1-5-2,...,1-5-mと、相互に隣接する信号線同士S1とS2、S3とS4、...をそれぞれ短絡するスイッチ1-7-1,1-7-2,...とが配設されている。各D/A変換器1-4-1,1-4-2,...,1-4-mはSW1信号により、アンプ1-5-1,1-5-2,...,1-5-mはINH信号により、スイッチ1-7-1,1-7-2,...はSW2信号により、それぞれ制御される。」

<記載事項7>
「【0025】図2は、本発明の第1の実施の形態に係る表示装置の各制御信号のタイミングチャートである。図2に基づき、第1の実施の形態に係る表示装置における信号線駆動回路の回路動作について説明する。
【0026】ある走査線期間における第nの走査線Gnの駆動時に、信号線S1には負極性の電位-V1が、信号線S2には正極性の電位+V4が与えられていたとする。次の走査線期間に入ると、時刻t0において、SW2信号、INH信号はともにHIGHレベルとなり、スイッチ1-7-1,1-7-2,...はすべて接続され、アンプ1-5-1,1-5-2,...はすべてハイインピーダンスとなる。各スイッチの接続により、信号線S1とS2とが短絡され、信号線S1及びS2の電位は(-V1+V4)となる。一方、第1の走査線G1への各信号線S1,S2,...の画像データは、D/A変換器1-4-1,1-4-2,...でアナログ信号に変換され、アナログ信号はアンプ1-5-1,1-5-2,...に供給される。
【0027】その後、時刻t1において、SW2信号、INH信号は、ともにLOWレベルとなり、スイッチ1-7-1,1-7-2,...はすべて開放され、アンプ1-5-1,1-5-2,...のハイインピーダンスはすべて解除され、各アンプに供給されたアナログ信号は各信号線S1,S2,...に供給される。このとき、第1の走査線G1の制御信号G1はHIGHレベルとなっているため、第1の走査線G1に接続されたTFT1-11-1,1-11-2,...はオンとなっており、第1の走査線G1に接続された各画素1-10-1,1-10-2,...の補助容量及び液晶容量1-12-1,1-12-2,...にアナログ信号の書込みが行われる。信号線S1,S2に供給されたアナログ信号の電位がそれぞれ+V2,-V3であったとすると、画素1-10-1,1-10-2にはそれぞれ電位+V2,-V3のアナログ信号の書込みが行われる。
【0028】時刻t2から次の走査線期間となり、時刻t2において、SW2信号、INH信号はともにHIGHレベルとなり、スイッチ1-7-1,1-7-2,...はすべて接続され、アンプ1-5-1,1-5-2,...はすべてハイインピーダンスとなる。各スイッチの接続により、信号線S1とS2とが短絡され、信号線S1及びS2の電位は(+V2-V3)となる。一方、第2の走査線G2への各信号線S1,S2,...の画像データは、D/A変換器1-4-1,1-4-2,...でアナログ信号に変換され、アナログ信号はアンプ1-5-1,1-5-2,...に供給される。
【0029】その後、時刻t3において、SW2信号、INH信号は、ともにLOWレベルとなり、スイッチ1-7-1,1-7-2,...はすべて開放され、アンプ1-5-1,1-5-2,...のハイインピーダンスはすべて解除され、各アンプに供給されたアナログ信号は各信号線S1,S2,...に供給される。このとき、第2の走査線G2の制御信号G2はHIGHレベルとなっているため、第2の走査線G2に接続されたTFT1-13-1,1-13-2,...はオンとなっており、第2の走査線G2に接続された各画素1-14-1,1-14-2,...の補助容量及び液晶容量にアナログ信号の書込みが行われる。信号線S1,S2に供給されたアナログ信号の電位がそれぞれ-V5,+V6であったとすると、画素1-14-1,1-14-2にはそれぞれ電位-V5,+V6のアナログ信号の書込みが行われる。」

<記載事項8>
「【0032】図3は、本発明の第1の実施の形態に係る表示装置における信号線駆動回路中のアンプ及び信号線間短絡回路の部分の一例の回路構成図である。
【0033】信号線S1,S2,...にアナログ信号を供給するアンプ3-1,3-2,...と、アンプ3-1,3-2,...からのアナログ信号が入力され、/INH信号でアナログ信号の出力を制御するMOSFET4-1,4-2,...と、信号線S1及びS2、信号線S3及びS4にそれぞれ接続され、SW2信号で信号線S1とS2、信号線S3とS4の短絡・開放を制御するMOSFET5-1,5-2,...とから構成されている。
【0034】上記の例においては、時刻t0からt1までの期間、時刻t2からt3までの期間、...は、MOSFET4-1,4-2,...はオフとなり、MOSFET5-1,5-2,...はオンとなって、信号線S1とS2、信号線S3とS4はそれぞれ短絡され、各信号線の電位は中間電位(約0V)とされる。各信号線の電位が中間電位とされた後、アンプ3-1,3-2,...から信号線にアナログ信号が供給される。
【0035】図3においては、スイッチとしてMOSFETを用いた例を示したが、CMOSアナログスイッチ等同様の機能を有する他の素子を用いても良い。」

<記載事項9>
「【0038】尚、以上の各実施の形態における信号線駆動回路は、表示部と別々に製造する構成としても良く、また、表示部と一体として同一の素子形成工程で製造する構成としても良い。また、上述したように、本発明の構成は、HV反転駆動の表示装置のみならずVライン反転駆動の表示装置においても適用することができる。さらに、HV反転駆動又はVライン反転駆動において、複数信号線ごと又は複数走査線ごとに、印加する信号の極性を反転させる場合においても、本発明の構成を適用することができる。」

<記載事項10>
図1の記載は次のとおりである。




<記載事項11>
図2の記載は次のとおりである。




<記載事項12>
図3の記載は次のとおりである。




(ア)記載事項1、記載事項4?記載事項6及び記載事項10で引用した図1の記載より、複数行のゲート線G1,G2,...,Gnと複数列の信号線S1,S2,S3,...,Snとをマトリクス状に配線し、前記ゲート線及び前記信号線にそれぞれ接続されたTFT1-11-1,1-11-2,...により駆動される画素1-10-1,1-10-2,...が配設された画素部1-1と、画像データを順次転送するシフトレジスタ1-6が配設された信号線駆動回路1-3とを備え、HV反転駆動を採用した液晶表示装置が読み取れる。
また、引用文献1の上記各記載事項には明記されてはいないものの、画素部1-1が基板上に形成されることは、この出願の出願時の技術常識及び引用文献1における従来の技術についての記載である記載事項2からも明らかなことである。

(イ)上記(ア)のHV反転駆動を採用した液晶表示装置は、記載事項3に従来の技術として記載されているHV反転駆動を前提としたものであることは明らかである。したがって、記載事項3、記載事項5より、上記(ア)の液晶表示装置におけるHV反転駆動として、ある走査線期間に、各信号線に対し1信号線おきに交互に正極性・負極性の書込みデータ信号を印加して各画素に書き込みを行い、相互に隣接する信号線同士を短絡し、その次の走査線期間には、各信号線に対し、当該走査線期間と逆極性の書込みデータ信号を印加して各画素に書き込みを行うことが読み取れる。
また、引用文献1には明記されてはいないものの、上記(ア)の液晶表示装置が上記のHV反転駆動を行うように上記シフトレジスタに画像データを供給するための回路、すなわち、ある走査線期間に、各信号線に対し1信号線おきに交互に正極性・負極性の書込みデータ信号を印加して各画素に書き込みを行い、その次の走査線期間には、各信号線に対し、当該走査線期間と逆極性の書込みデータ信号を印加して各画素に書き込みを行うように画像データを供給するための回路を備えることは明らかなことである。

(ウ)記載事項6より、上記(ア)の信号線駆動回路1-3にはさらに、信号線S1,S2,S3,...,Snを駆動するアンプ1-5-1,1-5-2,...と、相互に隣接する信号線同士S1とS2、S3とS4、...をそれぞれ短絡するスイッチ1-7-1,1-7-2,...とが配設されていることが開示されている。

(エ)記載事項9には、上記(ア)の信号線駆動回路1-3は表示部と一体として同一の素子形成工程で製造する構成としても良いことが開示されている。そして、上記(ア)の画素部1-1が基板上に形成されることが明らかであることを併せて考慮すれば、スイッチ1-7-1,1-7-2,...を含む信号線駆動回路1-3もまた基板上に形成されることは、引用文献1に実質的に開示されているといえる。

(オ)記載事項8より、上記(ウ)のスイッチ1-7-1,1-7-2,...としてMOSFET5-1,5-2,...を用いることが開示されている。また上記(イ)、(ウ)の内容及び記載事項12で引用した図3の記載より、MOSFETの入力端と出力端は、相互に隣接する信号線であって、正極性・負極性の書込みデータ信号が印加される2本の信号線間に、当該正極性・負極性の書込みデータ信号が印加される2本の信号線を短絡しかつ他の信号線とは短絡しないように接続され、MOSFETのゲート端子は、前記相互に隣接する信号線と交差する方向に沿って配線され、2本の信号線の短絡・開放を制御するSW2信号が入力される配線と接続されることが読み取れる。

(カ)記載事項8にはさらに、上記(オ)のMOSFET5-1,5-2,...に代えてCMOSアナログスイッチを用いることが開示されている。MOSFET5-1,5-2,...に代えてCMOSアナログスイッチを用いるとき、CMOSアナログスイッチの入力端と出力端は、相互に隣接する信号線であって、正極性・負極性の書込みデータ信号が印加される2本の信号線間に、当該正極性・負極性の書込みデータ信号が印加される2本の信号線を短絡しかつ他の信号線とは短絡しないように接続され、CMOSアナログスイッチのゲート端子は、前記相互に隣接する信号線と交差する方向に沿って配線され、2本の信号線の短絡・開放を制御する信号が入力される配線と接続されることは、上記(オ)のMOSFET5-1,5-2,...の入力端と出力端及びゲート端子と各配線との接続形態からみて明らかなことである。

(キ)上記(イ)の内容と、記載事項7及び記載事項11で引用した図2の記載から、上記(ア)の液晶表示装置は、ある走査線期間における第1の走査線G1の制御信号がHIGHレベルである間に、各信号線に対し1信号線おきに交互に正極性・負極性の書込みデータ信号を印加し、その後、次の走査線期間において第1の走査線G1の制御信号がLOWレベルであり、第2の走査線G2の制御信号がHIGHレベルである間に、正極性・負極性の書込みデータ信号が印加された後でかつアンプ1-5-1,1-5-2,...をハイインピーダンスとした状態で正極性・負極性の書込みデータ信号が印加される相互に隣接する2本の信号線同士をスイッチ1-7-1,1-7-2,...で短絡し、当該次の走査線期間において、前記スイッチ1-7-1,1-7-2,...を開放して信号線に対し当該走査線期間と逆極性の書込みデータ信号を印加することが読み取れる。

したがって、上記記載事項1?記載事項12に基づけば、引用文献1には次の発明(以下「引用発明1」という。)が記載されている。
「 基板上に複数行のゲート線G1,G2,...,Gnと複数列の信号線S1,S2,S3,...,Snとをマトリクス状に配線し、前記ゲート線及び前記信号線にそれぞれ接続されたTFT1-11-1,1-11-2,...により駆動される画素1-10-1,1-10-2,...が配設された画素部1-1及び信号線駆動回路1-3と、
ある走査線期間に、各信号線に対し1信号線おきに交互に正極性・負極性の書込みデータ信号を印加して各画素に書き込みを行い、その次の走査線期間には、各信号線に対し、当該走査線期間と逆極性の書込みデータ信号を印加して各画素に書き込みを行うように画像データを供給するための回路とを備え、
基板上の前記信号線駆動回路1-3には、前記信号線S1,S2,S3,...,Snを駆動するアンプ1-5-1,1-5-2,...と、相互に隣接する信号線同士を短絡するスイッチ1-7-1,1-7-2,...とが配設されており、
前記スイッチ1-7-1,1-7-2,...としてCMOSアナログスイッチを用い、
前記スイッチの入力端と出力端は、相互に隣接する信号線であって、正極性・負極性の書込みデータ信号が印加される2本の信号線間に、当該正極性・負極性の書込みデータ信号が印加される2本の信号線を短絡しかつ他の信号線とは短絡しないように接続されており、
前記スイッチのゲート端子は、前記相互に隣接する信号線と交差する方向に沿って配線され、2本の信号線の短絡・開放を制御する信号が入力される配線と接続されており、
ある走査線期間における第1の走査線G1の制御信号がHIGHレベルである間に、各信号線に対し1信号線おきに交互に正極性・負極性の書込みデータ信号を印加し、
その後、次の走査線期間において第1の走査線G1の制御信号がLOWレベルであり、第2の走査線G2の制御信号がHIGHレベルである間に、正極性・負極性の書込みデータ信号が印加された後でかつ前記アンプ1-5-1,1-5-2,...をハイインピーダンスとした状態で正極性・負極性の書込みデータ信号が印加される相互に隣接する2本の信号線同士を前記スイッチ1-7-1,1-7-2,...で短絡し、
当該次の走査線期間において、前記スイッチ1-7-1,1-7-2,...を開放して信号線に対し当該走査線期間と逆極性の書込みデータ信号を印加する液晶表示装置。」

当審拒絶理由通知で引用され、この出願の出願前に頒布された刊行物である特開昭61-223791号公報(以下「引用文献2」という。)には、以下の事項が図面とともに記載されている。

<記載事項13>
「 (実施例)
以下図面により、本発明の実施例を詳細に説明する。
第1図は、本発明の一実施例におけるアクティブマトリックス基板の回路図であり、6は、コーニング社#7059、石英等の透光性基板(図示しない)上に形成した半導体薄膜(図示しない)、ゲート絶縁膜(図示しない)、ゲート配線7及びソース配線8からなる薄膜トランジスタ、9は薄膜トランジスタ6のドレインに接続した液晶表示体で、薄膜トランジスタ6と液晶表示体9とは、それぞれ、映像表示領域10の各画素と対応する位置にマトリックス状に配設されており、而も、マトリックス状に配設された各薄膜トランジスタ6のゲートはゲート配線7によって行毎に並列接続され、ソースはソース配線8によって列毎に並列接続されている。(中略)11は、それぞれ、映像表示領域10の外側において各ソース配線8に直列に接続した薄膜トランジスタ、12は隣接する3つの薄膜トランジスタ11のソースを並列に接続した複数の映像信号入力配線、13は3つ目毎の薄膜トランジスタ11のゲートを順次並列に接続した複数の信号切換用ゲート配線である。」(第2頁右下欄第8行?第3頁右上欄第5行)

<記載事項14>
「 このように構成された本実施例の動作を、各配線に印加する駆動パルス及び信号電圧を示した第2図を参照しながら、説明する。
先ず、時間t_(1)では、パルス信号φ_(G1)がゲート配線7の7_(1)を介して各薄膜トランジスタ6のゲートに印加されると同時に、パルス信号φ_(A)が信号切換用ゲート配線13の13aを介して薄膜トランジスタllaのゲートに印加されるので、映像信号入力配線12を介して各薄膜トランジスタ11のソースに印加されているパルス信号Vsが、薄膜トランジスタlla及びソース配線8aを介して薄膜トランジスタ6a_(1)のソースに印加されて、薄膜トランジスタ6a_(1)のドレイン電圧は所定の設定電圧となる。
又、時間t_(2)では、パルス信号φ_(G1)がゲート配線7の7_(1)を介して各薄膜トランジスタ6のゲートに印加されている状態で、パルス信号φ_(B)が信号切換用ゲート配線13の13bを介して薄膜トランジスタllbのゲートに印加されるので、映像信号入力配線12を介して各薄膜トランジスタ11のソースに印加されているパルス信号Vsが、薄膜トランジスタllb及びソース配線8bを介して薄膜トランジスタ6b_(1)のソースに印加されて、薄膜トランジスタ6b_(1)のドレイン電圧が所定の設定電圧となる。
更に、時間t_(3)では、パルス信号φ_(G1)がゲート配線7の7_(1)を介して各薄膜トランジスタ6のゲートに印加されている状態で、パルス信号φ_(C)が信号切換用ゲート配線13の13cを介して薄膜トランジスタllcのゲートに印加されるので、映像信号入力配線12を介して各薄膜トランジスタ11のソースに印加されているパルス信号Vsが、薄膜トランジスタ11c及びソース配線8cを介して薄膜トランジスタ6c_(1)のソースに印加されて、薄膜トランジスタ6c_(1)のドレイン電圧が所定の設定電圧となり、第1の水平操作ラインの表示が終了する。
次に、時間t_(4)では、パルス信号φ_(G2)がゲート配線7の7_(2)を介して各薄膜トランジスタ6のゲートに印加されるが、パルス信号φ_(A),φ_(B)及びφ_(C)が、前述の如く、信号切換用ゲート配線13の13a,13b及び13cを介して薄膜トランジスタ11a,11b及びllcのゲートに順次印加されるので、映像信号入力配線12を介して各薄膜トランジスタ11のソースに印加されているパルス信号Vsが、時間t_(4),t_(5)及びt_(6)において、時間t_(1),t_(2)及びt_(3)と同様に、薄膜トランジスタ6a_(2),6b_(2)及び6c_(2)のソースに順次印加されて、薄膜トランジスタ6a_(2),6b_(2)及び6c_(2)のドレイン電圧が順次所定の設定電圧になり、第2の水平操作ラインの表示が終了する。
以下、前述の如き動作が順次繰り返して行なわれて、第nの水平操作ラインの薄膜トランジスタ6a_(n),6b_(n)及び6c_(n)のドレイン電圧が順次所定の設定電圧になれば、1画面分の走査が完了し、信号表示のため各画素が選択されて、画像表示が可能となる。」(第3頁右上欄第6行?第4頁左上欄第1行)

<記載事項15>
「 以上説明したように、本発明によれば、アクティブマトリックス基板を用いた液晶表示装置或いは他の材料を用いた表示装置において、解像度を向上させるために画素数が増加しても、複雑なシフトレジスタを形成する必要がなくなるので、フレキシブルプリント基板による実装が容易できるようになると共に、外部回路との接続本数が1/3以下になって、配線ピッチが従来の3?6倍以上になるので、大幅な歩留りの向上と、製造原価の低減を図ることができる効果がある。」(第4頁右上欄第4行?同第13行)

(ク)記載事項13、記載事項15より、マトリックス状に配設された薄膜トランジスタ6と、各薄膜トランジスタ6のゲートを行毎に並列接続するゲート配線7と、各薄膜トランジスタ6のソースを列毎に並列接続するソース配線8と、各ソース配線8に直列に接続した薄膜トランジスタ11と、隣接する3つの薄膜トランジスタ11のソースを並列に接続した映像信号入力配線12とを備え、外部回路との接続本数を減らした液晶表示装置が開示されている。

(ケ)記載事項14より、上記(ク)の液晶表示装置について、一つの水平操作ラインの表示において、パルス信号φ_(G1),φ_(G2),・・・が一つのゲート配線7に印加されている状態で、映像信号入力配線12を介して並列に接続された3つの薄膜トランジスタ11のソースに印加されているパルス信号Vsが、各ソース配線8を介して各薄膜トランジスタ6のソースに順次印加されるように、各薄膜トランジスタ11のゲートにパルス信号φ_(A),φ_(B),φ_(C)を順次印加することが開示されている。

したがって、上記記載事項13?記載事項15に基づけば、引用文献2には次の発明(以下「引用発明2」という。)が記載されている。
「 マトリックス状に配設された薄膜トランジスタ6と、各薄膜トランジスタ6のゲートを行毎に並列接続するゲート配線7と、各薄膜トランジスタ6のソースを列毎に並列接続するソース配線8と、各ソース配線8に直列に接続した薄膜トランジスタ11と、隣接する3つの薄膜トランジスタ11のソースを並列に接続した映像信号入力配線12とを備え、一つの水平操作ラインの表示において、パルス信号φ_(G1),φ_(G2),・・・が一つのゲート配線7に印加されている状態で、映像信号入力配線12を介して並列に接続された3つの薄膜トランジスタ11のソースに印加されているパルス信号Vsが、各ソース配線8を介して各薄膜トランジスタ6のソースに順次印加されるように、各薄膜トランジスタ11のゲートにパルス信号φ_(A),φ_(B),φ_(C)を順次印加する、外部回路との接続本数を減らした液晶表示装置。」

当審拒絶理由通知で引用され、この出願の出願前に頒布された刊行物である特開平10-326090号公報(以下「引用文献3」という。)には、以下の事項が図面とともに記載されている。

<記載事項16>
「【0013】
【発明の実施の形態】以下図面を参照して本発明の実施形態を詳細に説明する。図1は、本発明に係るアクティブマトリクス表示装置(表示パネル)の基本的な構成を示す回路図である。なお、図15に示した従来のアクティブマトリクス表示装置と対応する部分には対応する参照番号を付して理解を容易にしている。本実施形態は、所謂複数画素同時駆動方式を採用している。但し、本発明はこれに限られるものではなく、画素1個毎に映像信号を書き込む点順次方式あるいは一行分の画素に一括で映像信号を書き込む線順次方式にも適用可能である。図示する様に、表示パネル1は行状のゲート線Xと、列状の信号線Yとを備えており、両者の交差部に画素PXLが設けられている。各画素PXLは対応する薄膜トランジスタTrによりスイッチング駆動される。薄膜トランジスタTrのゲート電極は対応するゲート線Xに接続され、ソース電極は対応する信号線Yに接続され、ドレイン電極は対応する画素電極に接続されている。各画素電極は対向電極6に対面しており、両者の間に液晶などの電気光学物質が保持されている。対向電極6には外部から共通電圧COMが印加されている。表示パネル1はk本の入力線5を備えており、外部のビデオドライバから供給されるk個の映像信号sig1?sigkをそれぞれ受け入れる。個々の信号線Yはk本を一単位として水平スイッチHSWを介して所定の入力線5に接続されている。以上の構成に加え、表示パネル1はVシフトレジスタ2とHシフトレジスタ3を内蔵している。Vシフトレジスタ2は外部のタイミングジェネレータから供給される垂直スタートパルスVSTや垂直クロックパルスVCKなどのパネル駆動用パルスに応答して動作し、ゲート線Xを一本づつ順次走査して画素を行毎に選択する。即ち、Vシフトレジスタ2は垂直駆動回路を構成する。一方、Hシフトレジスタ3は同じくタイミングジェネレータから供給される水平スタートパルスHSTや水平クロックパルスHCKなどのパネル駆動用パルスに応答して動作し、順次サンプリングパルスを出力し対応する水平スイッチHSW1?HSWiを開閉制御して、k本の信号線Yを一単位としてまとめ駆動する。即ち、k系統の映像信号sig1?sigkをそれぞれ対応する信号線Yに一斉サンプリングする。Hシフトレジスタ3とHSWとで水平駆動回路を構成する。
【0014】特徴事項として、本表示パネル1はリフレッシュ回路4を備えている。このリフレッシュ回路4は外部のタイミングジェネレータから供給される制御信号BLKPに応じて動作し、映像信号sig1?sigkのブランキング期間に信号線Yを外部のビデオドライバから一時的に切り離すとともに、互いに反対極性の映像信号sig1?sigkがサンプリングされていた複数の信号線Yをブランキング期間で内部的に短絡させ、各信号線Yの電荷を外部から切り離した状態で内部的に中和する。具体的には、リフレッシュ回路4はBLKPに応じて水平スイッチHSW1?HSWiをブランキング期間中一時的にオフ状態にするとともに、リフレッシュ回路4の本体内で各信号線Yを電気的に接続する。」

<記載事項17>
「【0018】図5は、図4に示した各映像信号の極性を模式的に表わしている。ビデオ信号sigは一水平期間(1H)毎に有効期間とそれ以外のブランキング期間を含んでいる。有効期間内に一行分の画素に対応した薄膜トランジスタのゲートが開き、信号線を介して各画素に映像信号が書き込まれる。映像信号sig1,sig3及びsig5は基準電圧に対して1H毎に極性が反転する。この基準電圧はLCD1の対向電極に供給される共通電圧COMと実質的に等しい。同様に、映像信号sig2,sig4及びsig6も1H毎に極性が反転する。但し、sig1,3,5とsig2,4,6は互いに反対極性となっている。例えば、一行目(1ライン目)に着目すると、sig1,3,5はCOMに対して+Vの電圧を有し、sig2,4,6はCOMに対して-Vの電圧を有する。」

<記載事項18>
「【0021】次に図8に示す様に、HSW2が導通状態となり、信号線Y7?Y12を介して画素1-7?1-12に+-+-+-の極性の信号電位が書き込まれる。次いでHSW2が非導通状態となり、画素1-7?1-12及びこれらにつながる信号線Y7?Y12に図示の極性の信号電位がホールドされる。この様にして、6画素毎に画素と信号線に所定の映像信号sig1?sig6が書き込まれホールドされていく。1ライン目の画素1-1?1-mの全てに信号電位が書き込まれると、1ライン目の薄膜トランジスタTrが全て非導通状態となり、一行分の走査は完了する。
【0022】この様にして一水平期間の内の有効期間が終了しブランキング期間に入る。この時、図9に示す様にタイミングジェネレータから制御信号BLKPが入力し、CSWを介して全てのHSWがオフ状態に置かれる。同時に、リフレッシュ回路4内の全てのRSWがオン状態となり、全信号線Yが互いにショートされる。即ち、+Vにチャージされていた奇数列の信号線と-Vにチャージされていた偶数列の信号線が互いに短絡状態となり、全信号線Yは±0付近の電位(COM)になる。この時、HSWは全てオフ状態となっているので、LCD外部からの電流の出入りは一切ない。+Vにチャージされている信号線と-Vにチャージされている信号線がショートされることによって、信号線は全て同電位(COM付近)にリフレッシュされる。」

(コ)記載事項16より、行状のゲート線Xと、列状の信号線Yと、両者の交差部に設けられた画素PXLと、ゲート線X及び信号線Yに接続され、各画素PXLをスイッチング駆動する薄膜トランジスタTrと、k個の映像信号sig1?sigkをそれぞれ受け入れるk本の入力線5と、k本の信号線Yを一単位として所定の入力線5に接続してまとめ駆動するための水平スイッチHSW1?HSWiと、リフレッシュ回路4とを備え、リフレッシュ回路4は、水平スイッチHSW1?HSWiをブランキング期間中一時的にオフ状態にして信号線Yを外部のビデオドライバから一時的に切り離すとともに、リフレッシュ回路4の本体内で互いに反対極性の映像信号sig1?sigkがサンプリングされていた複数の信号線Yを電気的に接続して短絡させるアクティブマトリクス表示装置が開示されている。

(サ)記載事項17には、上記(コ)のアクティブマトリクス表示装置の具体例として、ビデオ信号sigは一水平期間(1H)毎に有効期間とそれ以外のブランキング期間を含んでおり、有効期間内に一行分の画素に対応した薄膜トランジスタのゲートが開き、信号線を介して各画素に映像信号が書き込まれることが開示されており、記載事項18には、1ライン目の画素1-1?1-mの全てに信号電位が書き込まれると、1ライン目の薄膜トランジスタTrが全て非導通状態となり、一行分の走査は完了し、一水平期間の内の有効期間が終了しブランキング期間に入ることが開示されている。
そして、薄膜トランジスタTrの導通はゲート線Xに印加されるゲート電位により制御されるという技術常識を勘案すれば、上記(コ)におけるブランキング期間は、ゲート線Xに印加されるゲート電位を全てオフの状態とした一水平期間のブランキング期間であることが開示されているといえる。

したがって、上記記載事項16?記載事項18に基づけば、引用文献3には次の発明(以下「引用発明3」という。)が記載されている。
「 行状のゲート線Xと、列状の信号線Yと、両者の交差部に設けられた画素PXLと、ゲート線X及び信号線Yに接続され、各画素PXLをスイッチング駆動する薄膜トランジスタTrと、k個の映像信号sig1?sigkをそれぞれ受け入れるk本の入力線5と、k本の信号線Yを一単位として所定の入力線5に接続してまとめ駆動するための水平スイッチHSW1?HSWiと、リフレッシュ回路4とを備え、リフレッシュ回路4は、水平スイッチHSW1?HSWiを、ゲート線Xに印加されるゲート電位を全てオフの状態とした一水平期間のブランキング期間中一時的にオフ状態にして信号線Yを外部のビデオドライバから一時的に切り離すとともに、リフレッシュ回路4の本体内で互いに反対極性の映像信号sig1?sigkがサンプリングされていた複数の信号線Yを電気的に接続して短絡させるアクティブマトリクス表示装置。」

当審拒絶理由通知で引用され、この出願の出願前に頒布された刊行物である特開平7-199866号公報(以下「引用文献4」という。)には、以下の事項が図面とともに記載されている。

<記載事項19>
「【0007】
【課題を解決するための手段】上記課題を解決するために本発明は、次のような構成を採用している。即ち本発明は、マトリックス配置された画素電極に画像信号を書き込むための複数本の信号線と、これらの信号線に対し隣接するもの同士を反転駆動する手段とを備えた液晶表示装置において、互いに反転駆動される隣接する2本の信号線毎に該信号線間に半導体スイッチを設けたことを特徴としている。」

<記載事項20>
「【0016】本発明は、(2) 式で示された信号線を駆動するための消費電力を低減するものである。つまり、ドット反転の場合、ライン毎に信号電圧の極性を反転しなければならないため (2)式においてf_(h) は15kHz以上と大きくなるため消費電力が増大する。そこで、(2) 式のV_(s) を下げることにより消費電力を低減するものである。以下に、実施例をもとに、その効果を検討する。
(実施例1)図1は、本発明の第1の実施例に係わる液晶表示装置の要部構成を示す図である。信号線ドライバ10,20により駆動される複数本の信号線が配置され、これらと直交する方向に、ゲートドライバ40により駆動される複数本の走査線が配置されている。そして、信号線と走査線との各交点にスイッチング素子(例えばTFT)を介して画素電極が配置されるものとなっている。
【0017】ここまでの構成は従来一般的な装置と同様であるが、本実施例ではこれに加えて、隣接する信号線間をショートするための半導体スイッチが設置された構造になっている。即ち、隣接する2本の信号線毎にこれらの信号線間に接続された半導体スイッチ5が設けられている。この半導体スイッチ5は、例えばポリシリコン膜に形成されたMOSトランジスタ(TFT)である。」

(シ)記載事項19のとおり、マトリックス配置された画素電極に画像信号を書き込むための複数本の信号線と、これらの信号線に対し隣接するもの同士を反転駆動する手段とを備えた液晶表示装置において、互いに反転駆動される隣接する2本の信号線毎に該信号線間に半導体スイッチを設けた液晶表示装置が開示されている。

(ス)記載事項20のとおり、上記(シ)の半導体スイッチは隣接する信号線間をショートするためのものであり、半導体スイッチをポリシリコン膜に形成されたMOSトランジスタ(TFT)とすることが開示されている。

したがって、上記記載事項19?記載事項20に基づけば、引用文献4には次の発明(以下「引用発明4」という。)が記載されている。
「 マトリックス配置された画素電極に画像信号を書き込むための複数本の信号線と、これらの信号線に対し隣接するもの同士を反転駆動する手段とを備えた液晶表示装置において、互いに反転駆動される隣接する2本の信号線毎に該信号線間に隣接する信号線間をショートするための半導体スイッチを設け、該半導体スイッチは、ポリシリコン膜に形成されたMOSトランジスタ(TFT)である液晶表示装置。」

ウ 対比
本願補正発明と引用発明1とを比較する。

(ア)引用発明1の「基板」は、本願補正発明の「基板」に相当し、以下同様に、「複数行のゲート線G1,G2,...,Gn」は「複数行のゲート線」に、「複数列の信号線S1,S2,S3,...,Sn」は「複数列の信号線」に、「画素1-10-1,1-10-2,...」は「画素」に、「画素部1-1」は「表示領域」に、それぞれ相当する。
よって、引用発明1の「基板上に複数行のゲート線G1,G2,...,Gnと複数列の信号線S1,S2,S3,...,Snとをマトリクス状に配線し、前記ゲート線及び前記信号線にそれぞれ接続されたTFT1-11-1,1-11-2,...により駆動される画素1-10-1,1-10-2,...が配設された画素部1-1」は、本願補正発明の「基板上に複数行のゲート線と複数列の信号線とをマトリックス状に配線し、これらの各交点に画素を配置してなる表示領域」に相当する。

(イ)引用発明1の「書込みデータ信号」は、本願補正発明の「画素信号」に相当し、以下同様に、「走査線期間」は「1水平走査期間」に、「画像データを供給するための回路」は「水平駆動回路」に、それぞれ相当する。
さらに、引用発明1の「各信号線に対し1信号線おきに交互に正極性・負極性の書込みデータ信号を印加して各画素に書き込みを行い」は、本願補正発明の「前記信号線のうち隣り合う信号線に逆極性の画素信号を出力すると共に」に相当し、以下同様に、「その次の走査線期間には、各信号線に対し、当該走査線期間と逆極性の書込みデータ信号を印加して各画素に書き込みを行う」は、「これらの信号線に出力する画素信号の極性を1水平走査期間毎に反転させる」に相当する。
よって、引用発明1の「ある走査線期間に、各信号線に対し1信号線おきに交互に正極性・負極性の書込みデータ信号を印加して各画素に書き込みを行い、その次の走査線期間には、各信号線に対し、当該走査線期間と逆極性の書込みデータ信号を印加して各画素に書き込みを行うように画像データを供給するための回路」は、本願補正発明の「前記信号線のうち隣り合う信号線に逆極性の画素信号を出力すると共に、これらの信号線に出力する画素信号の極性を1水平走査期間毎に反転させる水平駆動回路」に相当する。

(ウ)引用発明1の「相互に隣接する信号線同士を短絡するスイッチ1-7-1,1-7-2,...」は、本願補正発明の「前記信号線をショートさせるためのリセットスイッチ」に相当する。
よって、引用発明1の「基板上の前記信号線駆動回路1-3には、前記信号線S1,S2,S3,...,Snを駆動するアンプ1-5-1,1-5-2,...と、相互に隣接する信号線同士を短絡するスイッチ1-7-1,1-7-2,...とが配設されており」は、本願補正発明の「前記信号線をショートさせるためのリセットスイッチを前記基板上に設けると共に」に相当する。

(エ)引用発明1の「前記スイッチ1-7-1,1-7-2,...としてCMOSアナログスイッチを用い」と、本願補正発明の「前記リセットスイッチとして多結晶シリコンを用いた薄膜トランジスタからなるCMOS構成のスイッチを用い」とは、「前記リセットスイッチとしてCMOS構成のスイッチを用い」の点で共通する。

(オ)引用発明1の「前記スイッチの入力端と出力端」は、本願補正発明の「前記リセットスイッチの入力端と出力端」に相当し、以下同様に、「相互に隣接する信号線であって、正極性・負極性の書込みデータ信号が印加される2本の信号線間」は「前記互いに隣会う複数本の信号線のうち、逆極性の画素信号が印加される2本の信号線間」に、「短絡し」は「電気的にショートし」に、それぞれ相当する。
よって、引用発明1の「前記スイッチの入力端と出力端は、相互に隣接する信号線であって、正極性・負極性の書込みデータ信号が印加される2本の信号線間に、当該正極性・負極性の書込みデータ信号が印加される2本の信号線を短絡しかつ他の信号線とは短絡しないように接続されており」と、本願補正発明の「前記リセットスイッチの入力端と出力端は、前記セレクタスイッチで時分割駆動される前記互いに隣会う複数本の信号線のうち、逆極性の画素信号が印加される2本の信号線間に、当該逆極性の画素信号が印加される2本の信号線を電気的にショートしかつ他の信号線とは電気的にショートしないように接続されており」とは、「前記リセットスイッチの入力端と出力端は、前記互いに隣会う複数本の信号線のうち、逆極性の画素信号が印加される2本の信号線間に、当該逆極性の画素信号が印加される2本の信号線を電気的にショートしかつ他の信号線とは電気的にショートしないように接続されており」の点で共通する。

(カ)引用発明1の「前記スイッチのゲート端子」は、本願補正発明の「前記リセットスイッチの制御入力端」に相当し、以下同様に、「2本の信号線の短絡・開放を制御する信号が入力される配線」は、「制御線」に相当する。
よって、引用発明1の「前記スイッチのゲート端子は、前記相互に隣接する信号線と交差する方向に沿って配線され、2本の信号線の短絡・開放を制御する信号が入力される配線と接続されており」は、本願補正発明の「前記リセットスイッチの制御入力端は、前記互いに隣会う複数本の信号線と交差する方向に沿って配線された制御線と電気的に接続されており」に相当する。

(キ)引用発明1の「ある走査線期間における第1の走査線G1の制御信号がHIGHレベルである間」は、本願補正発明の「1水平走査期間内において選択されたゲート線にゲート電位が印加されている間」に相当することは明らかである。
よって、引用発明1の「ある走査線期間における第1の走査線G1の制御信号がHIGHレベルである間に、各信号線に対し1信号線おきに交互に正極性・負極性の書込みデータ信号を印加し」と、本願補正発明の「1水平走査期間内において選択されたゲート線にゲート電位が印加されている間に、前記セレクタスイッチを順次オンとし、かつ、各セレクタスイッチに接続された信号線には順次逆極性の画素信号を印加し」とは、「1水平走査期間内において選択されたゲート線にゲート電位が印加されている間に、信号線には逆極性の画素信号を印加し」の点で共通する。

(ク)引用発明1の「その後、次の走査線期間において第1の走査線G1の制御信号がLOWレベルであり、第2の走査線G2の制御信号がHIGHレベルである間に、正極性・負極性の書込みデータ信号が印加された後でかつ前記アンプ1-5-1,1-5-2,...をハイインピーダンスとした状態で正極性・負極性の書込みデータ信号が印加される相互に隣接する2本の信号線同士を前記スイッチ1-7-1,1-7-2,...で短絡し」と、本願補正発明の「その後の前記ゲート線に印加されるゲート電位を全てオフの状態とした1水平走査期間のブランキング期間中に、前記信号線のうち逆極性の画素信号が印加された後でかつ前記セレクタスイッチによって前記水平駆動回路との接続がオフとなった状態の前記逆極性の画素信号が印加される2本の信号線を前記リセットスイッチでショートし」とは、「その後、前記信号線のうち逆極性の画素信号が印加された後で前記逆極性の画素信号が印加される2本の信号線を前記リセットスイッチでショートし」の点で共通する。

(ケ)引用発明1の「前記スイッチ1-7-1,1-7-2,...を開放して」は、本願補正発明の「前記リセットスイッチによる前記信号線のショートを解除して」に相当する。
よって、引用発明1の「当該次の走査線期間において、前記スイッチ1-7-1,1-7-2,...を開放して信号線に対し当該走査線期間と逆極性の書込みデータ信号を印加する」は、本願補正発明の「次の1水平走査期間では、前記リセットスイッチによる前記信号線のショートを解除して前記信号線に対して逆極性の画素信号を印加する」に相当する。

(コ)引用発明1の「液晶表示装置」は、本願補正発明の「液晶表示装置」に相当する。

上記(ア)?(コ)により、本願補正発明と引用発明の両者は、
「 基板上に複数行のゲート線と複数列の信号線とをマトリックス状に配線し、これらの各交点に画素を配置してなる表示領域と、
前記信号線のうち隣り合う信号線に逆極性の画素信号を出力すると共に、これらの信号線に出力する画素信号の極性を1水平走査期間毎に反転させる水平駆動回路とを備え、
前記信号線をショートさせるためのリセットスイッチを前記基板上に設けると共に、
前記リセットスイッチとしてCMOS構成のスイッチを用い、
前記リセットスイッチの入力端と出力端は、前記互いに隣会う複数本の信号線のうち、逆極性の画素信号が印加される2本の信号線間に、当該逆極性の画素信号が印加される2本の信号線を電気的にショートしかつ他の信号線とは電気的にショートしないように接続されており、
前記リセットスイッチの制御入力端は、前記互いに隣会う複数本の信号線と交差する方向に沿って配線された制御線と電気的に接続されており、
1水平走査期間内において選択されたゲート線にゲート電位が印加されている間に、信号線には逆極性の画素信号を印加し、
その後、前記信号線のうち逆極性の画素信号が印加された後で前記逆極性の画素信号が印加される2本の信号線を前記リセットスイッチでショートし、
次の1水平走査期間では、前記リセットスイッチによる前記信号線のショートを解除して前記信号線に対して逆極性の画素信号を印加する液晶表示装置。」
の点で一致し、以下の点で相違する。

[相違点1]
本願補正発明は、信号線のうちの互いに隣会う複数本を1ブロックとし、水平駆動回路から1水平走査期間に出力される時系列の画素信号を当該1ブロック内の各信号線に時分割駆動で順次供給するセレクタスイッチを備えるのに対して、引用発明1は、当該セレクタスイッチを備えていない点。

[相違点2]
リセットスイッチについて、本願補正発明は、多結晶シリコンを用いた薄膜トランジスタからなるCMOS構成のスイッチであるのに対して、引用発明1は、CMOSアナログスイッチであるものの、多結晶シリコンを用いた薄膜トランジスタからなるものであるかどうか不明である点。

[相違点3]
リセットスイッチの入力端と出力端の接続について、本願補正発明は、セレクタスイッチで時分割駆動される2本の信号線間に電気的に接続されるのに対して、引用発明1は、2本の信号線間に接続されるものの当該信号線がセレクタスイッチで時分割駆動されるものではない点。

[相違点4]
1水平走査期間内において選択されたゲート線にゲート電位が印加されている間に、信号線には逆極性の画素信号を印加するに際し、本願補正発明は、セレクタスイッチを順次オンとし、かつ、各セレクタスイッチに接続された信号線には順次逆極性の画素信号を印加するのに対して、引用発明1は、当該セレクタスイッチを備えていないため、セレクタスイッチを順次オンせず、また、逆極性の画素信号は各セレクタスイッチに接続された信号線に順次印加されるのではない点。

[相違点5]
逆極性の画素信号が印加される2本の信号線をリセットスイッチでショートする際のゲート電位について、本願補正発明は、ゲート線に印加されるゲート電位を全てオフの状態とした1水平走査期間のブランキング期間中にショートするのに対して、引用発明1は、次の走査線期間において第1の走査線G1の制御信号がLOWレベルであり、第2の走査線G2の制御信号がHIGHレベルである間に短絡する点。

[相違点6]
逆極性の画素信号が印加される2本の信号線をリセットスイッチでショートする際の信号線と水平駆動回路との接続について、本願補正発明は、セレクタスイッチによって水平駆動回路との接続がオフとなった状態の信号線をショートするのに対して、引用発明1は、当該セレクタスイッチを備えていないが、信号線を駆動するアンプ1-5-1,1-5-2,...をハイインピーダンスとした状態で短絡する点。

エ 相違点についての判断
上記相違点について検討する。

[相違点1,3,4]について
相違点1,3,4について、併せて検討する。

引用発明2を再掲する。
「 マトリックス状に配設された薄膜トランジスタ6と、各薄膜トランジスタ6のゲートを行毎に並列接続するゲート配線7と、各薄膜トランジスタ6のソースを列毎に並列接続するソース配線8と、各ソース配線8に直列に接続した薄膜トランジスタ11と、隣接する3つの薄膜トランジスタ11のソースを並列に接続した映像信号入力配線12とを備え、一つの水平操作ラインの表示において、パルス信号φ_(G1),φ_(G2),・・・が一つのゲート配線7に印加されている状態で、映像信号入力配線12を介して並列に接続された3つの薄膜トランジスタ11のソースに印加されているパルス信号Vsが、各ソース配線8を介して各薄膜トランジスタ6のソースに順次印加されるように、各薄膜トランジスタ11のゲートにパルス信号φ_(A),φ_(B),φ_(C)を順次印加する、外部回路との接続本数を減らした液晶表示装置。」

引用発明2の「ソース配線8」、「薄膜トランジスタ11」、「パルス信号Vs」は、本願補正発明の「信号線」、「セレクタスイッチ」、「画素信号」に、それぞれ相当する。また、引用発明2の「一つの水平操作ラインの表示」を行う期間が、本願補正発明の「1水平走査期間」に相当することも明らかである。よって、引用発明2は、隣接する3本のソース配線8を1ブロックとし、1水平走査期間に出力される時系列のパルス信号Vsを1ブロック内の各ソース配線8に時分割駆動で順次供給する3つの薄膜トランジスタ11を備えるものということができる。
また、引用発明2で各薄膜トランジスタ11のゲートにパルス信号φ_(A),φ_(B),φ_(C)を順次印加することは、各薄膜トランジスタ11を順次オンとすることに他ならなず、これにより各ソース配線8に順次パルス信号Vsを印加するものである。

引用発明1においても、引用発明2を参酌して、外部回路との接続本数を減らすために、隣接する3本の信号線を1ブロックとし、画像データを供給するための回路から1走査線期間に出力される時系列の書込みデータ信号を当該1ブロック内の各信号線に時分割駆動で順次供給する3つの薄膜トランジスタを設けることは、当業者が容易になし得ることである。
また、このように引用発明1において3本の信号線を1ブロックとして時分割駆動する際にも、相互に隣接する信号線同士を短絡するスイッチ1-7-1,1-7-2,...の入力端と出力端は、相互に隣接する信号線であって、逆極性の書込みデータ信号を印加される2本の信号線に接続するという引用発明1の形態を維持したままで適切に動作することは明らかであるから、この結果、引用発明1のスイッチの入力端と出力端は、時分割駆動される2本の信号線間に接続されることとなる。
さらに、ある走査線期間における第1の走査線G1の制御信号がHIGHレベルである間に、各信号線に対し1信号線おきに交互に正極性・負極性の書込みデータ信号を印加するに際しては、3つの薄膜トランジスタを順次オンとし、かつ、各薄膜トランジスタに接続された信号線に順次書込みデータ信号を印加することも、引用発明1にセレクタスイッチとして機能する薄膜トランジスタを設けた際の最も自然な構成である。

したがって、引用発明1において上記相違点1,3,4に係る本願補正発明の発明特定事項を採用することは、引用発明1,2に基づいて、当業者が容易に想到し得る事項である。

[相違点2]について
引用発明4を再掲する。
「 マトリックス配置された画素電極に画像信号を書き込むための複数本の信号線と、これらの信号線に対し隣接するもの同士を反転駆動する手段とを備えた液晶表示装置において、互いに反転駆動される隣接する2本の信号線毎に該信号線間に隣接する信号線間をショートするための半導体スイッチを設け、該半導体スイッチは、ポリシリコン膜に形成されたMOSトランジスタ(TFT)である液晶表示装置。」

引用発明1のスイッチ1-7-1,1-7-2,...と、引用発明4の半導体スイッチとは、いずれも逆極性の書込みデータ信号を印加される隣接する2本の信号線間をショートするという同一の機能を有するスイッチであるから、引用発明1において、引用発明4を参酌して、CMOSアナログスイッチをポリシリコン膜に形成されたTFTからなるものとすることに何ら困難性はない。

したがって、引用発明1において上記相違点2に係る本願補正発明の発明特定事項を採用することは、引用発明1,4に基づいて、当業者が容易に想到し得る事項である。

[相違点5]について
引用発明3を再掲する。
「 行状のゲート線Xと、列状の信号線Yと、両者の交差部に設けられた画素PXLと、ゲート線X及び信号線Yに接続され、各画素PXLをスイッチング駆動する薄膜トランジスタTrと、k個の映像信号sig1?sigkをそれぞれ受け入れるk本の入力線5と、k本の信号線Yを一単位として所定の入力線5に接続してまとめ駆動するための水平スイッチHSW1?HSWiと、リフレッシュ回路4とを備え、リフレッシュ回路4は、水平スイッチHSW1?HSWiを、ゲート線Xに印加されるゲート電位を全てオフの状態とした一水平期間のブランキング期間中一時的にオフ状態にして信号線Yを外部のビデオドライバから一時的に切り離すとともに、リフレッシュ回路4の本体内で互いに反対極性の映像信号sig1?sigkがサンプリングされていた複数の信号線Yを電気的に接続して短絡させるアクティブマトリクス表示装置。」

引用発明1において正極性・負極性の書込みデータ信号が印加される相互に隣接する2本の信号線同士をスイッチ1-7-1,1-7-2,...で短絡することと、引用発明3においてゲート線Xに印加されるゲート電位を全てオフの状態とした一水平期間のブランキング期間中にリフレッシュ回路4の本体内で互いに反対極性の映像信号sig1?sigkがサンプリングされていた複数の信号線Yを電気的に接続して短絡させることとは、いずれも正極性・負極性の書込みデータ信号が印加される信号線同士を短絡するという共通の技術に関するものである。
よって、引用発明1において正極性・負極性の書込みデータ信号が印加される相互に隣接する2本の信号線同士をスイッチ1-7-1,1-7-2,...で短絡するに際し、引用発明3と同様に、ゲート線G1,G2,...,Gnに印加されるゲート電位を全てオフの状態とした1走査線期間のブランキング期間中に信号線を短絡することは、当業者が容易になし得ることである。

したがって、引用発明1において上記相違点5に係る本願補正発明の発明特定事項を採用することは、引用発明1,3に基づいて、当業者が容易に想到し得る事項である。

[相違点6]について
引用発明1は、アンプ1-5-1,1-5-2,...をハイインピーダンスとした状態で信号線を短絡するものであるから、実質的に、画像データを供給するための回路との接続がオフとなった状態の信号線を短絡させるものであるといえる。そうすると、相違点1,3,4について上記で検討したように、引用発明1,2から容易に得られる3本の信号線を1ブロックとし、本願補正発明のセレクタスイッチに相当する薄膜トランジスタを設けた構成においても、アンプ1-5-1,1-5-2,...をハイインピーダンスとして画像データを供給するための回路との接続がオフとなった状態の信号線を短絡させるものであるといえる。

一方、引用発明3は上記のとおり、k本の信号線Yを一単位として所定の入力線5に接続してまとめ駆動するための水平スイッチHSW1?HSWiを備え、水平スイッチHSW1?HSWiをブランキング期間中一時的にオフ状態にして信号線Yを外部のビデオドライバから一時的に切り離した状態で、互いに反対極性の映像信号sig1?sigkがサンプリングされていた複数の信号線Yを電気的に接続して短絡させるものである。
そして、引用発明3の信号線Yを外部のビデオドライバから一時的に切り離した状態で複数の信号線Yを電気的に接続することは、引用発明1の画像データを供給するための回路との接続がオフとなった状態の信号線を短絡させることに相当している。
さらに、引用発明3の水平スイッチHSW1?HSWiと、引用発明2の薄膜トランジスタ11とは、1水平走査期間に出力される時系列の画素信号を複数の信号線に時分割駆動で順次供給するためのスイッチである点で共通するものである。

よって、引用発明1と引用発明3とはいずれも画像データを供給するための回路との接続がオフとなった状態の信号線を短絡させるものであることと、引用発明2の薄膜トランジスタ11と引用発明3の水平スイッチHSW1?HSWiとの機能の共通性とを総合勘案すれば、引用発明1,2から容易に得られる3本の信号線を1ブロックとし、本願補正発明のセレクタスイッチに相当する薄膜トランジスタを設けた構成において、正極性・負極性の書込みデータ信号が印加される相互に隣接する2本の信号線同士をスイッチ1-7-1,1-7-2,...で短絡するに際し、信号線と画像データを供給するための回路との接続をオフとなった状態とする手段として、アンプ1-5-1,1-5-2,...をハイインピーダンスとすることに代えて、セレクタスイッチ11に相当する薄膜トランジスタをオフとすることは、当業者が適宜なし得る設計変更に過ぎない。

したがって、引用発明1において上記相違点6に係る本願補正発明の発明特定事項を採用することは、引用発明1?3に記載された発明に基づいて、当業者が容易に想到し得る事項である。

また、本願補正発明によってもたらされる効果についても、引用発明1?4から当業者が予測し得る範囲内のものである。

したがって、本願補正発明は、引用発明1?4に基づいて、当業者が容易に発明をすることができたものである。

オ 小括
よって、本願補正発明は、引用発明1?4に基づいて、当業者が容易に発明をすることができたものものであるから、特許法第29条第2項の規定により、特許出願の際独立して特許を受けることができない。

(3)補正の却下の決定についてのまとめ
以上のとおり、本件補正で請求項1を対象とする補正は、平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第5項において準用する同法第126条第5項の規定に違反するので、本件補正は、同法第159条第1項において読み替えて準用する同法第53条第1項の規定により却下すべきものである。

第3 本願発明
本件補正は上記のとおり却下されることになったから、この出願の請求項1に係る発明(以下「本願発明」という。)は、平成22年3月17日付け手続補正により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項1に記載された事項により特定される次のとおりのものと認める。
「 基板上に複数行のゲート線と複数列の信号線とをマトリックス状に配線し、これらの各交点に画素を配置してなる表示領域と、
前記信号線のうち隣り合う信号線に逆極性の画素信号を出力すると共に、これらの信号線に出力する画素信号の極性を1水平走査期間毎に反転させる水平駆動回路と、
前記信号線のうちの互いに隣会う複数本を1ブロックとし、前記水平駆動回路から1水平走査期間に出力される時系列の画素信号を当該1ブロック内の各信号線に時分割駆動で順次供給するセレクタスイッチとを備えた液晶表示装置において、
前記ゲート線に印加されるゲート電位を全てオフの状態とした1水平走査期間のブランキング期間中に、前記信号線のうち逆極性の画素信号が印加された後でかつ前記セレクタスイッチによって前記水平駆動回路との接続がオフとなった状態の信号線をショートさせるためのリセットスイッチを前記基板上に設けると共に、
前記リセットスイッチとして多結晶シリコンを用いた薄膜トランジスタからなるCMOS構成のスイッチを用いており、
前記リセットスイッチの入力端と出力端は、前記セレクタスイッチで時分割駆動される前記互いに隣会う複数本の信号線のうち、逆極性の画素信号が印加される2本の信号線間に電気的に接続されており、
前記リセットスイッチの制御入力端は、前記互いに隣会う複数本の信号線と交差する方向に沿って配線された制御線と電気的に接続されている
ことを特徴とする液晶表示装置。」

第4 当審拒絶理由の概要
当審拒絶理由の概要は、この出願の請求項1?4に係る発明は、その出願前に頒布された上記引用文献1?4に記載された発明に基づいて、その出願前に当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許を受けることができない、というものである。

第5 当審の判断
1 引用文献に記載された発明
引用文献1?4の記載事項及び引用発明1?4については、「第2 2 (2) イ」の項に記載したとおりである。

2 対比及び相違点についての判断
本願発明は、本願補正発明から、「第2 2 (1) ア?エ」に記載した、本件補正による発明特定事項の限定を省いたものである。
そうすると、本願発明の発明特定事項をすべて含み、さらに上記のように発明特定事項を限定した本願補正発明が、「第2 2 (2)」の項に記載したとおり、引用発明1?4に基づいて、当業者が容易に発明をすることができたものであるから、本願発明も同様の理由により、引用発明1?4に基づいて、当業者が容易に発明をすることができたものである。

3 小括
したがって、本願発明は、引用発明1?4に基づいて、当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許を受けることができない。

第6 むすび
以上のとおり、本願発明は、特許法第29条第2項の規定により特許を受けることができないものであるから、他の請求項に係る発明ついて検討するまでもなく、本願は拒絶すべきものである。

よって、結論のとおり審決する。
 
審理終結日 2010-07-14 
結審通知日 2010-07-20 
審決日 2010-08-02 
出願番号 特願平11-319007
審決分類 P 1 8・ 121- WZ (G09G)
P 1 8・ 575- WZ (G09G)
最終処分 不成立  
前審関与審査官 安藤 達哉福村 拓  
特許庁審判長 江塚 政弘
特許庁審判官 山川 雅也
波多江 進
発明の名称 液晶表示装置  
代理人 山本 孝久  
代理人 吉井 正明  
代理人 森 幸一  

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