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審決分類 審判 査定不服 5項独立特許用件 特許、登録しない。 H01L
審判 査定不服 1項3号刊行物記載 特許、登録しない。 H01L
審判 査定不服 特17条の2、3項新規事項追加の補正 特許、登録しない。 H01L
管理番号 1224220
審判番号 不服2007-26646  
総通号数 131 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2010-11-26 
種別 拒絶査定不服の審決 
審判請求日 2007-09-27 
確定日 2010-09-30 
事件の表示 特願2002-106320「MOS半導体装置」拒絶査定不服審判事件〔平成15年10月24日出願公開,特開2003-303961〕について,次のとおり審決する。 
結論 本件審判の請求は,成り立たない。 
理由 第1 手続の経緯

本願は,平成14年4月9日の出願であって,平成19年4月20日付けで拒絶理由通知がされ,同年8月22日に拒絶査定がされ,これに対し,同年9月27日に拒絶査定不服審判が請求されるとともに,同年10月26日付けで手続補正がされたものである。

第2 平成19年10月26日付けの手続補正について

[補正却下の決定の結論]
平成19年10月26日付けの手続補正を却下する。

[理由]
1 本件補正の内容
(1)平成19年10月26日付けの手続補正(以下「本件補正」という)は,補正前の特許請求の範囲の請求項1を,補正後の特許請求の範囲の請求項1とするものであり,本件補正前後の請求項1の記載は,次のとおりである。

ア 補正前の請求項1
「【請求項1】 一導電型の半導体基板と,
少なくとも前記基板表面に積層された逆導電型のエピタキシャル層と,
前記基板と前記エピタキシャル層との間に形成される逆導電型の埋め込み層と,
前記エピタキシャル層にチャネル形成領域となる一導電型の拡散領域と,
前記エピタキシャル層にそれぞれソース領域またはドレイン取り出し領域となる第1の逆導電型の拡散領域と,
前記エピタキシャル層表面に多結晶シリコンからなるゲート電極とを具備し,
前記一導電型の拡散領域はソース領域となる前記第1の逆導電型の拡散領域側のみを囲むように形成されており,かつ,前記一導電型の拡散領域は少なくとも前記ゲート電極下部領域の一部を含むように形成されていることを特徴とするMOS半導体装置。」

イ 補正後の請求項1
「【請求項1】 一導電型の半導体基板と,
少なくとも前記基板表面に積層された逆導電型のエピタキシャル層と,
前記基板と前記エピタキシャル層との間に形成される逆導電型の埋め込み層と,
前記エピタキシャル層にチャネル形成領域となる一導電型の拡散領域と,
前記エピタキシャル層にそれぞれソース領域またはドレイン取り出し領域となる第1の逆導電型の拡散領域と,
前記エピタキシャル層表面に多結晶シリコンからなる中央とその周辺にリング状に形成されているゲート電極とを具備し,
前記一導電型の拡散領域はソース領域となる前記第1の逆導電型の拡散領域側のみを囲むように形成されており,かつ,前記一導電型の拡散領域は少なくとも前記ゲート電極下部領域の一部を含むように形成されていることを特徴とするMOS半導体装置。」

(2)よって,本件補正の内容は以下のとおりである。
・本件補正前の請求項1における「ゲート電極」を,「中央とその周辺にリング状に形成されているゲート電極」と補正する。

2 新規事項の追加の有無についての検討
本件補正が,平成14年法律第24号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第3項(以下「特許法第17条の2第3項」という。)に規定する要件を充足するか否かについて,以下で検討する。
2-1 当初明細書等の記載
本願の願書に最初に添付した明細書又は図面(以下「当初明細書等」という。)には,本願の「ゲート電極」について,次の記載がある(下線は当審で付加。以下同じ。)。
ア「 【0003】
図10は,従来におけるNチャネル型MOSトランジスタ1の断面図を示したものである。
【0004】
図示の如く,P^(-)型の単結晶シリコン基板2上には,例えば,比抵抗0.1?3.5Ω・cm,厚さ1.0?6.0μmのN^(-)型のエピタキシャル層3が形成されている。そして,基板2およびエピタキシャル層3には,両者を貫通するP^(+)型分離領域4によってNチャネル型MOSトランジスタ1を形成する島領域5が形成されている。そして,基板2とエピタキシャル層3との間にはP^(+)型の埋め込み層6が形成されている。
【0005】
そして,島領域5のエピタキシャル層3には,P^(-)型の拡散領域7がP^(+)型の埋め込み層6と端部で重畳するように形成されている。このP^(-)型の拡散領域7には,ソース領域およびドレイン領域となるN^(-)型の拡散領域8,9およびP^(++)型の拡散領域10が形成されている。そして,N^(-)型の拡散領域8,9には,それぞれソース領域およびドレイン領域の取り出し領域となるN^(++)型の拡散領域11,12が形成されている。
【0006】
そして,エピタキシャル層3表面にはゲート電極13,絶縁層14等が形成される。絶縁層14に形成されたコンタクトホールを介して,ソース電極15,ドレイン電極16およびバックゲート電極17が形成され,図10に示したNチャネル型MOSトランジスタ1が完成する。」
イ「 【0007】
【発明が解決しようとする課題】
上述したように,従来でのMOSトランジスタ1では,ドレイン電極16にソース電極15よりも高い電圧を印加した状態で,ゲート電極13にある一定の電圧を印加する。そして,ゲート電極13下部に位置するP^(-)型の拡散領域7の表面層にN型のチャネル領域を形成し駆動させる。そして,このP^(-)型の拡散領域7にはバックゲート電極17を介して一定の電圧が印加されることで,寄生効果を防止していた。」
ウ「 【0010】
【課題を解決するための手段】
本発明は,上記した従来の課題に鑑みてなされたもので,本発明であるMOS半導体装置では,一導電型の半導体基板と,少なくとも前記基板表面に積層された逆導電型のエピタキシャル層と,前記基板と前記エピタキシャル層との間に形成される逆導電型の埋め込み層と,前記エピタキシャル層にチャネル形成領域となる一導電型の拡散領域と,前記エピタキシャル層にそれぞれソース領域またはドレイン取り出し領域となる第1の逆導電型の拡散領域と,前記エピタキシャル層表面に多結晶シリコンからなるゲート電極とを具備し,前記一導電型の拡散領域はソース領域となる前記第1の逆導電型の拡散領域側のみを囲むように形成されており,かつ,前記一導電型の拡散領域は少なくとも前記ゲート電極下部領域の一部を含むように形成されていることを特徴とする。」
エ「 【0015】
先ず,図1に示した第1の実施例を説明する。
【0016】
図示の如く,P^(-)型の単結晶シリコン基板22上には,例えば,比抵抗0.1?3.5Ω・cm,厚さ1.0?6.0μmのN^(--)型のエピタキシャル層23が形成されている。そして,基板22およびエピタキシャル層23には,両者を貫通するP^(+)型の分離領域24によって島領域25が形成されている。本実施の形態では,島領域25のみを図示しているが,その他複数の島領域が形成され,例えば,同様にNチャネル型のMOSトランジスタ,Pチャネル型のMOSトランジスタ,NPN型のトランジスタ等が形成されている。
【0017】
この分離領域24は,基板22表面から上下方向に拡散した第1の分離領域26およびエピタキシャル層23の表面から拡散した第2の分離領域27から成る。そして,両者が連結することでエピタキシャル層23を島状に分離する。また,P^(+)型分離領域24上には,LOCOS酸化膜28が形成されていることで,より素子間分離が成される。以下,本発明であるNチャネル型MOSトランジスタ21の構造について説明する。
【0018】
図示の如く,基板22上にはN^(--)型のエピタキシャル層23が形成されている。基板22とエピタキシャル層23との間にはN^(+)型の埋め込み層29が形成されている。エピタキシャル層23には,チャネル形成領域となるP^(-)型の拡散領域30が形成されている。そして,P^(-)型の拡散領域30には,P^(++)型の拡散領域33およびソース領域となるN^(++)型の拡散領域31が形成されている。一方,P^(-)型の拡散領域30が形成されていないエピタキシャル層23には,ドレイン取り出し領域となるN^(++)型の拡散領域32が形成されている。そして,エピタキシャル層23上にはゲート酸化膜34が形成されており,このゲート酸化膜34上には,例えば,多結晶シリコン(ポリシリコン)より成るゲート電極35が形成されている。」
オ「 【0019】
そして,ゲート電極35を含めてエピタキシャル層23表面には絶縁層36が形成されている。この絶縁層36にはコンタクトホールが形成され,このコンタクトホールを介してドレイン電極38,ソース電極37が,例えば,アルミニウム(Al)により形成されている。更に,P^(-)型の拡散領域30に形成されたP^(++)型の拡散領域33にはバックゲート電極39が,例えば,アルミニウム(Al)により形成されコンタクトしている。この構造により,図示の如きMOSトランジスタ21が完成する。」
カ「 【0020】
そして,本発明のMOSトランジスタ21における第1の特徴としては,P^(-)型の拡散領域30が,少なくともゲート電極35下部領域の一部に位置するように形成することである。
【0021】
つまり,従来におけるMOSトランジスタ1(図10参照)の問題点として説明したように,P^(-)型の拡散領域7(図10参照)内にN^(-)型の拡散領域8,9を形成することは不純物濃度の点で困難であった。また,特に,N^(-)型の拡散領域8,9の濃度をP^(-)型の拡散領域7の不純物濃度より高くすることで,所望の耐圧性が得られにくいという問題があった。そこで,本発明のMOSトランジスタ21では,特に,高電圧が印加されるドレイン電極38側では,N^(--)型のエピタキシャル層23をドレイン領域として用いている。
【0022】
具体的には,図示の如く,P^(-)型の拡散領域30はチャネル形成領域として用いられるため,少なくともゲート電極35の下部領域に位置するように形成されている。そして,P^(-)型の拡散領域30にN^(++)型の拡散領域31をソース領域として形成している。一方,ドレイン電極38側ではP^(-)型の拡散領域30は形成されず,エピタキシャル層23のみの構造となっている。そして,エピタキシャル層23にN^(++)型の拡散領域32がドレイン取り出し領域として用いられている。この構造により,本発明のMOSトランジスタ21では,以下に説明する効果を得ることができる。」
キ「 【0027】
上述したように,本発明のMOSトランジスタ21では,耐圧性を必要とする場合は図1に示す如く構造とすることができる。一方,MOSトランジスタ21の耐圧性とスイッチング時におけるON抵抗とのバランスを目的とする場合は図2に示す如く構造とすることができる。更に,図1および図2の構造において,P^(-)型の拡散領域30の端部をゲート電極35の下部領域のどの位置まで形成するかにより,空乏層形成領域が異なる。そのため,本発明のMOSトランジスタ21では,P^(-)型の拡散領域30の形成領域は耐圧性とスイッチング時におけるON抵抗とのバランスを考慮して形成することができる。」
ク「 【0028】
ここで,第1の実施の形態では,ドレイン取り出し領域となるN^(++)型の拡散領域32はゲート電極35の下部領域に位置しないように形成している。これは,MOSトランジスタ21のOFF時に,つまり,ゲート電極35がグランド電圧,ドレイン電極が高電圧の状態では,ゲート電極35下部領域のエピタキシャル層23表面がP型反転する。そして,このP型反転領域とN^(++)型の拡散領域32とが接触することで,耐圧特性が得られないからである。そのため,上述の如く,第1の実施例では,P型反転とN^(++)型の拡散領域32との間にN^(--)型のエピタキシャル層23を位置させることで耐圧特性の悪化を防止する。尚,第2の実施の形態では,上述の問題をN^(-)型の拡散領域40で解決することができる。」
ケ「 【0036】
次に,図6に示す如く,先ず,エピタキシャル層23の所望の領域にLOCOS酸化膜28を形成する。図示はしていないが,エピタキシャル層23の表面を熱酸化して全面にシリコン酸化膜を,例えば,0.03?0.05μm程度形成する。そして,この酸化膜上にシリコン窒化膜を,例えば,0.05?0.2μm程度形成した後,LOCOS酸化膜28を形成する部分に開口部が設けられるようにシリコン窒化膜を選択的に除去する。その後,このシリコン窒化膜をマスクとして用い,シリコン酸化膜上から,例えば,800?1200℃程度でスチーム酸化で酸化膜付けを行う。そして,同時に,基板22全体に熱処理を与えLOCOS酸化膜28を形成する。特に,P^(+)型分離領域24上にはLOCOS酸化膜28を形成することで,より素子間分離が成される。ここで,LOCOS酸化膜28は,例えば,厚さ0.5?1.0μm程度に形成される。
【0037】
次に,エピタキシャル層23表面にシリコン酸化膜を,例えば,0.01?0.20μm程度形成する。そして,このシリコン酸化膜をゲート電極35下部ではゲート酸化膜34として用いる。次に,図示はしていないが,このシリコン酸化膜上にポリシリコン膜を,例えば,0.2?0.3μm程度堆積させる。その後,このポリシリコン膜に,N型不純物,例えば,リン(P)を加速電圧20?65keV,導入量1.0×10^(13)?1.0×10^(15)/cm^(2)でイオン注入する。そして,ゲート電極35形成領域以外のポリシリコン膜を公知のフォトリソグラフィ技術により除去する。このとき,P^(+)型の第2の埋め込み層27が同時に拡散する。」
コ「 【0043】
【発明の効果】
本発明によれば,第1に,MOS半導体装置では,ソース領域を囲むようにチャネル形成領域となるP^(-)型の拡散領域の端部を少なくともゲート電極下部領域の一部に位置するように形成している。そして,ドレイン領域としてN^(--)型のエピタキシャル層を利用していることに特徴を有する。そのことで,高電圧が印加されるドレイン電極側に空乏層形成領域を広く確保することができる。その結果,高耐圧特性の優れたMOS半導体装置を実現できる。」

2-2 検討
(1)上記によれば,当初明細書等には,本願の「ゲート電極」について,
・エピタキシャル層上に形成されていること(上記ア,エ)。
・多結晶シリコン(ポリシリコン)からなること(上記ウ)。
・ゲート電極下部領域の一部に拡散領域が形成されていること(上記ウ,カ,キ,コ)。
・ゲート電極下部領域にドレイン取り出し領域が形成されていないこと(上記ク)。
・ゲート電極の上に絶縁層が形成されていること。(上記オ)
が記載されているといえる。しかしながら,上記ア,ウ?ク,コは,本願の「ゲート電極」が「中央とその周辺にリング状に形成されている」ことを記載したものではない。

(2)更に検討すると,当初明細書等の図1,6には,エピタキシャル層上に形成された3つのポリシリコン膜が示されており,上記ケの「ゲート電極35形成領域以外のポリシリコン膜を公知のフォトリソグラフィ技術により除去する。」との記載と併せて見ると,当初明細書の図1,6に示された3つのポリシリコン膜は,「ゲート電極35形成領域」に形成されたポリシリコン膜であると理解できる。ここで,本願における「ゲート電極」の機能については,上記イに「ゲート電極13にある一定の電圧を印加する。そして,ゲート電極13下部に位置するP^(-)型の拡散領域7の表面層にN型のチャネル領域を形成し駆動させる。」との記載がある。
当該記載は,ソース・ドレイン領域間に位置するゲート電極の周知の動作を説明するものであるから,上記3つのポリシリコン膜のうち,中央のポリシリコン膜の機能の説明したものと理解でき,上記3つのポリシリコン膜のうち周辺のポリシリコン膜,すなわち,図1においてLOCOSとソース領域の間及びドレイン取り出し領域とLOCOSとの間にあるポリシリコン膜が,それぞれどのような機能を果たすのかを説明したものではないことが明らかである。他に,当初明細書等において,上記周辺のポリシリコン膜の機能について説明した箇所は見当らない。
したがって,上記周辺部のポリシリコン膜は,当初明細書等においてその技術的意義が何ら説明されていない膜であり,当初明細書等の記載から,ゲート電極として認識することも,リング状であることの技術的必然性を有すると理解することもできないものといわざるを得ない。

(3)審判請求人は,請求の理由において,ゲート電極が「中央とその周辺にリング状に形成されている」点を,本願発明と引用文献に記載された技術との相違点として強調している。

(4)そうすると,本件補正の内容は,当業者によって当初明細書等の記載を総合することによって導かれる技術的事項との関係において,新たな技術的事項を導入しないものということはできない。

2-3 新規事項追加についてのまとめ
以上のとおり,本件補正は,当初明細書等に記載した事項の範囲内においてするものではないから,特許法第17条の2第3項の規定に違反するものである。

3 独立特許要件についての検討
以上で検討したとおり,本件補正は,特許法第17条の2第3項に規定に違反するものであるが,仮にそうでないとして,本件補正後の特許請求の範囲の請求項1に記載されている事項により特定される発明が,特許出願の際独立して特許を受けることができるものであるか否かについて,以下で更に検討する。

3-1 本件補正後の請求項1に係る発明
本件補正後の請求項1に係る発明(以下「補正発明」という。)は,本件補正により補正された特許請求の範囲の請求項1に記載されたとおりのものである(上記1(1)イ)。

3-2 引用例に記載された事項と引用発明
(1)原査定の拒絶の理由に引用された,本願の出願日前に日本国内において頒布された刊行物である,特表平10-506755号公報(以下「引用例」という。)には,図2,6,7とともに,次の記載がある。

ア「図2はこの発明の一つの実施例によるエンハンストドリフト領域を含むLDMOSトランジスタの断面図である。
(中略)
図6はこの発明の一つの実施例による網状のゲートおよび菱形のソースおよびドレーン領域を有するセル状トランジスタの上面図である。
図7は図6の線7-7でみたトランジスタ構造の一部の断面図を含む斜視図であってエンハンストドリフト領域を示す図である。」(第8頁第29行?第9頁第11行)

イ「好適な実施例の詳細な説明
図2はこの発明によるトランジスタの一実施例の種々の領域および層を図解している。一つの実施例における出発基板は抵抗率およそ6オームセンチメートルのP型シリコン基板20である。その基板20の表面に慣用の技術を用いて厚さ約10ミクロンのN^(-)エピタキシアル層22を成長させる。一つの実施例ではエピタキシアル層22の抵抗率は約0.8オームセンチメートルである。トランジスタは,N^(-)エピタキシアル層に形成する代わりにP型基板20内のNウェルに形成することもできる。
代替的な実施例では,基板20はN型シリコン基板にする。その代替的実施例では,エピタキシアル層なしにトランジスタを基板内に直接に形成する。ここに記載する実施例すべてにおいて,導電型は逆にできる。
必要があれば,N^(+)埋込み層23をN^(-)エピタキシアル層22と基板20との間の境界面に周知の技術により形成して,寄生PNPトランジスタのベータを低減できる。
次にN^(-)エピタキシアル層22の表面上にゲート酸化物の薄い(例えば500オングストローム)層24を成長させる。 ゲート酸化物24の表面にはポリシリコン層を厚さ約5,000オングストロームに堆積させ,慣用のフォトリソグラフィ技術およびエッチング技術により区画付与してポリシリコンゲート26を形成する。このポリシリコンは予めドープしておくか後のドープ工程でドープして導電性を与える。好適な実施例では,ポリシリコンを高濃度N型にドープする。
次にホウ素をイオン打込みしてP^(-)型本体29を形成する。これらイオンの押込みはすぐ後に行うかさらに後の加熱工程で行う。一つの実施例では,本体29の不純物濃度は1×E18イオン/cm^(3)程度であるが,この濃度はトランジスタの所望の特性によりかなり変わる。次に,P^(+)型本体28をイオン打込みにより本体29に形成する。
Nエンハンストドリフト領域31を次に形成する。このNエンハンストドリフト領域31はオン抵抗を実質的に減少させるが,驚くべきことに降伏電圧には目立った低下を生じさせない。領域31の形成の一つの実施例ではゲート26とセルフアラインしてリンイオンをエネルギー80KeV,線量4-8E13/cm^(2)でイオン打込みする。比較的低い線量であるので,ある実施例ではリンイオン打込みを全面打込みすることもできる。線量を5E11程度まで下げても有利な結果が生ずる。次に,窒素雰囲気中で60分にわたり1100℃に保ってリンイオンを押し込む。その結果,領域31の深さは約1.7ミクロンになり,表面の濃度は約8E17イオン/cm^(3)になる。この工程を経て得られた領域31の面積抵抗は約200オーム/スクェアである。リン濃度を大きくするとオン抵抗は低下する。
次に,N^(+)ソース領域32およびN^(+)ドレーン領域34の形成に第2のリンイオン打込みプロセスを用いる。
さらに,慣用の技術により金属ソースコンタクト37およびドレーンコンタクト38を形成する。」(第9頁第17行?第10頁第29行)

ウ「図6の線7-7で見た部分断面図である図7に関連づけて図6のトランジスタを説明する。図6,図7および図2において同じ参照数字で示した構成素子は実質的に互いに同一であり,改めて詳述はしない。
一つの実施例における出発基板はP型シリコン基板20である。この基板20の表面に慣用技術によりN-エピタキシアル層22を成長させる。
次に,N-エピタキシアル層22の表面に薄いゲート酸化物層24を成長させる。さらに,ゲート酸化物層24の表面にポリシリコン層を堆積させ,ポリシリコンゲート26を形成するよう区画する。
図6に示すとおり,ゲート26は菱形開口を有する網目模様に形成する。しかし,これ以外の形状,すなわち八角形,円形,三角形,正方形などの形状の開口を伴うトランジスタを形成することもできる。菱形開口を用いたこの発明の一つの実施例では,菱形開口の内角は78°および102°であり,互いに相対する78°の内角がその菱形の長い方の対角線と交わり,互いに相対する102°の内角が短い方の対角線と交わる。菱形開口によるこれ以外の実施例では,鋭角内角は約45°から85°の範囲,鈍角内角は約135°から95°の範囲にできる。」(第13頁第1行?第17行)

(2)以上を整理すると,引用例には次の事項が記載されている。
・上記アに摘記した「図2はこの発明の一つの実施例によるエンハンストドリフト領域を含むLDMOSトランジスタの断面図である。」との記載から,引用例には「LDMOSトランジスタ」が記載されている。
・上記イに摘記した「出発基板は抵抗率およそ6オームセンチメートルのP型シリコン基板20である。その基板20の表面に慣用の技術を用いて厚さ約10ミクロンのN^(-)エピタキシアル層22を成長させる。」との記載から,引用例には「P型シリコン基板20と,少なくとも前記基板表面に積層されたN^(-)エピタキシャル層22」が記載されている。
・上記イに摘記した「N^(+)埋込み層23をN^(-)エピタキシアル層22と基板20との間の境界面に周知の技術により形成して」との記載から,引用例には「前記基板と前記エピタキシャル層との間に形成されるN^(+)埋込み層23」が記載されている。
・ 上記イによれば,引用例には「N^(+)ソース領域32およびN^(+)ドレーン領域34の形成に第2のリンイオン打込みプロセスを用いる」と記載され,また,図2にはN^(+)ソース領域32およびN^(+)ドレーン領域34がN^(-)エピタキシャル層22に形成されていることが示されているから,引用例には「前記エピタキシャル層に形成されたN^(+)ソース領域32及びN^(+)ドレーン領域34」が記載されている。
・上記イに摘記した「次にN^(-)エピタキシアル層22の表面上にゲート酸化物の薄い(例えば500オングストローム)層24を成長させる。」,「ゲート酸化物24の表面にはポリシリコン層を厚さ約5,000オングストロームに堆積させ,慣用のフォトリソグラフィ技術およびエッチング技術により区画付与してポリシリコンゲート26を形成する。」との記載,上記ウに摘記した「ゲート26は菱形開口を有する網目模様に形成する」との記載から,引用例には「前記エピタキシャル層表面に菱形開口を有する網目模様に形成されているポリシリコンゲート26」を具備することが記載されている。
・図2には,「P^(-)型本体29」が,「N^(+)ソース領域32およびN^(+)ドレーン領域34」を具備するLDMOSトランジスタにおいて,ポリシリコンゲート26下部領域の一部を含むように形成されていることが示されているから,「P^(-)型本体29」は「チャネル形成領域となる」ものといえる。また,図2から,「P^(-)型本体29」は,N^(+)ソース領域側のみを囲むように形成されていると理解できる。

(3)上記(2)によれば,引用例には次の発明(以下「引用発明」という。)が記載されているものと認められる。
「P型シリコン基板20と,
少なくとも前記基板表面に積層されたN^(-)エピタキシャル層22と,
前記基板と前記エピタキシャル層との間に形成されるN^(+)埋込み層23と,
前記エピタキシャル層にチャネル形成領域となるP^(-)型本体29と,
前記エピタキシャル層に形成されたN^(+)ソース領域32及びN^(+)ドレーン領域34と,
前記エピタキシャル層表面に菱形開口を有する網目模様に形成されているポリシリコンゲート26とを具備し,
前記P^(-)型本体29はN^(+)ソース領域側のみを囲むように形成されており,かつ,前記P^(-)型本体は少なくとも前記ゲート電極下部領域の一部を含むように形成されていることを特徴とするLDMOSトランジスタ。」

3-3 検討
(1)補正発明と,引用発明とを対比する。
ア 引用発明における「LDMOSトランジスタ」は,補正発明における「MOS半導体装置」に相当し,以下同様に,「P型シリコン基板20」は「一導電型の半導体基板」に,「N^(-)エピタキシャル層22」は「逆導電型のエピタキシャル層」に,「N^(+)埋込み層23」は「逆導電型の埋め込み層」に,「P^(-)型本体29」は「一導電型の拡散領域」に,それぞれ相当する。また,引用発明における「前記エピタキシャル層に形成されたN^(+)ソース領域32及びN^(+)ドレーン領域34」は,補正発明における「前記エピタキシャル層にそれぞれソース領域またはドレイン取り出し領域となる第1の逆導電型の拡散領域」に相当する。
イ 引用発明における「前記P^(-)型本体29はN^(+)ソース領域側のみを囲むように形成されており,かつ,前記P^(-)型本体は少なくとも前記ゲート電極下部領域の一部を含むように形成されている」との事項は,補正発明における「 前記一導電型の拡散領域はソース領域となる前記第1の逆導電型の拡散領域側のみを囲むように形成されており,かつ,前記一導電型の拡散領域は少なくとも前記ゲート電極下部領域の一部を含むように形成されている」との事項に相当する。
ウ 引用例の図6には,単位LDMOSトランジスタセルを複数個接続したものが示されているところ,一対のソース・ドレインを具備する単位トランジスタセルについてみると,引用発明の「菱形開口を有する網目模様に形成されているポリシリコンゲート26」は,図6における線7-7とその中点近傍で略垂直に交差するポリシリコンと,線7-7を囲む長方形のポリシリコンからなるものと理解できる。そして,上記「線7-7とその中点近傍で略垂直に交差するポリシリコン」が,補正発明における「中央」の「ゲート電極」に,上記「線7-7を囲む長方形のポリシリコン」が,補正発明における「周辺にリング状に形成されているゲート電極」に,それぞれ相当する。すなわち,引用発明における「菱形開口を有する網目模様に形成されているポリシリコンゲート26」は,補正発明における「多結晶シリコンからなる中央とその周辺にリング状に形成されているゲート電極」に相当するものである。

(2)以上のとおり,引用発明は補正発明の相当する構成をすべて備えているから,補正発明は,引用発明と同一である。
よって,補正発明は,引用例に記載された発明であるから,特許法第29条第1項第3号に掲げる発明に該当し,特許法第29条第1項柱書きの規定により特許を受けることができない。

3-4 独立特許要件についてのまとめ
以上のとおり,本件補正は,本件補正後の特許請求の範囲の請求項1に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができないものであるから,平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第5項(以下「特許法第17条の2第5項という。)において準用する同法第126条第5項の規定に適合しない。

4 補正却下の決定についてのまとめ
上記2,3で検討したとおり,本件補正は,特許法第17条の2第3項の規定に違反するものであり,仮にそうでないとしても,特許法第17条の2第5項において準用する同法第126条第5項の規定に適合しないものであるから,同法第159条第1項において読み替えて準用する同法第53条第1項の規定により却下すべきものである。

第3 本願発明について
1 本願発明
平成19年10月26日付けの手続補正は上記のとおり却下されたので,本願の請求項1?3に係る発明は,願書に最初に添付した明細書及び図面の記載からみて,その特許請求の範囲の請求項1?3に記載された事項により特定されるものであり,そのうちの請求項1に係る発明(以下「本願発明」という。)は,上記第2,1(1)アに摘記したとおりのものである。

2 引用発明
引用発明は,上記第2,3-2(3)で認定したとおりのものである。

3 対比・判断
上記第2,1(2)で検討したように,補正発明は,本件補正前の請求項1の「ゲート電極」について,「中央とその周辺にリング状に形成されている」点を限定したものである。
そうすると,本願発明の構成要件をすべて含み,これをより限定したものである補正発明が,上記第2,3において検討したとおり,引用発明と同一であるから,本願発明も,同様の理由により,引用発明と同一であるということができる。

4 本願発明についてのまとめ
以上検討したとおり,本願発明は,特許出願前に日本国内において頒布された刊行物である引用例に記載された発明であるから,特許法第29条第1項第3号に掲げる発明に該当し,特許法第29条第1項柱書きの規定により特許を受けることができない。

第4 結言
以上のとおりであるから,本願は,他の請求項に係る発明について検討するまでもなく,拒絶をすべきものである。
よって,結論のとおり審決する。
 
審理終結日 2010-07-21 
結審通知日 2010-07-27 
審決日 2010-08-16 
出願番号 特願2002-106320(P2002-106320)
審決分類 P 1 8・ 575- Z (H01L)
P 1 8・ 113- Z (H01L)
P 1 8・ 561- Z (H01L)
最終処分 不成立  
前審関与審査官 河口 雅英  
特許庁審判長 相田 義明
特許庁審判官 小川 将之
近藤 幸浩
発明の名称 MOS半導体装置  
代理人 ▲角▼谷 浩  

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