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| 審決分類 |
審判 査定不服 2項進歩性 特許、登録しない。 G06F |
|---|---|
| 管理番号 | 1226816 |
| 審判番号 | 不服2007-16345 |
| 総通号数 | 133 |
| 発行国 | 日本国特許庁(JP) |
| 公報種別 | 特許審決公報 |
| 発行日 | 2011-01-28 |
| 種別 | 拒絶査定不服の審決 |
| 審判請求日 | 2007-06-11 |
| 確定日 | 2010-11-08 |
| 事件の表示 | 特願2002-572579「リードデータ用のシステムレイテンシーレベライゼーション」拒絶査定不服審判事件〔平成14年 9月19日国際公開、WO02/73619、平成16年 8月12日国内公表、特表2004-524641〕について、次のとおり審決する。 |
| 結論 | 本件審判の請求は、成り立たない。 |
| 理由 |
第1.手続の経緯 本願は、 2002年3月12日(パリ条約による優先権主張外国庁受理2001年3月13日、米国)を国際出願日とする出願であって、 平成15年11月13日付けで国際出願翻訳文提出書が提出され、 平成18年5月22日付けで最初の拒絶理由通知(同年同月26日発送)がなされ、 同年11月27日付けで意見書が提出されるとともに、手続補正がなされ、 平成19年3月8日付けで拒絶査定(同年同月13日発送)がなされ、 同年6月11日付けで審判請求がされ、 同年7月11日付けで手続補正がなされたものである。 なお、同年8月27日付けで審査官により前置報告がなされ、平成21年11月24日付けで当審より審尋(同年同月27日発送)がなされ、これに対して、平成22年5月27日付けで回答書が提出されている。 第2.本願発明の認定 本願の請求項1に係る発明(以下、「本願発明」と言う。)は、上記平成19年7月11日付けの手続補正により補正された明細書、特許請求の範囲及び図面の記載からみて、本願の特許請求の範囲の請求項1に記載されたとおりの次のものと認められる。 「メモリアレイと、 前記メモリアレイに結合したコントロール回路と、 前記コントロール回路に結合した少なくとも1本のコンフィギュレーションラインを備えたメモリデバイスであって、 前記コントロール回路は、前記メモリデバイスの最小デバイスリードレイテンシーにクロックサイクル数を加えたデバイスリードレイテンシーで前記メモリデバイスをオペレートし、前記クロックサイクル数は、前記少なくとも1本のコンフィギュレーションライン上の有効な信号の状態に基づくことを特徴とするメモリデバイス。」 第3.引用発明の認定 原審が拒絶理由通知において引用した国際公開第98/15897号(1998年4月16日国際公開。以下、「引用例1」という。)には、図面とともに以下の技術事項が記載されている。(なお、引用例1に関する以下で示す各記載事項に付した仮訳は、引用例1により国際公開された国際特許出願の我が国における公表特許公報である特表2001-505684号公報に基づくものである。) (1-1) 「In the example just given, there are four sources of time delay, including the propagation time of a read command from the controller to the chip, the time required for the chip to power its internal registers and channel the proper output onto the data bus, and the time required for propagation of the output back to the controller. The fourth source of time delay, present in systems which have split data busses (e.g., with separate, parallel data busses carrying bit-groups of different significance), is controller delay caused by slow retrieval along one of the parallel data busses. Typically, design efforts have focussed only on reducing the second of these times, that is, on improving internal routing and processing of instructions within memory chips.」(明細書第1頁第27行目?第2頁第11行目、仮訳:この与えられた例では、コントローラからチップへの読み出しコマンドの伝搬時間、チップの内部レジスタに電力を供給し適切な出力をデータバスに伝えるのにチップに必要な時間、およびコントローラーへ出力を戻す伝搬に必要な時間も含めて、時間遅延の4つの源がある。時間遅延の4番目の源は、分割データバスを持つシステムにあり(たとえば、異なる有意性のビットグループを運ぶ別個の並列データバス)、並列データバスの1つに沿った遅い検索によって引き起こされるコントローラの遅延である。典型的に、設計努力は、これらの時間のうち2番目を減らすことのみ、すなわち、メモリチップ内の命令の内部的な経路および処理を改良することのみに集中されてきた。) (1-2) 「FIG. 2 provides timing diagrams for purposes of explaining the problem of simultaneous bus contention. It is desired for the memory system 21 to operate as quickly as possible, so the controller 23 will issue three data read commands on consecutive clock cycles; the first and third of these commands are directed to each of the aforementioned RAM chips 29 and 31, and the second command is unimportant to the present discussion and, so, it is indicated by a dash (-). It is presumed that the system clock has a frequency of 250 megahertz, so the width of each square pulse of FIG. 2A has an associated "high" time of 2 nanoseconds. FIG. 2B illustrates the issuance of two data read operations 39 and 41 by the memory controller, respectively labeled "X" and "Y," which then propagate along the command bus toward their intended RAM chip destinations. FIG. 2C indicates timing of command "X" response by a first one 29 of the RAM chips, whereas FIG. 2D indicates timing of command "Y" response by the second one 31 of the RAM chips. The first chip 29, as indicated by FIG. 2C, receives its command "X" 8 clock cycles after it has been propagated, and beginning on the ninth clock cycle, takes 20 nanoseconds to retrieve and place its output "D-X" onto the data bus. By contrast, the second chip 31, as indicated by FIG. 2D receives its command "Y" only 7 clock cycles after it has been propagated, and it also takes 20 nanoseconds to place its output "D-Y" onto the data bus. If the output for each RAM chip 29 and 31 takes the same amount of propagation time to return to the controller as was the case for the commands to originally reach the RAM chips, then both outputs "D-X" and "D-Y" will arrive at the controller 23 at the same time, as indicated by a hatched block 43 of FIG. 2E. 」(第2頁第29行目?第3頁第31行目、仮訳:図2は、同時に起こるバス競合の問題を説明するためのタイミング図を示す。メモリシステム21ができるだけ高速に動作するのが望ましいので、コントローラ23は、連続したクロックサイクルで、3つのデータの読み出しコマンドを発行する。これらのコマンドの第1および第3が、前述のRAMチップ29および31のそれぞれに送られ、第2のコマンドは、この発明の説明には重要でないのでダッシュ(-)で示されている。システムクロックが250メガヘルツの周波数を持つので、図2の(a)のそれぞれの方形パルスの幅は、関連した2ナノ秒の「ハイ(high)」時間を持つ。図2の(b)は、メモリコントローラによる2つのデータ読み出し操作39および41の発行を示し、それぞれ「X」および「Y」で示されており、これらは、それらの目当てのRAMチップ宛先に向かってコマンドバスに沿って伝わる。 図2の(c)は、第1のRAMチップ29によるコマンド「X」の応答のタイミングを示すのに対し、図2の(d)は、第2のRAMチップ31によるコマンド「Y」の応答のタイミングを示す。第1のチップ29は、図2の(c)により示されるように、それが伝えられた後8クロックサイクルを経て、9番目のクロックサイクルの始まりで、そのコマンド「X」を受け取り、その出力「D-X」を検索してデータバス上に位置づけるのに20ナノ秒かかっている。対称的に、第2のチップ31は、図2の(d)に示されるように、それが伝えられた後7クロックサイクルのみで、そのコマンド「Y」を受け取り、その出力「D-Y」をデータバス上に置くのに20ナノ秒かかっている。それぞれのRAMチップ29および31の出力がコントローラに戻るのに、最初にRAMチップに達するコマンドの場合と同じ伝搬時間がかかるならば、出力「D-X」および「D-Y」の両方とも、同時にコントローラ23に到達する(図2の(e)の斜線をつけたブロック43に示されるように)。) (1-3) 「To this effect, a second form of the invention provides a memory device having a buffer for delaying operations of the memory device. According to this form of the invention, the memory device receives a system clock and has stored in the buffer a number of clock cycles by which it is to delay the device's output. When a data read command is then received, the device can first begin by counting until the number indicated by the buffer is reached, and then commence data fetch operations. Alternatively, the device can immediately fetch data from an internal memory storage area and delay latching its output onto the corresponding data bus by an amount responsive to the buffer's contents.」(第5頁第28行目?第6頁第8行目、仮訳:この趣旨で、この発明の第2の形は、バッファを持つメモリデバイスを提供し、メモリデバイスの動作を遅延させる。この発明のこの形によると、メモリデバイスはシステムクロックを受け取り、デバイスの出力が遅れることになるクロックサイクル数をバッファに格納する。その後、データ読み出しコマンドが受け取られるとき、テバイスは、最初に、バッファにより示される数に達するまでカウントし始め、その後データの取り出し操作を開始する。代わりに、デバイスは、内部のメモリ記憶領域からデータを即座に取り出すことができ、バッファの内容に応答する量だけ、対応するデータバス上へのその出力のラッチを遅らせることができる。) (1-4) 「From this elapsed time, the controller determines the delay time suitable to the particular device, and loads it into the device's buffer. Preferably, this result is performed by detecting a maximum of all response times, and by loading into each buffer a number of clock cycles which delays latching of the corresponding chip's output to synchronize response to the maximum time.」(第6頁第23行目?同頁第29行目、仮訳:この経過時間から、コントローラは、特定のデバイスに適切な遅延時間を判断し、それをデバイスのバッファにロードする。すべての応答時間のうち最大のものを検出することにより、およびその最大時間に応答を同期させるよう、対応するチップの出力のラッチを遅らせるクロックサイクル数を、それぞれのバッファにロードすることにより、この結果が実行されるのが好ましい。) (1-5) 「In accordance with the present invention, the preferred embodiment is memory system 101, indicated in FIG. 3. A memory controller 103, which may be either a CPU or a dedicated memory controller, accesses numerous memory chips 105 which are arranged both serially and in parallel.」(第8頁第26行目?第9頁第1行目、仮訳:この発明による好ましい実施形態は、図3に示されるメモリシステム101である。CPUまたは専用のメモリコントローラのどちらでもよいメモリコントローラ103は、直列および並列に配置される多数のメモリチップ105にアクセスする。) (1-6) 「Once the controller has polled all of the memory chips 105, it then calculates an offset for each chip by which each chip is to delay its output, such that data read operations provide data to the memory controller at the maximum response time. In other words, the controller 103 subtracts the response time for each chip from the maximum, to obtain the offset, and it then programs each chip 105 with the appropriate offset.」(第11頁第7行目?同頁第14行目、仮訳:コントローラがメモリチップ105のすべてをポーリングすると、コントローラは、それぞれのチップのオフセットを計算し、その分だけそれぞれのチップがその出力を遅らせられ、データ読み出し操作が、最大の応答時間でメモリコントローラにデータを提供するようにする。言い換えると、コントローラ103は、最大の応答時間からそれぞれのチップの応答時間を減算し、オフセットを得て、それぞれのチップ105を適切なオフセットでプログラムする。) (1-7) 「FIG. 4 is a block diagram a single chip 105 from FIG. 3. In particular, the preferred chip is a DRAM 123 which includes an internal delay mechanism 121 for synchronizing memory response with other chips; preferably, this delay mechanism includes an output latch and an internal counter and the internal buffer. The DRAM 123 is coupled to the memory controller 103 via a number of communication paths, including (a) the command bus 111, (b) a 16-bit baby-bus 107, (c) the strobe signal 117, (d) a command strobe 125, (e) the system clock 115 and (f) a chip select signal, not seen in FIG. 4.」(第11頁第15行目?同頁第25行目、仮訳:図4は、図3の1つのチップ105のブロック図である。特に、チップはDRAM123であるのが好ましく、DRAM123は、内部遅延メカニズム121を備え、他のチップとのメモリ応答の同期をとる。この遅延メカニズムは、出力ラッチ、内部カウンタおよび内部バッファを有するのが好ましい。DRAM123は、いくつかの通信経路を介してメモリコントローラ103に接続される。この通信経路には、(a)コマンドバス111、(b)16ビットのベビーバス107、(c)ストローブ信号117、(d)コマンドストローブ125、(e)システムクロック115、および図4には示されていないが(f)チップ選択信号が含まれる。) (1-8) 「FIG. 5 is used to indicate the results of the controller's determination of a maximum delay time across all of the chips 105 of FIG. 3. In particular, as was the case in connection with FIG. 2, it is desired for the controller 103 of FIG. 3 to perform data reads on successive clock cycles. In this regard, the controller sends data reads "X" and "Y" (designated by the reference numerals 145 and 147 in FIG. 5B) to two different memory devices which are serially coupled to the controller. These devices may consist of single chips 105 along a single baby-bus 107-1, or alternatively, may consist of plural chips coupled to the controller via different baby-busses 107. The data reads 145 and 147 are the first and third reads of a train of three consecutive data reads, with the middle data read indicated by a dash "-" in FIG. 5B. As with FIG. 2, each data read operation has a propagation time associated with it, and the operations arrive at a corresponding memory device in accordance with the corresponding propagation time. However, implementing the principles of the present invention, the memory device associated with command "Y" is programmed with an offset 149 representing a two clock cycle delay. Thus, that memory device will use its local clock to impose a delay of two clock cycles to the output latch (139 in FIG. 4). The offset corrects each individual chip to respond in accordance with the maximum response time for all of the chips, e.g., each chip has its response slowed to be in sync with the slowest chip. Consequently, presuming that all three of the memory devices are configured in accordance with the present invention, each one of the three data reads will be received on successive clock cycles, as indicated by the reference numeral 151 in FIG. 5E.」(第13頁第1行目?同頁第33行目、仮訳:図5は、図3のチップ105のすべてにわたる最大遅延時間のコントローラの判断の結果を示すのに使用される。特に図2に関連する場合のように、図3のコントローラは、連続クロックサイクルでデータ読み出しを実行するのが望ましい。この点において、コントローラは、データ読み出し「X」および「Y」(図5の(b)の145および147で示される)を、コントローラに直列に接続された2つの異なるメモリデバイスに送る。これらのデバイスは、1つのベビーバス107-1に沿った複数の単一チップ105から構成されることができ、代わりに、異なるベビーバス107を介してコントローラに接続される複数チップから構成されることもできる。データ読み出し145および147は、3つの連続したデータ読み出しの連なりのうちの第1および第3の読み出しであり、中間のデータ読み出しは「-」で示される(図5の(b))。図2のように、それぞれのデータ読み出し操作は、それに関連する伝搬時間を持ち、この操作は、対応する伝搬時間に従って対応するメモリデバイスに到着する。しかし、この発明の原則の実現では、コマンド「Y」に関連するメモリデバイスは、2クロックサイクル遅延を表すオフセット149でプログラムされる。このように、メモリデバイスは、そのローカルクロックを使用して、出力ラッチ(図4の139)に2クロックサイクルの遅延を課す。オフセットは、すべてのチップの最大応答時間に従って応答するよう、それぞれの個々のチップを訂正する。たとえば、それぞれのチップは、一番遅いチップと同期がとれるよう、その応答を遅くさせられる。したがって、すべての3つのメモリデバイスが、この発明に従って構成されると考えると、3つのデータ読み出しのそれぞれは、図5の(e)の参照番号151で示されるように、連続クロックサイクルで受け取られる。) (1-9) 「Returning to FIG. 4, the controller programs delay by loading an offset into the DRAM 123; it performs this programming by writing a number of clock pulses into an internal buffer 153 of the DRAM. Subsequently, when the DRAM 123 receives a data read command outside of the configuration mode, it processes the command in the normal fashion. However, when the product of the read command is presented at the output latch, that product is not immediately gated onto the data bus on the subsequent local clock pulse. Rather, the internal timing and control logic 121 withholds enablement of the sync control line 143 to delay output by an amount indicated by the buffer.」(第14頁第1行目?同頁第12行目、仮訳:図4を再び参照すると、コントローラは、DRAM123にオフセットをロードすることにより遅延をプログラムする。コントローラは、DRAMの内部バッファ153にクロックパルス数を書き込むことによりこのプログラム設定を行う。次に、DRAM123が、構成モード外でデータ読み出しコマンドを受け取るとき、DRAM123は、通常のやり方でそのコマンドを処理する。しかし、読み出しコマンドによる結果が出力ラッチにあるとき、その結果物は、次のローカルクロックパルスで、すぐにはデータバス上にゲートされない。逆に、内部タイミングおよび制御論理131(注:引用例1の原文では121と記載されているが、これは明らかに誤記であり、正しくは131である。)は、同期制御線143のイネーブルを差し控え、バッファにより示される量だけ出力を遅くさせる。) 原審が拒絶理由通知において引用した特開平10-20974号公報(平成10年1月23日出願公開。以下、「引用例2」という。)には、図面とともに以下の技術事項が記載されている。 (2-1) 「【0119】尚、第2の原理による図10のDRAMに於て、高速・高消費電力と低速・低消費電力に切り替えるための制御信号LPは、モードレジスタ236に格納されている。しかし現在一般に用いられるDRAMには使用していないNCピンが数多く存在するので、消費電力切り換え機能を持たせるためにそれらのピンの幾つかを制御入力ピンとしてもよい。 【0120】図19は、図10のDRAMの変形例を示す構成図である。図19に於て、図10と同一の構成要素は同一の番号によって参照され、その説明は省略される。図19のDRAMは、モードレジスタ236C及び制御信号入力バッファ239を含む。図19に示されるように、制御信号LPは、制御信号入力バッファ239に外部から入力される。制御信号入力バッファ23は、入力された制御信号LPを各バッファに供給する。」 原審が拒絶理由通知において引用した特開平10-154395号公報(平成10年6月9日出願公開。以下、「引用例3」という。)には、図面とともに以下の技術事項が記載されている。 (3-1) 「図1には本発明に係る半導体集積回路の一例であるSRAMのブロック図が示される。図1に示されるSRAMは、バイパス機能付きラッチ回路によってアクセスレイテンシ(Lｔc)と転送サイクル(Tc)が制御されるものである。」(【0019】) (3-2) 「前記バイパス機能付きラッチ回路9は、信号ラッチ動作と信号スルー動作を選択できるようにされ、その選択は外部端子20に与えられるレイテンシ選択信号21によって制御される。バイパス機能付きラッチ回路9は、レイテンシ選択信号21のハイレベルによって信号スルー動作を行い、レイテンシ選択信号21のロウレベルではクロック信号に同期したラッチ動作を行う。」(【0024】) 上記(1-9)の記載事項と、引用例1の図面であるFIG.4の記載事項から、DRAM123内において、DRAMコア141(引用例1のFIG.4では”DRAM CORE 141”)と内部タイミングおよび制御論理131(引用例1のFIG.4では”Timing Address Control Logic 131”。)は結合されている、と認められる。 上記(1-9)に「コントローラは、DRAM123にオフセットをロードすることにより遅延をプログラムする。コントローラは、DRAMの内部バッファ153にクロックパルス数を書き込むことによりこのプログラム設定を行う。」と記載されているように、内部バッファ153にオフセットを示すクロックサイクル数が書き込まれるものである。(なお、上記(1-9)では”クロックパルス数”という語が用いられている。その一方で、上記(1-3)には「デバイスの出力が遅れることになるクロックサイクル数をバッファに格納する。」と記載され、上記(1-4)には「対応するチップの出力のラッチを遅らせるクロックサイクル数を、それぞれのバッファにロードする」と記載されているように、この内部バッファ153に書き込まれるものは”クロックサイクル数”とも呼ばれている。つまり、上記(1-9)の”クロックパルス数”という語が”クロックサイクル数”を意味することは、明らかである。) さらに、DRAM123においてDRAMコア141から読み出したデータをデータバス(ベビーバス107)に出力するに際して、上記(1-9)に記載されているように、「内部タイミングおよび制御論理131は、同期制御線143のイネーブルを差し控え、バッファにより示される量だけ出力を遅くさせる」ものであって、また、上記(1-8)に記載されているように、「メモリデバイスは、?(中略)?オフセット149でプログラムされる。このように、メモリデバイスは、?(中略)?出力ラッチ(図4の139)に2クロックサイクルの遅延を課す」ものである。また、引用例1の図面であるFIG.4に記載されているように、Timing Address Control Logic 131(内部タイミングおよび制御論理131)からの信号線143がDRAM CORE 141(DRAMコア141)からの出力をゲートする139を制御するものである。 よって、メモリデバイス(チップ)であるDRAM123内にある内部タイミングおよび制御論理131は、内部バッファ153に書き込まれたクロックサイクル数が示すオフセットの分だけ、DRAMコア141から読み出したデータをデータバス(ベビーバス107)上に置くタイミングを遅延させるために、同期制御線143を介して出力ラッチ139を制御するものである、と認められる。 上記(1-8)及び引用例1の図面であるFIG.5には、内部タイミングおよび制御論理131によりDRAMコア141から読み出したデータをデータバス(ベビーバス107)上に置くタイミングをオフセット分だけ遅延させた場合について示される一方で、上記(1-2)及び引用例1の図面であるFIG.2には、そのようなオフセット分による遅延をさせない場合について示されている。 特に、上記(1-2)に、「図2の(b)は、メモリコントローラによる2つのデータ読み出し操作39および41の発行を示し、それぞれ「X」および「Y」で示されており、これらは、それらの目当てのRAMチップ宛先に向かってコマンドバスに沿って伝わる。」、「図2の(d)は、第2のRAMチップ31によるコマンド「Y」の応答のタイミングを示す。」、「第2のチップ31は、図2の(d)に示されるように、それが伝えられた後7クロックサイクルのみで、そのコマンド「Y」を受け取り、その出力「D-Y」をデータバス上に置く」と記載され、また、引用例1の図面であるFIG.2には、RAMチップがコマンド「Y」を受け取るタイミングは11クロックサイクル目であり、RAMチップがコマンド「Y」に対応する出力データ「D-Y」をデータバスに置くのが17クロックサイクル目であることが記載されている。 その一方で、上記(1-8)に、「この発明の原則の実現では、コマンド「Y」に関連するメモリデバイスは、2クロックサイクル遅延を表すオフセット149でプログラムされる。」と記載され、また、引用例1の図面であるFIG.5には、RAMチップがコマンド「Y」を受け取るタイミングは11クロックサイクル目であり、RAMチップがコマンド「Y」に対応する出力データ「D-Y」をデータバスに置くのが19クロックサイクル目であることが記載され、FIG.2のケースよりも2クロックサイクル遅れて出力「D-Y」をデータバスに置いていることが149に示す斜線部分により示されている。 このように、内部タイミングおよび制御論理131によりDRAMコア141から読み出したデータをデータバス(ベビーバス107)上に置くタイミングを遅延させない場合(引用例1の図面であるFIG.2の(d)に示される場合)であっても、RAMチップが読み出しコマンドを受け取るタイミング(FIG.2の(d)の”Y”のタイミング)から、RAMチップが読み出しコマンドに対応するデータをデータバスに置くタイミング(FIG.2の(d)の”D-Y”のタイミング)の間に、遅延時間があると認められ、この遅延時間にさらに、オフセット分(FIG5の(d)の149の斜線部分)の遅延時間が追加されるものである、と認められる。 上記で指摘したように、内部タイミングおよび制御論理131によりDRAMコア141から読み出したデータをデータバス上に置くタイミングを遅延させない場合であっても、RAMチップ(DRAM123)が読み出しコマンドを受け取るタイミングから、RAMチップ(DRAM123)が読み出しコマンドに対応するデータをデータバスに置くタイミングの間に遅延時間があり、内部タイミングおよび制御論理131は、オフセット分だけ、DRAMコア141から読み出したデータをデータバスに置くタイミングをさらに遅延させるものである一方で、内部タイミングおよび制御論理131は、内部バッファ153に書き込まれたクロックサイクル数が示すオフセットの分だけ、DRAMコア141から読み出したデータをデータバス上に置くタイミングを遅延させるものであるから、内部タイミングおよび制御論理131は、DRAM123をオフセットにより遅延させない場合における遅延時間に、オフセットであるクロックサイクル数を加えた遅延時間で、データをデータバスに置くようにDRAM123を制御するものであり、オフセットであるクロックサイクル数は内部バッファ153に書き込まれた値に基づくものであると認められる。 上記引用例1発明の記載事項及び図面を総合勘案すると、引用例1には、次の発明(以下、「引用例1発明」という。)が記載されていると認められる。 「DRAMコア141と、 DRAMコア141に結合した内部タイミングおよび制御論理131と、 内部タイミングおよび制御論理131内に内部バッファ153を備えたDRAM123であって、 内部タイミングおよび制御論理131は、DRAM123をオフセットにより遅延させない場合における遅延時間に、オフセットであるクロックサイクル数を加えた遅延時間で、データをデータバスに置くようにDRAM123を制御し、オフセットであるクロックサイクル数は内部バッファ153に書き込まれた値に基づくことを特徴とするDRAM123。」 第4.対比 本願発明と引用例1発明とを比較する。 引用例1発明の「DRAM123」は、本願発明の「メモリデバイス」に相当する。 引用例1発明の「DRAMコア141」は、本願発明の「メモリアレイ」に相当する。 上記(1-8)及び(1-9)の記載事項と、引用例1の図面であるFIG.4の記載事項に基づき、上記”第3.引用発明の認定”にて既に示したように、メモリデバイス(チップ)であるDRAM123内にある内部タイミングおよび制御論理131は、内部バッファ153に書き込まれたクロックサイクル数が示すオフセットの分だけ、DRAMコア141から読み出したデータをデータバス(ベビーバス107)上に置くタイミングを遅延させるために、同期制御線143を介して出力ラッチ139を制御するものである。つまり、内部バッファ153に書き込むオフセットたるクロックサイクル数としてゼロを設定すれば(DRAM123をオフセットにより遅延させないように設定すれば)、DRAMコア141から読み出したデータについて出力ラッチ139にて追加の遅延を加えることなく、可及的速やかにデータバス(ベビーバス107)にデータを置くように、内部タイミングおよび制御論理131が同期制御線143を介して出力ラッチ139を制御することは自明である。 また、上記(1-1)に「この与えられた例では、コントローラからチップへの読み出しコマンドの伝搬時間、チップの内部レジスタに電力を供給し適切な出力をデータバスに伝えるのにチップに必要な時間、および?(中略)?も含めて、時間遅延の4つの源がある。?(中略)?典型的に、設計努力は、これらの時間のうち2番目を減らすことのみ、すなわち、メモリチップ内の命令の内部的な経路および処理を改良することのみに集中されてきた。」と記載されているように、メモリデバイス(メモリチップ)において、「チップの内部レジスタに電力を供給し適切な出力をデータバスに伝えるのにチップに必要な時間」を減らすために「メモリチップ内の命令の内部的な経路および処理を改良する」ことに努めてきたものである。そのため、引用例1発明においてオフセットであるクロックサイクル数としてゼロが設定されて(DRAM123をオフセットにより遅延させないように設定されて)、DRAMコア141から読み出したデータについて出力ラッチ139にて追加の遅延を加えることなく、可及的速やかにデータバス(ベビーバス107)にデータを置く状態であるときに、DRAM123において実現可能な遅延時間の範囲内でもっとも短い遅延時間を実現していることも自明である。 一方で、本願の明細書の【0006】に「メモリデバイス101?108がリードコマンドを受け取ると、そのリードコマンドと関連付けされたデータは、ある長さの時間が経過するまで、メモリバス150に出力されない。この時間はデバイスリードレイテンシーとして知られている。メモリデバイス101?108は、(デバイスによって変わる)最小デバイスリードレイテンシーから、最大レイテンシー期間まで、の範囲にある複数のデバイスリードレイテンシーのうちの任意の1つで、オペレートするようにプログラムすることができる。」と記載され、本願の明細書の【0016】に「図4は、デバイスリードレイテンシーが8クロック変化しても、すなわち、最小デバイスリードレイテンシーから、最小デバイスリードレイテンシーと7クロックサイクルとの和までの範囲において、メモリデバイス101?104をオペレートさせることができる方法を示す。」と記載されていることを参酌すれば、本願発明における「最小デバイスリードレイテンシー」は、メモリデバイスにおいて実現可能なレイテンシー(遅延時間)の範囲内でもっとも短いレイテンシー(遅延時間)を意味するものである。 してみれば、引用例1発明における「DRAM123をオフセットにより遅延させない場合における遅延時間」と本願発明における「最小デバイスリードレイテンシー」はともに、メモリデバイスにおいて実現可能なレイテンシー(遅延時間)の範囲内でもっとも短いレイテンシー(遅延時間)を意味するものであるので、引用例1発明における「DRAM123をオフセットにより遅延させない場合における遅延時間」は、本願発明における「最小デバイスリードレイテンシー」に相当する。 そのため、引用例1発明の「内部タイミングおよび制御論理131」は、メモリデバイスの最小デバイスリードレイテンシーに(何らかの形で定められた(引用例1発明では内部バッファ153に書き込まれたオフセットにより定められたもの、本願発明ではコンフギュレーションライン上の有効な信号の状態により定められたもの。))クロックサイクル数を加えたデバイスリードレイテンシーでメモリデバイスをオペレートするものである点で、本願発明の「コントロール回路」に一致する。 すると、本願発明と引用例1発明とは、次の点で一致する。 ＜一致点＞ メモリアレイと、 前記メモリアレイに結合したコントロール回路とを備えたメモリデバイスであって、 前記コントロール回路は、前記メモリデバイスの最小デバイスリードレイテンシーにクロックサイクル数を加えたデバイスリードレイテンシーで前記メモリデバイスをオペレートすることを特徴とするメモリデバイス。 一方で、両者は、次の点で相違する。 ＜相違点＞ 本願発明は、「前記コントロール回路に結合した少なくとも1本のコンフィギュレーションラインを備え」、「最小デバイスリードレイテンシー」に加える「クロックサイクル数は、前記少なくとも1本のコンフィギュレーションライン上の有効な信号の状態に基づく」ものであるのに対し、引用例1発明は、「DRAM123をオフセットにより遅延させない場合における遅延時間」(最小デバイスレイテンシー)に加える「オフセットであるクロックサイクル数は内部バッファ153に書き込まれた値に基づく」ものである点。 第5.判断 そこで、上記相違点について検討する。 上記(2-1)及び(3-2)の記載事項に示されるような、メモリデバイスの動作モードを制御するための情報を、メモリデバイス外からメモリデバイスの端子を介して入力するようにすることは、メモリデバイスの技術分野における当業者には周知である。引用例1発明における「オフセットであるクロックサイクル数」もメモリデバイスの動作モードを制御するための情報であるから、引用例1発明に上記した周知技術を適用して、オフセットであるクロックサイクル数を、メモリデバイス内の内部バッファ153に書き込まれた値に基づくようにし、そのオフセットであるクロックサイクル数により内部タイミングおよび制御論理131(コントロール回路)がDRAM123(メモリデバイス)を制御することに代えて、オフセットであるクロックサイクル数を、メモリデバイス外からメモリデバイスの端子(少なくとも1本のコンフィギュレーションライン)を介して入力した値に基づくようにし、そのオフセットであるクロックサイクル数により内部タイミングおよび制御論理131(コントロール回路)がDRAM123(メモリデバイス)を制御すること、すなわち、内部タイミングおよび制御論理131(コントロール回路)に結合したメモリデバイスの端子(少なくとも1本のコンフィギュレーションライン)を備え、DRAM123(メモリデバイス)をオフセットにより遅延させない場合における遅延時間(最小デバイスリードレイテンシー)に加えるオフセットであるクロックサイクル数をメモリデバイスの端子(少なくとも1本のコンフィギュレーションライン)上の有効な状態に基づくようにすることは、当業者にとって容易である。 また、本願発明が有する作用効果は、引用例1発明、及び、上記した周知技術から、当業者が予測できた範囲内のものである。 よって、本願発明は、引用例1発明、及び、上記した周知技術に基いて、当業者が容易に発明をすることができたものである。 第6.むすび したがって、本願の請求項1に係る発明は、その出願前に日本国内又は外国において頒布された刊行物に記載された発明に基いて、当業者が容易に発明をすることができたものであるから、他の請求項について検討をするまでもなく、本願は特許法第29条第2項の規定により特許を受けることができない。 よって、結論のとおり審決する。 |
| 審理終結日 | 2010-06-17 |
| 結審通知日 | 2010-06-18 |
| 審決日 | 2010-06-29 |
| 出願番号 | 特願2002-572579(P2002-572579) |
| 審決分類 |
P
1
8・
121-
Z
(G06F)
|
| 最終処分 | 不成立 |
| 前審関与審査官 | 多賀 実 |
| 特許庁審判長 |
鈴木 匡明 |
| 特許庁審判官 |
赤川 誠一 清木 泰 |
| 発明の名称 | リードデータ用のシステムレイテンシーレベライゼーション |
| 復代理人 | 濱中 淳宏 |
| 代理人 | 阿部 和夫 |
| 復代理人 | 堀田 誠 |
| 代理人 | 谷 義一 |