拒絶査定不服の審決｜不服2009-9061 - 特許審決データベース

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審決分類	審判査定不服 2項進歩性特許、登録しない。 G11C 審判査定不服特17条の2、3項新規事項追加の補正特許、登録しない。 G11C 審判査定不服 5項独立特許用件特許、登録しない。 G11C
管理番号	1229746
審判番号	不服2009-9061
総通号数	134
発行国	日本国特許庁(JP)
公報種別	特許審決公報
発行日	2011-02-25
種別	拒絶査定不服の審決
審判請求日	2009-04-27
確定日	2011-01-04
事件の表示	平成10年特許願第242773号「記憶装置および記憶装置の制御方法」拒絶査定不服審判事件〔平成12年 3月14日出願公開、特開2000- 76845〕について、次のとおり審決する。
結論	本件審判の請求は、成り立たない。
理由	第1.手続の経緯本願は、平成10年8月28日の出願であって、平成19年12月5日付けの拒絶理由通知に対して平成20年2月12日に意見書及び手続補正書が提出され、さらに、同年7月2日付けの拒絶理由通知に対して同年9月8日に意見書及び手続補正書が提出されたが、平成21年3月17日付けで平成20年9月8日に提出された手続補正書による補正が却下されるとともに、同日付けで拒絶査定がなされた。これに対して、同年4月27日に拒絶査定不服審判が請求されるとともに、同年5月25日に手続補正書が提出され、その後、平成22年6月11日付けで審尋がなされ、同年8月16日に回答書が提出された。第2.補正の却下の決定 [結論] 平成21年5月25日に提出された手続補正書による補正を却下する。 [理由] 1.手続補正の内容平成21年5月25日に提出された手続補正書による補正(以下「本件補正」という。)は、補正前の特許請求の範囲の請求項1?6(平成20年2月12日に提出された手続補正書により補正された特許請求の範囲の請求項1?6をいう。以下同じ。)を補正後の特許請求の範囲の請求項1?4と補正するとともに、発明の詳細な説明を補正するものであり、補正前後の請求項1は各々以下のとおりである。 (補正前) 「【請求項1】データを記憶する記憶装置であって、行アドレスおよび列アドレスによって指定される記憶単位を有する記憶手段と、前記行アドレスに対応して、前記記憶手段の記憶単位を指定する指定手段と、前記行アドレスに対応する前記記憶単位のうちの、前記列アドレスに対応するものを、データの読み書きが可能な状態にするための、並列に配置された第1の複数のカラムスイッチ手段と、前記行アドレスに対応する前記記憶単位のうちの、前記列アドレスに対応するものを、データの読み書きが可能な状態にするための、並列に配置された第2の複数のカラムスイッチ手段と、第1の列アドレスが与えられた場合に、前記行アドレスに対応する前記記憶単位のうちの、前記第1の列アドレスに対応するものが、データの読み書きが可能な状態になるように、前記第1の複数のカラムスイッチ手段を制御する第1の制御手段と、前記第1の制御手段による制御により前記第1の列アドレスに対応するものが、データの読み書きが可能な状態であると共に、前記第1の列アドレスとは異なる第2の列アドレスが与えられた場合に、前記行アドレスに対応する前記記憶単位のうちの、前記第2の列アドレスに対応するものが、データの読み書きが可能な状態になるように、前記第2の複数のカラムスイッチ手段を制御する第2の制御手段とを備えることを特徴とする記憶装置。」 (補正後) 「【請求項1】データを記憶する記憶装置であって、行アドレスおよび列アドレスによって指定される記憶単位を有する記憶手段と、前記行アドレスに対応して、前記記憶手段の記憶単位を指定する指定手段と、前記行アドレスに対応する前記記憶単位のうちの、前記列アドレスに対応するものを、データの読み出しのみ可能な状態にするための、並列に配置された第1の複数のカラムスイッチ手段と、前記行アドレスに対応する前記記憶単位のうちの、前記列アドレスに対応するものを、データの読み書きが可能な状態にするための、並列に配置された第2の複数のカラムスイッチ手段と、第1の列アドレスが与えられた場合に、前記行アドレスに対応する前記記憶単位のうちの、前記第1の列アドレスに対応するものが、データの読み出しのみ可能な状態になるように、前記第1の複数のカラムスイッチ手段を制御する第1の制御手段と、前記第1の制御手段による制御により前記第1の列アドレスに対応する前記記憶単位が、データの読み出しのみ可能な状態であると共に、前記第1の列アドレスとは異なる第2の列アドレスが与えられた場合に、前記行アドレスに対応する前記記憶単位のうちの、前記第2の列アドレスに対応するものが、データの読み書きが可能な状態になるように、前記第2の複数のカラムスイッチ手段を制御する第2の制御手段とを備え、前記第1の制御手段による前記第1の複数のカラムスイッチ手段の制御により、前記記憶手段の一部からデータが読み出され、前記第2の制御手段による前記第2の複数のカラムスイッチ手段の制御により、読み出された前記データを基にした演算結果が、前記記憶手段の他部に書き込まれることを特徴とする記憶装置。」 2.補正事項の整理本件補正における補正事項を整理すると、以下のとおりである(ここにおいて、下線は当合議体にて付加したものである。)。 (1)補正事項1 補正前の請求項1の「前記行アドレスに対応する前記記憶単位のうちの、前記列アドレスに対応するものを、データの読み書きが可能な状態にするための、並列に配置された第1の複数のカラムスイッチ手段」を、補正後の請求項1の「前記行アドレスに対応する前記記憶単位のうちの、前記列アドレスに対応するものを、データの読み出しのみ可能な状態にするための、並列に配置された第1の複数のカラムスイッチ手段」と補正すること。 (2)補正事項2 補正前の請求項1の「第1の列アドレスが与えられた場合に、前記行アドレスに対応する前記記憶単位のうちの、前記第1の列アドレスに対応するものが、データの読み書きが可能な状態になるように、前記第1の複数のカラムスイッチ手段を制御する第1の制御手段」を、補正後の請求項1の「第1の列アドレスが与えられた場合に、前記行アドレスに対応する前記記憶単位のうちの、前記第1の列アドレスに対応するものが、データの読み出しのみ可能な状態になるように、前記第1の複数のカラムスイッチ手段を制御する第1の制御手段」と補正すること。 (3)補正事項3 補正前の請求項1の「前記第1の制御手段による制御により前記第1の列アドレスに対応するものが、データの読み書きが可能な状態であると共に」を、補正後の請求項1の「前記第1の制御手段による制御により前記第1の列アドレスに対応する前記記憶単位が、データの読み出しのみ可能な状態であると共に」と補正すること。 (4)補正事項4 補正前の請求項1の「第2の制御手段とを備えることを特徴とする記憶装置。」を、補正後の請求項1の「第2の制御手段とを備え、前記第1の制御手段による前記第1の複数のカラムスイッチ手段の制御により、前記記憶手段の一部からデータが読み出され、前記第2の制御手段による前記第2の複数のカラムスイッチ手段の制御により、読み出された前記データを基にした演算結果が、前記記憶手段の他部に書き込まれることを特徴とする記憶装置。」と補正すること。 (5)補正事項5 補正前の請求項2を削除すること。 (6)補正事項6 補正前の請求項4の「前記行アドレスに対応する前記記憶単位のうちの、前記列アドレスに対応するものを、データの読み書きが可能な状態にするための、並列に配置された第1の複数のカラムスイッチ手段」を、補正後の請求項3の「前記行アドレスに対応する前記記憶単位のうちの、前記列アドレスに対応するものを、データの読み出しのみ可能な状態にするための、並列に配置された第1の複数のカラムスイッチ手段」と補正すること。 (7)補正事項7 補正前の請求項4の「第1の列アドレスが与えられた場合に、前記行アドレスに対応する前記記憶単位のうちの、前記第1の列アドレスに対応するものが、データの読み書きが可能な状態になるように、前記第1の複数のカラムスイッチ手段を制御し」を、補正後の請求項3の「第1の列アドレスが与えられた場合に、前記行アドレスに対応する前記記憶単位のうちの、前記第1の列アドレスに対応するものが、データの読み出しのみ可能な状態になるように、前記第1の複数のカラムスイッチ手段を制御し」と補正すること。 (8)補正事項8 補正前の請求項4の「前記第1の列アドレスに対応するものが、データの読み書きが可能な状態であると共に」を、補正後の請求項3の「前記第1の列アドレスに対応する前記記憶単位が、データの読み出しのみ可能な状態であると共に」と補正すること。 (9)補正事項9 補正前の請求項4の「前記第2の複数のカラムスイッチ手段を制御することを特徴とする記憶装置の制御方法。」を、補正後の請求項3の「前記第2の複数のカラムスイッチ手段を制御し、前記第1の複数のカラムスイッチ手段の制御により、前記記憶手段の一部からデータが読み出され、前記第2の複数のカラムスイッチ手段の制御により、読み出された前記データを基にした演算結果が、前記記憶手段の他部に書き込まれることを特徴とする記憶装置の制御方法。」と補正すること。 (10)補正事項10 補正前の請求項5を削除すること。 (11)補正事項11 補正事項5及び10に伴い、補正前の請求項3以降の請求項の番号を、引用する請求項の番号とともに修正すること。 (12)補正事項12 補正前の発明の詳細な説明の42段落?45段落、137段落、138段落、141段落及び143段落を補正すること。 3.新規事項の追加の有無についての検討 (1)まず、補正事項1について検討する。本願の願書に最初に添付した明細書又は図面(以下、本願の願書に最初に添付した明細書、本願の願書に最初に添付した図面を、各々「当初明細書」、「当初図面」といい、これらをまとめて「当初明細書等」という。)には、補正後の請求項1の「前記行アドレスに対応する前記記憶単位のうちの、前記列アドレスに対応するものを、データの読み出しのみ可能な状態にするための、並列に配置された第1の複数のカラムスイッチ手段」(以下「読み出しのみ可能な状態にするためのカラムスイッチ手段」という。)に関連して、図2?5、8及び9とともに以下の記載がある。 a.「【0108】次に、図5は、図4のメモリセルアレイ5,SA6_(i)、カラムスイッチ7_(i)、およびカラムスイッチ107_(i)の構成例を示している。なお、図中、図2における場合と対応する部分については、同一の符号を付してある。即ち、図5の回路は、カラムスイッチ107_(i)が新たに設けられている他は、図2における場合と同様に構成されている。【0109】カラムスイッチ107_(i)(スイッチ手段)は、カラムスイッチ7_(i)に対して並列に設けられている。【0110】即ち、カラムスイッチ107_(i)は、FET(NチャネルFET)41乃至44で構成されている。FET41のゲートは、ビット線BLに接続されており、そのソースは、FET42のドレインと接続されている。FET42のソースは、データバスD_(R)に接続されており、そのゲートは、FET44のゲートと接続されている。また、FET41のドレインは、FET43のドレインと接続されており、そのドレインどうしの接続点は接地されている。さらに、FET43のゲートは、ビット線!BRに接続されており、そのソースは、FET44のドレインと接続されている。FET44のソースは、データバス!D_(R)に接続されている。そして、FET42および44のゲートどうしの接続点は、列デコード線YLRに接続されている。【0111】列デコード線YLRは、列ドライバ104Cによって駆動されるようになされており、これにより、カラムスイッチ107_(i)を構成するFET42および44がオン/オフする。そして、FET42および44がオン状態とされた場合には、データバスD_(R)には、FET41および42を介して、ビット線BL上の電圧(SA6_(i)において、コンデンサ25の電圧が差動増幅されてラッチされたもの)が出力され、データバス!D_(R)には、FET43および44を介して、ビット線!BL上の電圧が出力される。【0112】なお、図5では、図2における列デコード線YLを、列デコード線YLWと記述してある。」 b.「【0117】そして、列ドライバ4Cは、第n1列のカラムスイッチ7_(n1)に接続された列デコード線YLWを、図3(G)に示したように、LレベルからHレベルにし、これにより、第n1列のカラムスイッチ7_(n1)は、オフ状態からオン状態にされる。従って、第n1列のビット線BLおよび!BLは、データバスD_(W)および!D_(W)と、電気的に接続される。【0118】その後、書き込み対象のデータが、入力バッファ12および記録アンプ13を介して、データバスD_(W)および!D_(W)上に出力されると、その書き込み対象のデータに対応する電荷が、第n1列のビット線BLおよびFET24を介して、コンデンサ25にチャージされ、これにより、書き込み対象のデータが、FET24およびコンデンサ25でなる、第m行第n1列のメモリセルに記憶される。【0119】一方、列ドライバ104Cは、第n2列のカラムスイッチ107_(n2)に接続された列デコード線YLRを、図3(G)に示したように、LレベルからHレベルにし、これにより、第n2列のカラムスイッチ107_(n2)は、オフ状態からオン状態にされる。従って、第n2列のビット線BLおよび!BLは、データバスD_(R)および!D_(R)と、電気的に接続される。【0120】このように、第n2列のビット線BLおよび!BLとデータバスD_(R)および!D_(R)とが接続されることにより、第n2列のSA6_(n2)で差動増幅されたコンデンサ25の電圧、即ち、FET24およびコンデンサ25でなる、第m行第n2列のメモリセルに記憶されていたデータが、データバスD_(R)および!D_(R)上に出力される(データバスD_(R)には、メモリセルに記憶されていたデータが、データバス!D_(R)には、メモリセルに記憶されていたデータの反転が、それぞれ出力される)。このデータバスD_(R)および!D_(R)上のデータは、MA10および出力バッファ11を介して出力される。【0121】以上のようにして、第m行第n1列のメモリセルへのデータの書き込みと、第m行第n2列のメモリセルからのデータの読み出しとが同時に行われる。【0122】即ち、図4のDRAMチップでは、第m行第n列のメモリセルを、データの読み書きが可能な状態にするための2つのカラムスイッチ7_(i)および107_(i)が、並列に配置されているので、従来のように、バッファとして用いるSRAMを設けることなく、ある第m行のメモリセルの中の、第n1列にあるものと、第n2列にあるものとのうちの、いずれか一方に、データの書き込みを行い、他方から、データの読み出しを行うことができる。その結果、データの読み出しと書き込みとを同時に行うことができる小型の半導体メモリを提供することができる。【0123】なお、列アドレスラッチ回路102C、列デコーダ103C、列ドライバ104C、カラムスイッチ107_(i),ATD回路108,ANDゲート109は、図8や図9に示したSRAMに比較して、十分小型に構成することができる。」 c.「【0140】なお、本実施の形態では、第m行第n列のメモリセルを、データの読み書きが可能な状態にするための2つのカラムスイッチ7_(i)および107_(i)を並列に設けるようにしたが、3以上のカラムスイッチを並列に設けることも可能である。ここで、DRAMチップにおいては、並列に設けたカラムスイッチの数と同一のメモリセル(但し、同一行のメモリセル)を対象に、データの読み書きを同時に行うことが可能となる。【0141】また、本実施の形態では、カラムスイッチ7_(i)を介して、メモリセルアレイ5にデータを書き込み、同時に、カラムスイッチ107_(i)を介して、メモリセルアレイ5からデータを読み出すようにしたが、メモリセルアレイ5に対するデータの書き込みを、カラムスイッチ7_(i)を介して行うとの同時に、カラムスイッチ107_(i)を介して行うことも可能であるし、メモリセルアレイ5からのデータの読み出しを、カラムスイッチ7_(i)を介して行うとの同時に、カラムスイッチ107_(i)を介して行うことも可能である。【0142】また、本実施の形態においては、行アドレスと列アドレスの2つのアドレスによってメモリセルを特定するようにしたが、メモリセルは、その他、例えば、3以上のアドレスによって特定するようにすることも可能である。」 (2)そこで、補正後の請求項1の読み出しのみ可能な状態にするためのカラムスイッチ手段が、当初明細書等に記載されている、又は当業者にとって当初明細書等に記載されているに等しいといえるか否かについてみると、当初図面の図5には、「カラムスイッチ107i」及び「カラムスイッチ7i」という2つのカラムスイッチの電気回路が記載されており、このうちの一方のカラムスイッチである「カラムスイッチ107i」は、ビット線BLにゲートが接続されているので、当業者であれば当該「カラムスイッチ107i」が読み出しのみ可能な状態にするという機能を有することは理解できるものと認められる。しかしながら、当初明細書等に記載されているのは、飽くまでも図5に記載された「カラムスイッチ107i」という具体的な電気回路にすぎず、当該記載のみをもって、読み出しのみ可能な状態にするためのカラムスイッチ手段という抽象化された上位概念の手段が、図5に記載されている、又は当業者にとって図5に記載されているに等しいと認めることはできない。すなわち、一般に、電気回路は種々の観点(機能、速度、電力消費量、部品点数等)からその技術的特徴を論ずることが可能である(例えば、甲機能を有し、乙機能を有さず、高速であり、電力消費量が多く、5個の部品を用いている等)ことはいうまでもないところ、ある電気回路が図面に記載されていることのみをもって、当該電気回路の特定の技術的特徴を備えた手段という抽象化された上位概念の手段が、当該図面に記載されている、又は当業者にとって当該図面に記載されているに等しいということはできない(例えば、ある電気回路が図面に記載されており、その部品点数が5個であった場合に、その記載のみをもって、5個の部品を用いた手段という抽象化された上位概念の手段が、当該図面に記載されている、又は当業者にとって当該図面に記載されているに等しいということはできない。)ことは明らかであるから、当初図面の図5に記載された「カラムスイッチ107i」が読み出しのみ可能な状態にするという機能を有しているからといって、その記載のみをもって、読み出しのみ可能な状態にするためのカラムスイッチ手段という抽象化された上位概念の手段が、図5に記載されている、又は当業者にとって図5に記載されているに等しいということはできない。そして、上記(1)に記載した部分をはじめとする当初明細書等の全体を参照しても、読み出しのみ可能な状態にするためのカラムスイッチ手段という抽象化された上位概念の手段に関する記載は見いだせず、また、図5に記載された「カラムスイッチ107i」が、読み出しのみ可能な状態にするためのカラムスイッチ手段という抽象化された上位概念の手段の一具体例にすぎないものであると当業者が認識できることを窺わせる記載も見いだせない。 (3)したがって、補正後の請求項1の「前記行アドレスに対応する前記記憶単位のうちの、前記列アドレスに対応するものを、データの読み出しのみ可能な状態にするための、並列に配置された第1の複数のカラムスイッチ手段」は、当初明細書等に記載されておらず、かつ、それらの記載から当業者にとって自明なものとも認められないから、補正事項1は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものではなく、当初明細書等に記載された事項の範囲内においてなされたものではない。 (4)以上検討したとおり、補正事項1は、当初明細書等に記載された事項の範囲内においてなされたものではないから、他の補正事項について検討するまでもなく、本件補正は、特許法第17条の2第3項(平成14年法律第24号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第3項をいう。以下同じ。)に規定する要件を満たしていない。 4.独立特許要件に関する検討 (1)検討の前提上記3.において検討したとおり、本件補正は特許法第17条の2第3項に規定する要件を満たしていないが、仮に本件補正が当該要件を満たすものとみなした場合には、本件補正は、補正前の請求項1に係る発明の発明特定事項に対して技術的限定を加える補正、すなわち特許法第17条の2第4項(平成14年法律第24号改正附則第2条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第4項をいう。以下同じ。)第2号に掲げる特許請求の範囲の減縮を目的とする補正を含むものと認められるから、本件補正による補正後の特許請求の範囲に記載された事項により特定される発明が特許出願の際独立して特許を受けることができるものであるか否か、すなわち本件補正がいわゆる独立特許要件を満たすものであるか否かについて予備的に検討する。 (2)本件補正による補正後の発明本件補正による補正後の請求項1?4に係る発明は、本件補正により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項1?4に記載されている事項により特定されるとおりのものであり、そのうちの請求項1に係る発明(以下「補正発明」という。)は、請求項1に記載されている事項により特定される以下のとおりのものである。「【請求項1】データを記憶する記憶装置であって、行アドレスおよび列アドレスによって指定される記憶単位を有する記憶手段と、前記行アドレスに対応して、前記記憶手段の記憶単位を指定する指定手段と、前記行アドレスに対応する前記記憶単位のうちの、前記列アドレスに対応するものを、データの読み出しのみ可能な状態にするための、並列に配置された第1の複数のカラムスイッチ手段と、前記行アドレスに対応する前記記憶単位のうちの、前記列アドレスに対応するものを、データの読み書きが可能な状態にするための、並列に配置された第2の複数のカラムスイッチ手段と、第1の列アドレスが与えられた場合に、前記行アドレスに対応する前記記憶単位のうちの、前記第1の列アドレスに対応するものが、データの読み出しのみ可能な状態になるように、前記第1の複数のカラムスイッチ手段を制御する第1の制御手段と、前記第1の制御手段による制御により前記第1の列アドレスに対応する前記記憶単位が、データの読み出しのみ可能な状態であると共に、前記第1の列アドレスとは異なる第2の列アドレスが与えられた場合に、前記行アドレスに対応する前記記憶単位のうちの、前記第2の列アドレスに対応するものが、データの読み書きが可能な状態になるように、前記第2の複数のカラムスイッチ手段を制御する第2の制御手段とを備え、前記第1の制御手段による前記第1の複数のカラムスイッチ手段の制御により、前記記憶手段の一部からデータが読み出され、前記第2の制御手段による前記第2の複数のカラムスイッチ手段の制御により、読み出された前記データを基にした演算結果が、前記記憶手段の他部に書き込まれることを特徴とする記憶装置。」 (3)引用刊行物に記載された発明 (3-1)本願の出願前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開平4-268288号公報(以下「引用例」という。)には、図1?6とともに、以下の記載がある。 a.「【0001】【産業上の利用分野】本発明は、半導体記憶装置、さらにはそれの高速アクセスを可能とする技術に関し、例えばダイナミック・ランダム・アクセス・メモリ(DRAMと略記する)に適用して有効な技術に関する。」 b.「【0013】図1に示されるDRAMは、特に制限されないが、公知の半導体集積回路製造技術によりシリコンなどの一つの半導体基板に形成される。【0014】図1において5はメモリセルアレイであり、このメモリセルアレイ5は、容量に蓄えられた電荷の有無によって情報の蓄積を可能とする複数のダイナミック形メモリセルMSと、複数のワード線WL及びビット線DLとを含む。ワード線とビット線とは格子状に配置され、それに上記ダイナミック形メモリセルが結合される。尚、ダイナミック形メモリセルには、4トランジスタ形セル、3トランジスタ形セル、2トランジスタ形セル、1トランジスタ形セルなどの種類があるが、いずれも本実施例のダイナミック形メモリセルMSとして適用できる。【0015】6はセンスアンプであり、このセンスアンプ6は、上記ダイナミック形メモリセルMSの蓄積情報を検出して増幅する機能を有し、特に制限されないが、フリップフロップ回路などを含んで成る。このセンスアンプ6は、メモリセルの信号量が数十乃至数百ミリボルトと小さい1トランジスタ形セルを上記ダイナミック形メモリセルMSとして適用する場合に特に必要とされる。」 c.「【0016】TAはアドレス外部端子であり、このアドレス外部端子TAを介してアドレスAiの取り込みが可能とされる。本実施例では、アドレス外部端子数の低減のためアドレスマルチプレクス方式が採用されており、アドレス外部端子TAを介してアドレスバッファ1に入力されたアドレスAiは、後段のアドレスマルチプレクサ(MPX)2によってワード選択系16とカラム選択系17とに振り分けられる。すなわち、アドレスマルチプレクス方式においては、ロウアドレスとカラムアドレスとが経時的に入力されるようになっており、ロウアドレスの有効性を示すロウアドレスストローブ信号RAS(印は当該信号がローアクティブであることを示す)がローレベルにアサートされた場合にロウアドレスがアドレスMPX2を介してワード選択系16に伝達され、また、カラムアドレスの有効性を示すカラムアドレスストローブ信号CAS1又はCAS2がローレベルにアサートされた場合にカラムアドレスがアドレスMPX2を介してカラム選択系17に伝達される。そのような制御は、後述するコントローラ9により行われる。【0017】上記ワード選択系16は、特に制限されないが、上記アドレスMPX2を介して入力されたロウアドレスを保持すると共にそれをデコードするためのロウアドレス(X)デコーダ3と、そのデコード出力に基づいて、上記メモリセルアレイ5における所定のワード線WLを選択レベルに駆動するためのワードドライバ4とを含む。上記Xデコーダ3は、通常ノアゲート回路などによって形成されるが、上記のように、入力されたロウアドレスを保持するためのラッチ回路も併せて形成される。【0018】また、上記カラム選択系17は、特に制限されないが、上記ワード選択系16による単一のワード線選択に対して互いに異なるビット線選択を可能とするため2系統の選択系を有する。すなわち、第1カラムアドレスストローブ信号CAS1がローレベルにアサートされた場合に、上記アドレスMPX2を介して入力される第1カラムアドレスを保持すると共にそれをデコードするための第1カラム(Y)デコーダ8や、それの後段に配置され、そのデコード出力に基づいて所定のビット線DLを図示されない共通ビット線(コモンビット線あるいはコモンデータ線などとも称される)に選択的に結合させるための第1カラム(Y)選択回路7を含んで成る第1カラム選択系17Aと、第2カラムアドレスストローブ信号CAS2がローレベルにアサートされた場合に、上記アドレスMPX2を介して入力される第2カラムアドレス(上記第1カラムアドレスに続いて入力されるアドレス)を保持すると共にそれをデコードするための第2カラム(Y)デコーダ11や、それの後段に配置され、そのデコード出力に基づいて所定のビット線DLを図示されない共通ビット線に選択的に結合させるための第2カラム(Y)選択回路10を含んで成る第2カラム選択系17Bとを有して、本実施例におけるカラム選択系17が形成される。」 d.「【0019】ここで、上記第1Y選択回路7と第2Y選択回路10、上記第1Yデコーダ8と第2Yデコーダ11はそれぞれ基本的に同一の構成とされるが、第1カラムアドレスストローブ信号CAS1がローレベルにアサートされた場合にコントローラ9により上記第1Yデコーダ8が活性化(動作可能状態を意味する)され、他方、上記第2カラムアドレスストローブ信号CAS2がローレベルにアサートされた場合にコントローラ9により上記第2Yデコーダ11が活性化される点で異なる。また、上記第1Yデコーダ8や第2Yデコーダ11は、上記Xデコーダ3と同様にノアゲート回路や、入力アドレスを保持するためのラッチ回路を含んで形成される。尚、そのような構成により、図1に示されるように第1Yデコーダ8と第2Yデコーダ11とでカラムアドレス伝達路を共有し、またそれらのアドレス入力端子を上記アドレスMPX2の出力端子に共通接続しても特に問題は無いが、第1Yデコーダ8、第2Yデコーダ11とアドレスMPX2との間に、当該MPX2と同様に構成されたマルチプレクサを配置し、それにより上記第1カラムアドレスと第2カラムアドレスとの振り分けを行うことは、カラムアドレス伝達の確実化の点で有効とされる。【0020】13はデータ入出力回路であり、このデータ入出力回路13は、データ外部端子TDを介してデータの入出力を可能とするものであり、データ出力バッファやデータ入力バッファなどを含む。そしてこのデータ入出力回路13と、上記第1Y選択回路7、第2Y選択回路10との間には、上記第1カラム選択系17Aと第2カラム選択系17Bとで上記データ入出力回路13やデータ外部端子TDの共有を可能とするため、データ伝達路の切換えを可能とするデータ切換え手段としてのデータマルチプレクサ(MPX)12が配置される。データMPX12やデータ入出力回路13は、上記コントローラ9によりその動作が制御される。特に上記データMPX12は、第1カラムアドレスストローブ信号CAS1がローレベルにアサートされた場合に第1Y選択回路7にかかる共通ビット線とデータ入出力回路13とが結合され、第2カラムアドレスストローブ信号CAS2がローレベルにアサートされた場合に第2Y選択回路10にかかる共通ビット線とデータ入出力回路13とが結合されるように、コントローラ9によって制御される。そのような動作制御により、第1カラムアドレスストローブ信号CAS1がローレベルにアサートされた場合には、第1Yデコーダ8のデコード出力に基づいて、第1Y選択回路7を介してのデータ読み書きが可能とされ、また、第2カラムアドレスストローブ信号CAS2がローレベルにアサートされた場合には、第2Yデコーダ11のデコード出力に基づいて、第2Y選択回路10を介してのデータ読み書きが可能とされる。【0021】TCは複数のコントロール外部端子であり、このコントロール外部端子TCを介してロウアドレスストローブ信号RASや、第1カラムアドレスストローブ信号CAS1、第2カラムアドレスストローブ信号CAS2、ライトイネーブル信号WEの取り込みが可能とされる。そしてそれら各制御信号はコントローラ9に入力され、このコントローラ9において、上記コントロール外部端子を介して入力されたコントロール信号に基づいて本実施例各部のタイミング信号や動作制御信号が生成される。尚、ライトイネーブル信号WEがローレベルの場合、コントローラ9の制御により本実施例はメモリセルへのデータ書込み可能状態とされ、またライトイネーブル信号WEがハイレベルの場合、コントローラ9の制御により本実施例はメモリセルMSからのデータ読出し可能状態とされる。」 e.「【0022】図2には、本実施例における主要部の動作タイミングが示される。【0023】図2に示されるように、ロウアドレスストローブ信号RASがロウレベルにアサートされることにより、そのときアドレス外部端子TAから入力されたロウアドレスRがXデコーダ3に保持され、そしてデーコードされる。そのデコード出力に基づいてメモリセルアレイ5における所定のワード線WLが選択レベルに駆動される。そして上記ロウアドレスストローブ信号RASがロウレベルにアサートされた期間において、第1カラムアドレスストローブ信号CAS1がローレベルにアサートされると、そのアサートタイミングに同期して第1カラムアドレスC1が第1Yデコーダ8に保持され、そしてデコードされる。そのデコード出力に基づいて上記メモリセルアレイ5における所定のビット線DLが第1Y選択回路7において共通ビット線に結合される。また、上記第1カラムアドレスストローブ信号CAS1のアサートに続いて第2カラムアドレスストローブ信号CAS2がロウレベルにアサートされることにより、そのアサートタイミングに同期して第2カラムアドレスC2が第2Yデコーダ11に保持され、そしてデコードされる。そのデコード出力に基づいて上記メモリセルアレイ5における所定のビット線DL(上記カラムアドレスC1を除くと有効)が第2Y選択回路10において共通ビット線に結合される。【0024】尚、このカラムアドレスストローブ信号CAS1及びCAS2がローレベルにアサートされる順番はどちらが先であっても同様である。【0025】ライトイネーブル信号WEがローレベルの場合、データ入出力回路13における入力バッファなどが活性化されることによりデータ書込み可能状態とされ、上記第1カラムアドレスストローブ信号CAS1のアサートタイミング時にデータ外部端子TBから入力されたデータDin1が、データMPX12及び第1Y選択回路7を介して上記メモリセルアレイ5に伝達され、ロウアドレスRと第1カラムアドレスC1とによって特定されるメモリセルMSに書き込まれ、また、上記第2カラムアドレスストローブ信号CAS2のアサートタイミング時にデータ外部端子TBから入力されたデータDin2が、データMPX12及び第2Y選択回路10を介して上記メモリセルアレイ5に伝達され、ロウアドレスRと第2カラムアドレスC2とによって特定されるメモリセルMSに書き込まれる。」 f.「【0026】他方上記ライトイネーブル信号WEがハイレベルの場合には、データ入出力回路13における出力バッファなどが活性化されることによりデータ読出し可能状態とされ、第1カラムアドレスストローブ信号CAS1がローレベルにアサートされるタイミングで、第1Y選択回路7にかかる共通ビット線がデータMPX12を介してデータ入出力回路13に結合されることにより、ロウアドレスRとカラムアドレスC1とによって特定されるメモリセルMCの保持データが第1Y選択回路7及びデータMPX12を介してデータ入出力回路13に伝達され、それが当該入出力回路13内の出力バッファ、及びデータ外部端子TDを介することによりDｏｕｔ1として外部出力される。また、第2カラムアドレスストローブ信号CAS2がローレベルにアサートされるタイミングで、第2Y選択回路10にかかる共通ビット線がデータMPX12を介してデータ入出力回路13に結合されることにより、上記ロウアドレスRとカラムアドレスC2とによって特定されるメモリセルMCの保持データが第2Y選択回路10及びデータMPX12を介してデータ入出力回路13に伝達され、それが当該入出力回路13内の出力バッファ、及びデータ外部端子TDを介することによりDｏｕｔ2として外部出力される。」 g.「【0028】図3には本実施例DRAMのページモードの場合の動作タイミングが示される。【0029】ロウアドレスストローブ信号RASがロウレベルにアサートされる期間において、第1カラムアドレスストローブ信号CAS1、第2アドレスカラムアドレスストローブ信号CAS2がそれぞれ連続的にアサートされる。例えばライトイネーブル信号WEがローレベルにアサートされた書込み動作において、カラムアドレスがC21,C12,C22の順に入力されるものとした場合、第2カラムアドレスストローブ信号CAS2のアサートタイミングに同期して入力データDin21の書込みが可能とされ、第1カラムアドレスストローブ信号CAS1のアサートタイミングに同期して入力データDin12の書込みが可能とされ、さらに第1カラムアドレスストローブ信号CAS1のアサートタイミングに同期して入力データDin22の書込みが可能とされる。この場合において、入力データDin21,Din22は上記第2カラムアドレスストローブ信号CAS2のアサートタイミングに同期して書込み可能とされるのであって、つまり、2系統のカラム選択系を有することによって書込み可能とされるのであって、従来のDRAMのようにカラム選択系を1系統しか有さない場合には、図3に示されるタイミングでの当該入力データDin21,Din22の書込みは到底不可能とされる。すなわち、本実施例DRAMは、ページモードにおいても高速動作が可能とされる。」 h.「【0034】図4には他の実施例が示される。【0035】図4に示されるDRAMが図1に示されるのと異なるのは、第1カラム選択系17A,第2カラム選択系17B毎に、それに対応するデータ外部端子TD1,TD2を有する点である。データ入出力回路15,16は、図1に示されるのと同様に、データ入力バッファや、データ出力バッファを含んで成る。第1Y選択回路7にかかる共通ビット線はデータ入出力回路15を介してデータ外部端子TD1に結合され、第2Y選択回路10にかかる共通ビット線はデータ入出力回路16を介してデータ外部端子TD2に結合される。このような構成において、図1に示されるようなデータMPX12は不要とされ、従って、コントローラ9Aは、図1のコントローラ9に比して上記データMPX12の動作制御機能が省略されている。尚、その他の構成については、図1に示されるのと同様とされるので、それについての詳細な説明は省略する。【0036】図5には図4に示される実施例DRAMの主要部における動作タイミングが示される。【0037】第1カラム選択系17A,第2カラム選択系17B毎に、それに対応する専用のデータ外部端子TD1,TD2を有し、データ外部端子TD1を介して読出しデータDｏｕｔ1の出力が可能とされ、データ外部端子TD2を介して読出しデータDｏｕｔ2の出力が可能とされるので、図1に示される実施例に比べデータ出力時間が制限されないという利点がある。【0038】尚、書込み動作についてはライトイネーブル信号WEをローレベルにアサートすることで、それぞれのデータを書込みすることが可能であるので説明は省略する。また、カラムアドレスストローブ信号CAS1とCAS2を同時に(同じタイミングで)動作させれば、従来のDRAMとして使用可能である。さらに、必要としない入出力データ外部端子に該当するカラムアドレスストローブ信号CAS1又はCAS2をハイレベルにアサートすることでマスク動作(データの書込み及び読出しデータの出力動作を不可とする)が可能である。」 (3-2)ここにおいて、「【0035】図4に示されるDRAMが図1に示されるのと異なるのは、第1カラム選択系17A,第2カラム選択系17B毎に、それに対応するデータ外部端子TD1,TD2を有する点である。」という記載から、「第1カラム選択系17A,第2カラム選択系17B毎に、それに対応するデータ外部端子TD1,TD2を有する点」を除き、引用例において図1に記載された「DRAM」にして説明されている事項が図4の「DRAM」の説明に援用できることは明らかである。そして、「【0016】TAはアドレス外部端子であり、このアドレス外部端子TAを介してアドレスAiの取り込みが可能とされる。本実施例では、アドレス外部端子数の低減のためアドレスマルチプレクス方式が採用されており、アドレス外部端子TAを介してアドレスバッファ1に入力されたアドレスAiは、後段のアドレスマルチプレクサ(MPX)2によってワード選択系16とカラム選択系17とに振り分けられる。すなわち、アドレスマルチプレクス方式においては、ロウアドレスとカラムアドレスとが経時的に入力されるようになっており、ロウアドレスの有効性を示すロウアドレスストローブ信号RAS(印は当該信号がローアクティブであることを示す)がローレベルにアサートされた場合にロウアドレスがアドレスMPX2を介してワード選択系16に伝達され、また、カラムアドレスの有効性を示すカラムアドレスストローブ信号CAS1又はCAS2がローレベルにアサートされた場合にカラムアドレスがアドレスMPX2を介してカラム選択系17に伝達される。そのような制御は、後述するコントローラ9により行われる。」という記載並びに図2及び5の記載から、図4に記載された「DRAM」における「メモリセルアレイ5」内には、時分割で入力された「ロウアドレスR」、「第1カラムアドレスC1」及び「第2カラムアドレスC2」のうちの、「ロウアドレスR」と「第1カラムアドレスC1」の組み合わせ及び「ロウアドレスR」と「第2カラムアドレスC2」の組み合わせによって「アドレス指定」される「ダイナミック形メモリセルMS」が配置されていることが明らかである。 (3-3)「【0017】上記ワード選択系16は、特に制限されないが、上記アドレスMPX2を介して入力されたロウアドレスを保持すると共にそれをデコードするためのロウアドレス(X)デコーダ3と、そのデコード出力に基づいて、上記メモリセルアレイ5における所定のワード線WLを選択レベルに駆動するためのワードドライバ4とを含む。」という記載から、引用例の図4に記載された「DRAM」における「ロウアドレス(X)デコーダ3」及び「ワードドライバ4」は、ロウアドレスに対応して、「メモリセルアレイ5」内の「ダイナミック形メモリセルMS」を「アドレス指定」していることが明らかである。 (3-4)「【0028】図3には本実施例DRAMのページモードの場合の動作タイミングが示される。」という記載、並びに図3及び5における「ロウアドレスR」と「第1カラムアドレスC1」との時間推移についての記載から、引用例の図4に記載されている「第1カラム(Y)選択回路7」内には、「ロウアドレスR」に対応する「ダイナミック形メモリセルMS」の内の、「第1カラムアドレスC1」に対応するものを、データの読み書きが可能な状態にするための並列に配置された複数のカラムスイッチ手段(以下「第1の複数のカラムスイッチ手段」という。)が備えられているものと認められる。また、上記0028段落の記載、並びに図3及び5における「ロウアドレスR」と「第2カラムアドレスC2」との時間推移についての記載から、引用例の図4に記載されている「第2カラム(Y)選択回路10」内には、「ロウアドレスR」に対応する「ダイナミック形メモリセルMS」の内の、「第2カラムアドレスC2」に対応するものを、データの読み書きが可能な状態にするための並列に配置された複数のカラムスイッチ手段(以下「第2の複数のカラムスイッチ手段」という。)が備えられていることも明らかである。そして、「そのような動作制御により、第1カラムアドレスストローブ信号CAS1がローレベルにアサートされた場合には、第1Yデコーダ8のデコード出力に基づいて、第1Y選択回路7を介してのデータ読み書きが可能とされ、また、第2カラムアドレスストローブ信号CAS2がローレベルにアサートされた場合には、第2Yデコーダ11のデコード出力に基づいて、第2Y選択回路10を介してのデータ読み書きが可能とされる。」(0020段落)という記載から、「第1Yデコーダ8」は、例えば、「第1のカラムアドレスC1」が与えられた場合に、前記「ロウアドレスR」に対応する前記「ダイナミック形メモリセルMS」のうちの、前記「第1のカラムアドレスC1」に対応するものがデータの読み書きが可能な状態になるように、前記「第1の複数のカラムスイッチ手段」を制御しており、「第2Yデコーダ11」についても同様のことがいえることが明らかである。 (3-5)以上を総合すると、引用例には以下の発明(以下「引用発明」という。)が記載されているものと認められる。「データを記憶するDRAMであって、ロウアドレスR、第1カラムアドレスC1及び第2カラムアドレスC2がそれぞれ時分割で入力され、ロウアドレスRと第1カラムアドレスC1及びロウアドレスRと第2カラムアドレスC2によってアドレス指定されるダイナミック形メモリセルMSを有するメモリセルアレイ5と、前記ロウアドレスRに対応して、前記メモリセルアレイ5の前記ダイナミック形メモリセルMSをアドレス指定するロウアドレス(X)デコーダ3及びワードドライバ4と、前記ロウアドレスRに対応する前記ダイナミック形メモリセルMSのうちの、前記第1カラムアドレスC1に対応するものを、データの読み書きが可能な状態にするための、第1カラム(Y)選択回路7内に並列に配置された第1の複数のカラムスイッチ手段と、前記ロウアドレスRに対応する前記ダイナミック形メモリセルMSのうちの、前記第2カラムアドレスC2に対応するものを、データの読み書きが可能な状態にするための、第2カラム(Y)選択回路10内に並列に配置された第2の複数のカラムスイッチ手段と、第1カラムアドレスC1が与えられた場合に、前記ロウアドレスに対応する前記ダイナミック形メモリセルMSのうちの、前記第1のカラムアドレスC1に対応するものがデータの読み書きが可能な状態になるように、前記第1の複数のカラムスイッチ手段を制御する第1Yデコーダ8と、前記第1のカラムアドレスC1とは異なる前記第2のカラムアドレスC2が与えられた場合に、前記ロウアドレスRに対応する前記ダイナミック形メモリセルMSのうちの、前記第2カラムアドレスC2に対応するものがデータの読み書きが可能な状態になるように、前記第2の複数のカラムスイッチ手段を制御する第2Yデコーダ11とを備えたことを特徴とするDRAM。」 (4)補正発明と引用発明との対比 (4-1)引用発明の「DRAM」は、補正発明の「記憶装置」に相当する。 (4-2)引用発明の「ダイナミック形メモリセルMS」は、「ロウアドレスRと第1カラムアドレスC1及びロウアドレスRと第2カラムアドレスC2によってアドレス指定される」記憶単位であるから、引用発明の「ロウアドレスRと第1カラムアドレスC1及びロウアドレスRと第2カラムアドレスC2によってアドレス指定されるダイナミック形メモリセルMSを有するメモリセルアレイ5」は、補正発明の「行アドレスおよび列アドレスによって指定される記憶単位を有する記憶手段」に相当する。 (4-3)引用発明の「前記ロウアドレスRに対応して、前記メモリセルアレイ5の前記ダイナミック形メモリセルMSをアドレス指定するロウアドレス(X)デコーダ3及びワードドライバ4」は、補正発明の「前記行アドレスに対応して、前記記憶手段の記憶単位を指定する指定手段」に相当する。 (4-4)引用発明の「前記ロウアドレスRに対応する前記ダイナミック形メモリセルMSのうちの、前記第1カラムアドレスC1に対応するものを、データの読み書きが可能な状態にするための、第1カラム(Y)選択回路7内に並列に配置された第1の複数のカラムスイッチ手段」は、補正発明の「前記行アドレスに対応する前記記憶単位のうちの、前記列アドレスに対応するものを、データの読み出しのみ可能な状態にするための、並列に配置された第1の複数のカラムスイッチ手段」に対応しており、両者は、「前記行アドレスに対応する前記記憶単位のうちの、前記列アドレスに対応するものを、データの読み出しが可能な状態にするための、並列に配置された第1の複数のカラムスイッチ手段」である点で一致する。 (4-5)引用発明の「前記ロウアドレスRに対応する前記ダイナミック形メモリセルMSのうちの、前記第2カラムアドレスC2に対応するものを、データの読み書きが可能な状態にするための、第2カラム(Y)選択回路10内に並列に配置された第2の複数のカラムスイッチ手段」は、補正発明の「前記行アドレスに対応する前記記憶単位のうちの、前記列アドレスに対応するものを、データの読み書きが可能な状態にするための、並列に配置された第2の複数のカラムスイッチ手段」に相当する。 (4-6)引用発明の「第1カラムアドレスC1が与えられた場合に、前記ロウアドレスに対応する前記ダイナミック形メモリセルMSのうちの、前記第1のカラムアドレスC1に対応するものがデータの読み書きが可能な状態になるように、前記第1の複数のカラムスイッチ手段を制御する第1Yデコーダ8」は、補正発明の「第1の列アドレスが与えられた場合に、前記行アドレスに対応する前記記憶単位のうちの、前記第1の列アドレスに対応するものが、データの読み出しのみ可能な状態になるように、前記第1の複数のカラムスイッチ手段を制御する第1の制御手段」に対応しており、両者は、「第1の列アドレスが与えられた場合に、前記行アドレスに対応する前記記憶単位のうちの、前記第1の列アドレスに対応するものが、データの読み出しが可能な状態になるように、前記第1の複数のカラムスイッチ手段を制御する第1の制御手段」である点で一致する。 (4-7)引用発明の「前記第1のカラムアドレスC1とは異なる前記第2のカラムアドレスC2が与えられた場合に、前記ロウアドレスRに対応する前記ダイナミック形メモリセルMSのうちの、前記第2カラムアドレスC2に対応するものがデータの読み書きが可能な状態になるように、前記第2の複数のカラムスイッチ手段を制御する第2Yデコーダ11」は、補正発明の「前記第1の制御手段による制御により前記第1の列アドレスに対応する前記記憶単位が、データの読み出しのみ可能な状態であると共に、前記第1の列アドレスとは異なる第2の列アドレスが与えられた場合に、前記行アドレスに対応する前記記憶単位のうちの、前記第2の列アドレスに対応するものが、データの読み書きが可能な状態になるように、前記第2の複数のカラムスイッチ手段を制御する第2の制御手段」に対応しており、両者は、「前記第1の列アドレスとは異なる第2の列アドレスが与えられた場合に、前記行アドレスに対応する前記記憶単位のうちの、前記第2の列アドレスに対応するものが、データの読み書きが可能な状態になるように、前記第2の複数のカラムスイッチ手段を制御する第2の制御手段」である点で一致する。 (4-8)以上を総合すると、補正発明と引用発明とは、「【請求項1】データを記憶する記憶装置であって、行アドレスおよび列アドレスによって指定される記憶単位を有する記憶手段と、前記行アドレスに対応して、前記記憶手段の記憶単位を指定する指定手段と、前記行アドレスに対応する前記記憶単位のうちの、前記列アドレスに対応するものを、データの読み出しが可能な状態にするための、並列に配置された第1の複数のカラムスイッチ手段と、前記行アドレスに対応する前記記憶単位のうちの、前記列アドレスに対応するものを、データの読み書きが可能な状態にするための、並列に配置された第2の複数のカラムスイッチ手段と、第1の列アドレスが与えられた場合に、前記行アドレスに対応する前記記憶単位のうちの、前記第1の列アドレスに対応するものが、データの読み出しが可能な状態になるように、前記第1の複数のカラムスイッチ手段を制御する第1の制御手段と、前記第1の列アドレスとは異なる第2の列アドレスが与えられた場合に、前記行アドレスに対応する前記記憶単位のうちの、前記第2の列アドレスに対応するものが、データの読み書きが可能な状態になるように、前記第2の複数のカラムスイッチ手段を制御する第2の制御手段とを備えることを特徴とする記憶装置。」である点で一致し、以下の点で相違する。 (相違点1) 補正発明は、「第1の複数のカラムスイッチ手段」が、「データの読み出しのみ可能な状態にするための」ものであり、「第1の制御手段」により「データの読み出しのみ可能な状態になるように」制御されるのに対して、引用発明は、「第1の複数のカラムスイッチ手段」が、「データの読み書きが可能な状態にするための」ものであり、補正発明の「第1の制御手段」に相当する「第1Yデコーダ8」により「データの読み書きが可能な状態になるように」制御される点。 (相違点2) 補正発明は、「第2の制御手段」が「前記第1の制御手段による制御により前記第1の列アドレスに対応する前記記憶単位が、データの読み出しのみ可能な状態であると共に」「前記第2の複数のカラムスイッチ手段を制御する」ものであるのに対して、引用発明においては、「第1Yデコーダ8」及び「第2デコーダ11」にマルチプレクサ「アドレスMPX2」を介して時分割でアドレスが入力される構成となっているため、引用発明の「第1Yデコーダ8」は、補正発明のように「前記第1の制御手段による制御により前記第1の列アドレスに対応する前記記憶単位が、データの読み出しのみ可能な状態であると共に」「前記第2の複数のカラムスイッチ手段を制御する」ことができない点。 (相違点3) 補正発明は、「前記第1の制御手段による前記第1の複数のカラムスイッチ手段の制御により、前記記憶手段の一部からデータが読み出され、前記第2の制御手段による前記第2の複数のカラムスイッチ手段の制御により、読み出された前記データを基にした演算結果が、前記記憶手段の他部に書き込まれる」ものであるのに対して、引用発明は、そのような特定がなされていない点。 (5)相違点についての当審の判断 (5-1)相違点1について一般に、2つのポートと、各ポートに対応して設けられたカラムスイッチとを備え、各ポートからカラムスイッチを介してメモリセルに読み書きを行えるようにした、いわゆるデュアルポート形式の半導体メモリにおいて、各ポートを、読み書き可能とするか、読み出し又は書き込み専用とするかは、当該メモリの用途等に応じて当業者が適宜選択できる設計的事項であり、一方のポートを読み出し専用とし、他方のポートを読み書き可能の構成とすることも、例えば、本願の出願前に日本国内において頒布された刊行物である下記周知例1にも記載されているように当業者において普通に行われている事項であるから、引用発明において、「第1の複数のカラムスイッチ手段」を読み出し専用のものとすること、すなわち、補正発明のように、「第1の複数のカラムスイッチ手段」が、「データの読み出しのみ可能な状態にするための」ものであり、「第1の制御手段」により「データの読み出しのみ可能な状態になるように」制御される構成とすることは当業者が容易になし得たことである。 a.周知例1:特開昭59-60793号公報上記周知例1には、第2図及び第3図とともに、以下の記載がある(なお、特許庁における情報処理システムの都合上、アッパーラインは使用できないので、アッパーラインを「/」で代用する。)。「(4)発明の目的上記問題点に鑑み本発明は、ダイナミック形メモリをいわゆるデュアルポートRAMとして使用可能にする半導体メモリを提案することを目的とするものである。」(2ページ左下欄2行?6行) 「第2図に示す如く、少なくとも2つのコラムデコーダCD_(1)およびCD_(2)を備える。コラムデコーダCD_(1)は、図示の構成によれば、ゲート対G_(1)を介して第1のポートをなす読出し/書込みバスB_(1)に接続し、コラムデコーダCD_(2)はゲート対G_(2)を介して第2のポートをなす読出しバスB_(2)に接続する。」(2ページ右下欄19行?3ページ左上欄4行) 「コラムデコーダCD_(1)についてはゲート対G_(1)が図示するごとく接続しているからデータの書込みも行える。したがつて書込みアクセスはコラムデコーダCD_(1)を介してのみ行われる。もし図示するメモリセルMC′のいずれかに(ワード線を適当に選択して)データの書込みをしているのと同時に、図示しない他のメモリセルからのデータの読出し要求があれば、当該他のメモリセルの選択ならびにデータの読出しは図示しない他のコラムデコーダ(CD_(2))を用いて行われる。」(3ページ左上欄第13行?右上欄2行) 「第3図は第2図の構成を含んでなる半導体メモリの全体を示すブロック図である。本図において、SAはセンスアンプの群、MCAはメモリセルMC′のアレイである。第2図のワード線(W_(1),/W_(1)…W_(n))はロウデコーダRDにより、ロウアドレスRAに従つて、選択される。CD_(1)はコラムデコーダの群、CD_(2)もコラムデコーダの群であり、それぞれコラムアドレスバスA_(1)およびA_(2)によつて各々1つが選択され、それぞれ読出しバツフアRD_(1)およびRD_(2)を介して読出しデータD_(R1)およびD_(R2)を出力する。コラムデコーダCD_(1)側はデータの書込みも行え、書込みデータD_(W)を書込みアンプWAを通して受信する。」(3ページ右上欄13行?左下欄5行) したがって、周知例1には、デュアルポートRAMにおいて、コラムデコーダCD_(2)によって、カラムゲート対G_(2)をデータの読み出しのみ可能な状態に制御するとともに、コラムデコーダCD_(1)によって、カラムゲート対G_(1)をデータの読出し/書込みが可能な状態に制御することが記載されているものと認められる。 (5-2)相違点2について (5-2-1)相違点2は、補正発明が、「第1の列アドレス」及び「第1の列アドレス」を独立したアドレス供給端子を用いて一括して供給しているのに対して、引用発明は、「第1のカラムアドレスC1」及び「第2のカラムアドレスC2」を、「アドレスMPX2」を介して時分割で供給していることに起因するものであると認められる。ところで、一般に、半導体メモリにおいて、アドレスを供給するに際して、多数のアドレス供給端子を設けてアドレスを一括して供給する構成とすれば速度面で有利であるが端子(ピン)数が多くなり、少数のアドレス端子とマルチプレクサを設けてアドレスを時分割で供給する構成とすればその逆となることは当業者の技術常識であり、多数のアドレス供給端子を設けてアドレスを一括して供給する構成とするか、少数のアドレス端子とマルチプレクサを設けてアドレスを時分割で供給する構成とするかは、当該半導体メモリに求められる端子数やアクセス速度等を勘案して当業者が適宜選択し得る設計的事項である。デュアルポート形式の半導体メモリにおいても、当然例外ではなく、各ポートごとにアドレス供給端子を設けてアドレスを一括して供給する構成とするか、各ポート共通のアドレス端子とマルチプレクサを設けてアドレスを時分割で供給する構成とするかは、当該メモリに求められる端子数やアクセス速度等を勘案して当業者が適宜選択し得る設計的事項であり、各ポートごとにアドレス供給端子を設け、各ポート用のアドレスを一括して供給することも、例えば、本願の出願前に日本国内において頒布された刊行物である下記周知例2にも記載されているように、当業者における周知技術である。 a.周知例2:特開平7-262800号公報上記周知例2には、図3とともに以下の記載がある。「【0052】以上のようにして、多ポート・メモリの多ポート間の関連を考慮した試験処理が実行される。図3は、本試験装置の被試験素子となる多ポート・メモリの説明図である。1入力2出力のデュアルポート・メモリを例として説明する。【0053】メモリには二つのアドレスを指定するためのアドレス線(アドレスAおよびアドレスB)と、データ入力線(データin) 、二つのデータ出力線(データout 1およびデータout 2)、書き込み制御信号、読み出し制御信号等の端子がある。【0054】1入力2出力のデュアルポート・メモリの場合、データの書き込みは例えばアドレスAでアドレスを指定し、データinから書き込みデータを書き込む。一方、データの読み出しはアドレスAおよびアドレスBで二つのアドレスを指定し、データout 1およびデータout 2の2ポートから同時にデータを読み出す。すなわち、アドレスAはWRITE/READアドレスを、アドレスBはREADのみのアドレスを指定する。」 (5-2-2)一方、引用発明において、「第1のカラムアドレスC1」及び「第2のカラムアドレスC2」を「アドレスMPX2」を介して、時分割で供給している理由は、引用例の0016段落の「TAはアドレス外部端子であり、このアドレス外部端子TAを介してアドレスAiの取り込みが可能とされる。本実施例では、アドレス外部端子数の低減のためアドレスマルチプレクス方式が採用されており、アドレス外部端子TAを介してアドレスバッファ1に入力されたアドレスAiは、後段のアドレスマルチプレクサ(MPX)2によってワード選択系16とカラム選択系17とに振り分けられる。」という記載からも明らかなように、端子数を削減するためであることが明らかである。そして、引用発明は、「本発明は、半導体記憶装置、さらにはそれの高速アクセスを可能とする技術に関し、例えばダイナミック・ランダム・アクセス・メモリ(DRAMと略記する)に適用して有効な技術に関する。」(引用例の0001段落)に記載されているとおり、高速アクセスを実現すること技術課題とするものであるところ、多数のアドレス供給端子を設けてアドレスを一括して供給する構成とすれば速度面で有利であるが端子数が多くなり、少数のアドレス端子とマルチプレクサを設けてアドレスを時分割で供給する構成とすればその逆となることは、上に述べたように当業者の技術常識であるから、引用発明に接した当業者であれば、より高速なアクセスを実現するために、引用発明において、「第1のカラムアドレスC1」及び「第2のカラムアドレスC2」を、「アドレスMPX2」を介して時分割で供給する構成に代えて、「第1のカラムアドレスC1」及び「第2のカラムアドレスC2」を独立したアドレス供給端子を用いて一括して供給する構成とすること、すなわち、補正発明のように、「第2の制御手段」が「前記第1の制御手段による制御により前記第1の列アドレスに対応する前記記憶単位が、データの読み出しのみ可能な状態であると共に」「前記第2の複数のカラムスイッチ手段を制御する」ものとすることは、容易に想到し得たことである。 (5-3)相違点3について (5-3-1)上記(5-2-2)において検討したとおり、引用発明は高速アクセスを実現するためのものであるが、高速アクセスが可能なメモリの主要な用途の一つが画像処理用のメモリであることは当業者における技術常識であるから、引用例に接した当業者であれば、引用発明を画像処理用のメモリとして用いることは直ちに察知し得た事項である。 (5-3-2)そして、一般に、画像処理に使用するメモリにおいて、メモリから読み出したデータに演算処理を施して、演算処理を施したデータを当該メモリの同じ又は異なる記憶領域に書き込むという処理を行うことは、例えば、本願の出願前に日本国内において頒布された刊行物である下記周知例3に記載されているように、当業者が常套的に用いている技術である。 a.周知例3:特開平10-91145号公報上記周知例3には以下の記載がある。「【0001】【発明の属する技術分野】本発明は、メモリ制御装置および方法、並びに画像生成装置に関し、例えば、3次元コンピュータグラフィックシステムにおいて、回転、移動、及び拡大/縮小等の座標変換を頻繁に行って立体モデルを表示する場合に、その表示画像を生成するときなどに用いて好適なメモリの構造およびメモリ制御装置および方法、並びに画像生成装置に関する。」「【0093】また、上記実施例においては、DRAMCELL28Dの所定の行アドレスのデータを読み出し、所定の演算が施すことにより得られた演算結果を、同一の行アドレスに書き込むようにしたが、読み出したデータの行アドレスとは異なる行アドレスに書き込むようにすることも可能である。その場合、例えば、読み出し用の行アドレスおよび列アドレスと、書き込み用の行アドレスおよび列アドレスをそれぞれDRAMCELL28Dに与えるようにする。」 (5-3-3)したがって、引用発明に係るDRAMを画像処理用のメモリとして用いるに際し、メモリから読み出したデータに演算処理を施して、演算処理を施したデータを当該メモリの同一又は異なる記憶領域に書き込むという処理を行うようにすること、すなわち、引用発明において、補正発明のように「前記第1の制御手段による前記第1の複数のカラムスイッチ手段の制御により、前記記憶手段の一部からデータが読み出され、前記第2の制御手段による前記第2の複数のカラムスイッチ手段の制御により、読み出された前記データを基にした演算結果が、前記記憶手段の他部に書き込まれる」ようにすることは、当業者が容易に想到し得たことである。 (5-4)相違点についてのまとめ以上検討したとおりであるから、補正発明は、当業者における周知技術を勘案することにより、引用発明に基づいて当業者が容易に発明をすることができたものである。したがって、補正発明は、特許法第29条第2項の規定により、特許出願の際独立して特許を受けることができない。 (5)独立特許要件についてのまとめ本件補正は、補正後の特許請求の範囲の請求項1に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができないものであるから、特許法第17条の2第5項において準用する同法第126条第5項(平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第5項において準用する同法第126条第5項をいう。以下同じ。)の規定に適合しないものである。 5.補正の却下の決定のむすび以上検討したとおり、本件補正は、特許法第17条の2第3項に規定する要件を満たさないものであり、また、仮に当該要件を満たすものとみなした場合であっても、特許法第17条の2第5項において準用する同法第126条第5項の規定に適合しないものである。したがって、本件補正は、特許法第159条第1項において読み替えて準用する同法第53条第1項の規定により却下すべきものである。第3.本願発明平成21年5月25日に提出された手続補正書による補正は上記のとおり却下され、平成20年9月8日に提出された手続補正書による補正も原審において却下されているので、本願の請求項1?6に係る発明は、平成20年2月12日に提出された手続補正書により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項1?6に記載されている事項により特定されるとおりのものであり、そのうちの請求項1に係る発明(以下「本願発明」という。)は、請求項1に記載されている事項により特定される、上記第2.1.の「(補正前)」の箇所に記載したとおりのものである。一方、本願の出願日前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開平4-268288号公報(「引用例」)には、上記第2.4.(3)に記載したとおりの事項、及び発明(引用発明)が記載されているものと認められる。そして、本願発明に対して技術的限定を加えた発明である補正発明は、上記第2.4.において検討したとおり、引用発明に基づいて当業者が容易に発明をすることができたものであるから、本願発明も当然に、引用発明に基づいて当業者が容易に発明をすることができたものである。したがって、本願発明は、引用発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許を受けることができない。第4.むすび以上のとおりであるから、他の請求項について検討するまでもなく、本願は拒絶をすべきものである。よって、結論のとおり審決する。
審理終結日	2010-11-04
結審通知日	2010-11-09
審決日	2010-11-22
出願番号	特願平10-242773
審決分類	P 1 8・ 561- Z (G11C) P 1 8・ 575- Z (G11C) P 1 8・ 121- Z (G11C)
最終処分	不成立
前審関与審査官	堀田和義
特許庁審判長	北島健次
特許庁審判官	市川篤西脇博志
発明の名称	記憶装置および記憶装置の制御方法
代理人	稲本義雄

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