拒絶査定不服の審決｜不服2008-26200 - 特許審決データベース

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審決分類	審判査定不服 2項進歩性特許、登録しない。 G11C 審判査定不服 5項独立特許用件特許、登録しない。 G11C
管理番号	1233550
審判番号	不服2008-26200
総通号数	137
発行国	日本国特許庁(JP)
公報種別	特許審決公報
発行日	2011-05-27
種別	拒絶査定不服の審決
審判請求日	2008-10-10
確定日	2011-03-11
事件の表示	平成10年特許願第 93810号「データを記憶するための装置及び不揮発性電荷蓄積セルのアレイをプログラムする方法」拒絶査定不服審判事件〔平成11年10月 8日出願公開、特開平11-273366〕について、次のとおり審決する。
結論	本件審判の請求は、成り立たない。
理由	1.手続の経緯本願は、平成10年3月3日に出願した特願平10-93810号であって、平成17年2月24日付けで手続補正がなされ、平成20年7月3日付けで拒絶査定がなされ、これに対し、同年10月10日に拒絶査定に対する審判請求がなされるとともに、同日付けで手続補正がなされ、その後当審において、平成22年4月14日付けで審尋がなされ、同年7月13日に回答書が提出されたものである。 2.平成20年10月10日付けの手続補正(以下「本件補正」という。)について [補正の却下の決定の結論] 平成20年10月10日付けの手続補正を却下する。 [理由] (1)本件補正の内容本件補正は、特許請求の範囲を補正するものであって、補正後の特許請求の範囲の請求項1?14(以下「補正後請求項1」?「補正後請求項14」という。)は以下のとおりである。「【請求項1】データを記憶するための装置であって、メモリの複数のワードを有するメモリアレイを有し、各ワードは、メモリの複数のビットを有し、メモリの各ビットは、不揮発性電荷蓄積メモリセルを有しており、前記メモリの複数のワードにおける個々のワードにアドレスするアドレッシングメカニズムを有し、前記アドレッシングメカニズムは、アドレスされたワードを特定し、複数の列ラインを有し、その各々は、前記メモリアレイから複数の不揮発性電荷蓄積メモリセルに結合され、データを前記メモリアレイへ、及び前記メモリアレイから伝送するために、複数のデータビットラインを有するデータバスを有し、前記複数のデータビットラインの各々は、前記複数の列ラインから複数の列ラインへ結合されており、更に前記メモリのアドレスされたワードをプログラムし、及び再プログラムするために、プログラミング電圧を前記メモリのアドレスされたワードに与える、前記メモリアレイに結合されたプログラミング電源回路、前記メモリのアドレスされたワードのプログラミングを個別に検証し、且つ前記アドレスワード内で、前記メモリの複数のビットの各々のプログラミングを個別に検証して、プログラムするのに失敗したビットのセットを決定する、前記メモリアレイに結合されたプログラム検証ロジック、及び前記メモリのアドレスされたワードをプログラムし、且つプログラムするのに失敗した前記ビットのセットのみを再プログラムするように、前記プログラミング電源回路を制御する、前記プログラミング電源回路および前記プログム検証ロジックに結合された制御回路、を有し、前記制御回路は、更に、前記アドレスされたワード内のそれぞれのビットに対応する複数のビットプログラムフラッグを有し、及び前記プログラム検証ロジックは、前記アドレスされたワード内でプログラムするのに失敗した前記ビットのセットを示すために、前記複数のビットプログラムフラッグに結合され、制御することを特徴とするデータを記憶するための装置。【請求項2】データを記憶するための装置であって、メモリの複数のワードを有するメモリアレイを有し、各ワードは、メモリの複数のサブワードを有し、且つメモリの各サブワードは、複数の不揮発性電荷蓄積メモリセルを有しており、前記メモリの複数のワードにおける個々のワードにアドレスするアドレッシングメカニズムを有し、前記アドレッシングメカニズムは、アドレスされたワードを特定し、複数の列ラインを有し、その各々は、前記メモリアレイから複数の不揮発性電荷蓄積メモリセルに結合され、データを前記メモリアレイへ、及び前記メモリアレイから伝送するために、複数のデータビットラインを有するデータバスを有し、前記複数のデータビットラインの各々は、前記複数の列ラインから複数の列ラインへ結合されており、更に前記メモリのアドレスされたワードの1つのサブワードを一度に自動的にプログラムし、及び再プログラムするために、プログラミング電圧を前記メモリのアドレスされたワードに与える、前記メモリアレイに結合されたプログラミング電源回路、前記メモリのアドレスされたワードのプログラミングを個別に検証し、且つ前記アドレスワード内で、個々のサブワードのプログラミングを個別に検証して、プログラムするのに失敗したサブワードのセットを決定する、前記メモリアレイに結合されたプログラム検証ロジック、及び前記アドレスされたメモリのワードの1つのサブワードを一度にプログラムし、及び1つのサブワードを一度にプログラムするのに失敗した前記サブワードのセットのみを再プログラムするように前記電源回路を制御する、前記プログラミング電源回路および前記プログム検証ロジックに結合された制御回路、を有し、前記制御回路は、更に、前記アドレスされたワード内のそれぞれのビットに対応する複数のビットプログラムフラッグを有し、及び前記プログラム検証ロジックは、前記アドレスされたワード内でプログラムするのに失敗した前記ビットのセットを示すために、前記複数のビットプログラムフラッグに結合され、制御することを特徴とするデータを記憶するための装置。【請求項3】データを記憶するための装置であって、メモリの複数のワードを有するメモリアレイを有し、各ワードは、メモリの複数のサブワードを有し、各サブワードは、メモリの複数のビットを有しており、且つメモリの各ビットは、不揮発性電荷蓄積メモリセルを有しており、前記メモリの複数のワードにおける個々のワードにアドレスするアドレッシングメカニズムを有し、前記アドレッシングメカニズムは、アドレスされたワードを特定し、複数の列ラインを有し、その各々は、前記メモリアレイから複数の不揮発性電荷蓄積メモリセルに結合され、データを前記メモリアレイへ、及び前記メモリアレイから伝送するために、複数のデータビットラインを有するデータバスを有し、前記複数のデータビットラインの各々は、前記複数の列ラインから複数の列ラインへ結合されており、更にメモリのアドレスされたワードを自動的にプログラムし、及び再プログラムするために、プログラミング電圧を前記メモリのアドレスされたワードに与える、前記メモリアレイに結合されたプログラミング電源回路、前記メモリのアドレスされたワードのプログラミングを個別に検証するために、且つ前記アドレスされたワード内で、個々のサブワードのプログラミングを個別に検証して、プログラムするのに失敗したサブワードのセットを決定するために、及びプログラムするのに失敗した前記サブワードのセットの各々内で、メモリの個々のビットのプログラミングを個別に検証して、プログラムするのに失敗したビットのセットを決定するために、前記メモリアレイに結合されたプログラム検証ロジック、及び前記アドレスされたメモリのワードをプログラムし、一度に1つのサブワードをプログラムするのに失敗した前記サブワードのセットのみを再プログラムするために、且つプログラムするのに失敗した前記サブワードのセットの各々内で、プログラムするのに失敗した前記ビットのセットのみを再プログラムするために、前記プログラミング電源回路を制御する、前記プログラミング電源回路および前記プログム検証ロジックに結合された制御回路、を有し、前記制御回路は、更に、前記アドレスされたワード内のそれぞれのビットに対応する複数のビットプログラムフラッグを有し、及び前記プログラム検証ロジックは、前記アドレスされたワード内でプログラムするのに失敗した前記ビットのセットを示すために、前記複数のビットプログラムフラッグに結合され、制御することを特徴とするデータを記憶するための装置。【請求項4】前記アレイは、3.3ボルト以下の外部電源からの供給電圧を用いて、読み取られることができることを特徴とする請求項3に記載の装置。【請求項5】前記プログラミング電源回路は、更に、複数の列ドライバーを有し、それらの各々は前記データバスの関連するデータビットラインに結合された複数の列ラインに結合され、前記列ドライバーの各々は、前記メモリのアドレスされたワードのサブワード内のビットのプログラミングを個別にイネーブルするための前記制御回路に結合されたビットイネーブル入力とバイトイネーブル入力を有することを特徴とする請求項3に記載の装置。【請求項6】前記メモリの複数のサブワードは8つの不揮発性電荷蓄積メモリセルから成っていることを特徴とする請求項3に記載の装置。【請求項7】前記メモリの複数のワードの各々は、メモリの2つのサブワードから成っていることを特徴とする請求項6に記載の装置。【請求項8】前記アドレッシングメカニズムは、ワードラインデコーダと複数の列デコーダを有することを特徴とする請求項3に記載の装置。【請求項9】前記メモリのアドレスされたワードにおける前記複数のサブワードの各々に対して列デコーダを有することを特徴とする請求項8に記載の装置。【請求項10】メモリの複数のワードを含み、各ワードはメモリの複数のサブワードを含み、メモリの各サブワードは複数の不揮発性電荷蓄積メモリセルを含み、前記メモリアレイはメモリの前記メモリの複数のワードにおける個々のワードにアクセスするアドレスメカニズムを含む不揮発性電荷蓄積メモリセルのアレイにおいて、不揮発性電荷蓄積セルのアレイをプログラムする方法であって、前記アドレッシングメカニズムでメモリのアドレスされたワードを選択するステップと、前記メモリのアドレスされたワードの前記複数のサブワードの1つのサブワードを一度に自動的にプログラムするステップと、前記メモリのアドレスされたワードにおける前記複数のサブワードの各々のプログラミングを検証するステップと、前記1つのサブワードを一度にプログラムするのに失敗したサブワードのみを自動的に再プログラムするステップと、を含み、前記複数のサブワードの各々のプログラミングを検証するステップは、プログラムするのに失敗したビットのセットを示すために、前記アドレスされたワード内のそれぞれのビットに対応する複数のビットプログラムフラッグをセットするステップを含み、且つ前記プログラムするのに失敗したサブワードのみを自動的に再プログラムするステップは、プログラムするのに失敗した前記ビットの前記再プログラムを可能化するために、前記ビットプログラムフラッグを用いることを特徴とする不揮発性電荷蓄積セルのアレイをプログラムする方法。【請求項11】メモリの複数のワードを含み、各ワードはメモリの複数のサブワードを含み、メモリの各サブワードはメモリの複数のビットを含み、メモリの各ビットは不揮発性電荷蓄積メモリセルを含み、前記メモリセルのアレイは前記メモリの複数のワードにおける個々のワードにアクセスするアドレスメカニズムを含む不揮発性電荷蓄積メモリセルのアレイにおいて、不揮発性電荷蓄積セルのアレイをプログラムする方法であって、前記アドレッシングメカニズムでメモリのアドレスされたワードを選択するステップと、前記メモリのアドレスされたワードの前記複数のサブワードの1つのサブワードを一度に自動的にプログラムするステップと、前記メモリのアドレスされたワードにおける前記複数のサブワードの各々のプログラミングを検証するステップであって、前記検証するステップは、各前記サブワードにおける前記複数のビットの各々のプログラミングを検証するステップを含み、且つ前記メモリのアドレスされたワード内で、1つのサブワードを一度にプログラムするのに失敗したサブワードのみを自動的に再プログラムするステップであって、前記再プログラムするステップは、プログラムするのに失敗したビットのみを再プログラムするステップを含み、前記複数のサブワードの各々のプログラミングを検証するステップは、プログラムするのに失敗したビットのセットを示すために、前記アドレスされたワード内のそれぞれのビットに対応する複数のビットプログラムフラッグをセットするステップを含み、且つ前記プログラムするのに失敗したサブワードのみを自動的に再プログラムするステップは、プログラムするのに失敗した前記ビットの前記再プログラムを可能化するために、前記ビットプログラムフラッグを用いることを特徴とする不揮発性電荷蓄積セルのアレイをプログラムする方法。【請求項12】前記アレイは3.3ボルト以下の外部電源からの供給電圧を用いて読み取られることができることを特徴とする請求項11に記載の方法。【請求項13】メモリの前記複数のサブワードの各々は8つの不揮発性電荷蓄積メモリセルを有することを特徴とする請求項11に記載の方法。【請求項14】前記メモリの複数のワードの各々は、メモリの2つのサブワードを有することを特徴とする請求項13に記載の方法。」 (2)補正事項の整理 [補正事項1] 補正前の請求項1、請求項2及び請求項3を、それぞれ、補正後請求項1、補正後請求項2及び補正後請求項3とすること。 [補正事項2] 補正前の請求項12及び請求項13を、それぞれ、補正後請求項10及び補正後請求項11とすること。 [補正事項3] 補正前の請求項6、請求項11及び請求項15を削除すること。 (3)補正の目的、及び新規事項追加の有無 (3-1)補正事項1について補正事項1のうち、補正前の請求項1、請求項2及び請求項3に係る発明における発明特定事項である「制御回路」及び「プログラム検証ロジック」について、その構成及び接続関係を限定する補正は、特許法第17条の2第4項(平成14年法律第24号改正附則第2条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第4項をいう。以下同じ。)第2号に掲げる特許請求の範囲の減縮を目的とするものに該当する。また、補正事項1のうちのその他の補正は、特許法第17条の2第4項第4号に掲げる明りょうでない記載の釈明に該当する。そして、これらの補正が、願書に最初に添付した明細書又は願書に最初に添付した図面(以下、願書に最初に添付した明細書、願書に最初に添付した図面を、各々、「当初明細書」、「当初図面」といい、これらをまとめて「当初明細書等」という。)に記載された事項の範囲内においてなされたものであることは明らかである。したがって、当該補正は、特許法17条の2第3項(平成14年法律第24号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第3項をいう。以下同じ。)及び第4項に規定する要件を満たすものである。 (3-2)補正事項2について補正事項2のうち、補正前の請求項12及び請求項13に係る発明における発明特定事項である「複数のサブワードの各々のプログラミングを検証するステップ」及び「プログラムするのに失敗したサブワードのみを自動的に再プログラムするステップ」について、各ステップを限定する補正は、特許法第17条の2第4項第2号に掲げる特許請求の範囲の減縮を目的とするものに該当する。また、補正事項2のうちのその他の補正は、特許法第17条の2第4項第4号に掲げる明りょうでない記載の釈明に該当する。そして、これらの補正が、当初明細書等に記載された事項の範囲内においてなされたものであることは明らかである。したがって、当該補正は、特許法17条の2第3項及び第4項に規定する要件を満たすものである。 (3-3)補正事項3について補正事項3についての補正は、特許法第17条の2第4項第1号に掲げる請求項の削除を目的とするものに該当する。また、当該補正が、当初明細書等に記載された事項の範囲内においてなされたものであることは明らかである。したがって、当該補正は、特許法17条の2第3項及び第4項に規定する要件を満たすものである。 (3-4)補正の目的、及び新規事項追加の有無についてのまとめ以上のとおりであるから、本件補正は、特許法第17条の2第3項及び第4項に規定する要件を満たすものである。そして、本件補正は、特許法第17条の2第4項第2号に掲げる特許請求の範囲の減縮を目的とする補正を含むものであるから、補正後の特許請求の範囲に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができるものであるか否か、すなわち、本件補正が独立特許要件を満たすものであるか否かにつき、さらに検討を進める。 (4)独立特許要件について (4-1)補正後の発明補正後請求項1?14に係る発明は、平成20年10月10日付けの手続補正により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項1?14に記載されている事項により特定されるとおりのものであり、そのうちの請求項1に係る発明(以下「補正後の発明」という。)は、請求項1に記載されている事項により特定される上記2.(1)の請求項1の箇所に記載されたとおりのものである。ここにおいて、補正後請求項1の「前記プログム検証ロジック」は、「前記プログラム検証ロジック」の誤記であることは自明であるから、そのように読み替えた上で検討を進める。 (4-2)引用刊行物に記載された発明本願の出願日前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開平4-82091号公報(以下「引用例」という。)には、第1図とともに、以下の事項が記載されている。なお、以下の検討において、各引用箇所の下線は当審で付した。「2.特許請求の範囲 (1)フローティングゲートを有し、不揮発な記憶を行うメモリトランジスタからなるメモリセルを備えた不揮発性半導体記憶装置であって、活性状態時に、外部アドレス信号に基づき所定数単位で選択された複数の選択メモリトランジスタに対し、外部書き込みデータに応じて不揮発な書き込みを行う書き込み手段と、活性状態時に、前記複数の選択メモリトランジスタの記憶内容を内部読み出しデータとしてそれぞれ出力する読み出し手段と、活性状態時に、前記選択トランジスタそれぞれにおける前記外部書き込みデータと前記内部読み出しデータとを比較して、その一致/不一致を指示する比較信号をそれぞれ出力するデータ比較手段と、書き込み時に前記書き込み手段を活性化し、前記複数の選択メモリトランジスタへの書き込みを行った後、前記読み出し手段を活性化し前記複数の選択メモリトランジスタの記憶内容の内部読み出しを行い、その後に前記データ比較手段を活性化して前記選択メモリトランジスタそれぞれにおける前記外部書き込みデータと前記内部読み出しデータとを比較するベリファイ書き込み動作を実行し、少なくとも1つの前記比較信号が不一致を指示した場合、再度前記ベリファイ書き込み動作を、不一致を指示した前記比較信号が検出された前記選択メモリトランジスタに対してのみ行う書込み制御手段とを備えた不揮発性半導体記憶装置。 3.発明の詳細な説明〔産業上の利用分野〕この発明はEPROM、EEPROM等の電気的書き込みが可能な不揮発性半導体記憶装置に関する。〔従来の技術〕第2図は従来のEPROMの基本構成を示す回路図である。同図に示すように、メモリセル(メモリトランジスタ)1がマトリクス状(図中2行6列のみ示す)に配置されている。メモリトランジスタ1はフローティングゲートを有しており不揮発な記憶を行うことができる。このメモリトランジスタ1のドレインは列単位に共通にビット線2に接続され、コントロールゲートは行単位に共通にワード線3に接続され、ソースは所定数列(図中3列)単位に共通にソース線4に接続される。各ビット線2はそれぞれYゲートトランジスタ6を介して所定数列(図中3列)単位で共通にI/O線7に接続される。Yゲートトランジスタ6のゲートにはコラムデコーダ5の出力がそれぞれ与えられ、ワード線3はロウデコーダ8に接続される。コラムデコーダ5はアドレスバッファ9より得られる列アドレス信号に基づき、選択的にその出力をHレベルあるいは高電圧V_(ｐｐ)レベルに設定する。一方、ロウデコーダ8はアドレスバッファ9より得られる行アドレス信号に基づき、選択的にワード線3をHレベルあるいは高電圧V_(ｐｐ)レベルに設定する。」(第1ページ左欄第4行?第2ページ右上欄第1行) 「入出力バッファ14は書き込み時に1バイト(8ビット)単位で同時に各昇圧回路13に、外部書き込みデータの“1”/“0”に対応してL/Hの1ビット書き込みデータS14を出力し、読み出し時に1バイト単位で同時にセンスアンプ11にラッチされた1ビット出力データSllを取り込み、この1ビット出力データSllのH/Lに対応して“0”/“1”の外部読み出しデータを出力する。」(第2ページ右上欄第20行?左下欄第8行) 「そして、入出力バッファ14から1バイト単位で外部読み出しデータを外部に出力することによって選択メモリトランジスタ1の記憶内容が読み出される。」(第3ページ右上欄第19行?左下欄第2行) 「コンパレータ22及びラッチ24はセンスアンプ11に対応して設けられている、つまり、コンパレータ22及びラッチ24の個数はセンスアンプ11(昇圧回路13)同様、一般的に8n個(図中2つのみ示す)設けられている。コンパレータ22はベリファイ信号C、ラッチ24からの1ビットラッチデータS24及びセンスアンプ11の1ビット出力データSllを受け、ベリファイ信号CがHの場合活性状態となり、1ビット出力データS11と1ビットラッチデータS24とを比較し、一致した場合はH、不一致の場合はLの比較結果S22を各対応のラッチ24に出力する。ラッチ24は入出力バッファ14の1ビット書き込みデータS14を1ビットラッチデータS24としてラッチし、この1ビットラッチデータS24を昇圧回路13、コンパレータ22及びORゲート23の入力部に出力する。また、コンパレータ22の比較結果S22を受け、この比較結果S22がHの時のみリセットがかかり、1ビットラッチデータS24がLに固定される。なお、比較結果S22がLの時は1ビットラッチデータS24に変化はない。」(第4ページ右下欄第3行?第5ページ左上欄第5行) 「書き込み動作は、制御信号発生回路15より、Hの書き込み信号Wを書き込みベリファイ制御回路21に付与することにより開始される。すると、書き込みベリファイ制御回路21は活性状態となり、書き込み信号W2をHに立ち上げ、読み出し信号R及びベリファイ信号CをLにし、センスアップ11とI/O線7間を電気的に遮断し、昇圧回路13を活性状態にする。そして、コラムデコーダ5の出力が選択的に高電圧V_(ｐｐ)に立ち上げられることによりビット線2が選択されると共に、ロウデコーダ8によりワード線3が選択的に高電圧V_(ｐｐ)に立ち上げられる。すると、入出力バッファ14から取り込んだ1ビット書き込みデータS14がHの場合、すなわち、ラッチ24にラッチされた1ビットラッチデータS24がHの場合、書き込みトランジスタ12のゲートに高電圧V_(ｐｐ)か印加され、Lの場合、書き込みトランジスタ12のゲートにLが与えられる。その結果、選択されたワード線3とビット線2との交点にある選択メモリトランジスタ1は、入出力バッファ14から取り込んだ1ビット書込みデータS14が“0”書き込みを指示するHレベルの場合、そのドレイン及びコントロールゲートに高電圧V_(ｐｐ)が印加され、ドレイン近傍のアバランシェ崩壊により生じたホットエレクトロンがフローティングゲートに注入され、その閾値電圧がVｔh2(＞Vｔh1)となる。このメモリトランジスタ1の状態が“0”記憶状態に相当する。一方、1ビット書込みデータS14が“1”書き込みを指示するLレベルの場合、そのドレインがフローティングとなるためドレイン近傍にアバランシェ崩壊は生じず閾値電圧はVｔh1を維持し、“1”記憶状態を保つ。このようにして、選択メモリトランジスタ1へのデータ書き込みが行われる。」(第5ページ左上欄第18行?左下欄第11行) 「その後、読み出し信号RがLに立ち下がり、ベリファイ信号CがHに立ち上がる。ベリファイ信号CがHになると、コンパレータ22が活性状態となり、センスアンプ11の1ビット出力データSllと入出力バッファ14から出力された1ビット書き込みデータS14とを比較し、Sll=S14でH、Sll≠S14でLの比較結果S22を出力する。つまり、比較結果S22がLの場合、選択メモリトランジスタへの書き込みが正常に行えなかったことになる。そして、Hの比較結果S22が与えられたラッチ24はリセットされ、その1ビットラッチデータS24はLとなる。一方、Lの比較結果S22が与えられたラッチ24の1ビットラッチデータS24は変化しない。以上のステップが1バイト単位で実行されるベリファイ機能付書き込み動作である。 ORゲート23に取り込まれる1ビットラッチデータS24が1箇所でもHの場合、つまり、1ビット書き込みデータS14が“0”の書き込みを指示するHレベルであるにも関わらず、“1”記憶状態を指示するLレベルの1ビット出力データSllとして読み出されたメモリトランジスタ1が1個でも存在する場合、ORゲート23の出力信号S23がHとなる。一方、全ての1ビットラッチデータS24がLの場合、ORゲート23の出力信号S23がLとなる。書き込みベリファイ制御回路21は、この出力信号S23がLの場合、書き込み動作を終了し、Hの場合、上記ベリファイ機能付書き込み動作を再度実行する。再書き込み時において、正常に書き込まれたメモリトランジスタ1に対応するラッチ24は、全てリセットされている。従って、Lの1ビットラッチデータS24を昇圧回路13に出力することにより昇圧回路13の出力がLになるため、正常に書き込まれたメモリトランジスタ1に再書き込みは行われず、書き込み不良が検出されたメモリトランジスタ1に対してのみ再書き込みが行われる。したがって、書き込み時に少なくとも1つのメモリトランジスタにおいて、正常に“0”の書き込みが行えなっかた場合は、不良書き込みが検出されたメモリトランジスタに対してのみ、再書き込みを行うことができる。このため、再書き込みを行う際に、正常に書き込まれたメモリトランジスタに対して再書き込みが行われることはなく、過書き込みの恐れはない。」(第5ページ右下欄第12行?第6ページ右上欄第17行) ここにおいて、「フローティングゲートを有し、不揮発な記憶を行うメモリトランジスタからなるメモリセルを備えた不揮発性半導体記憶装置」(第1ページ左欄第5行?第7行)、「メモリセル(メモリトランジスタ)1がマトリクス状(図中2行6列のみ示す)に配置されている。」(第1ページ右欄第20行?第2ページ左上欄第2行)、「入出力バッファ14は書き込み時に1バイト(8ビット)単位で同時に各昇圧回路13に、外部書き込みデータの“1”/“0”に対応してL/Hの1ビット書き込みデータS14を出力し、読み出し時に1バイト単位で同時にセンスアンプ11にラッチされた1ビット出力データSllを取り込み、この1ビット出力データSllのH/Lに対応して“0”/“1”の外部読み出しデータを出力する。」(第2ページ右上欄第20行?左下欄第8行)という記載から、「不揮発性半導体記憶装置」が、メモリの複数の「バイト」を有する「マトリクス状」の「メモリセル」を有し、各「バイト」は、メモリの「8ビット」を有し、メモリの各「ビット」は、「不揮発な記憶を行うメモリトランジスタからなるメモリセル」を有している、ことは明らかである。また、「コラムデコーダ5はアドレスバッファ9より得られる列アドレス信号に基づき、選択的にその出力をHレベルあるいは高電圧V_(ｐｐ)レベルに設定する。一方、ロウデコーダ8はアドレスバッファ9より得られる行アドレス信号に基づき、選択的にワード線3をHレベルあるいは高電圧V_(ｐｐ)レベルに設定する。」(第2ページ左上欄第15行?右上欄第1行)、「入出力バッファ14は書き込み時に1バイト(8ビット)単位で同時に各昇圧回路13に、外部書き込みデータの“1”/“0”に対応してL/Hの1ビット書き込みデータS14を出力し、読み出し時に1バイト単位で同時にセンスアンプ11にラッチされた1ビット出力データSllを取り込み、この1ビット出力データSllのH/Lに対応して“0”/“1”の外部読み出しデータを出力する。」(第2ページ右上欄第20行?左下欄第8行)という記載から、「不揮発性半導体記憶装置」が、メモリの複数の「バイト」における個々の「バイト」に「アドレス」する「コラムデコーダ5」及び「ロウデコーダ8」を有し、前記「コラムデコーダ5」及び前記「ロウデコーダ8」は、「アドレス」された「バイト」を特定している、ことは明らかである。さらに、「このメモリトランジスタ1のドレインは列単位に共通にビット線2に接続され」(第2ページ左上欄第4行?第6行)という記載、及び第1図から、「不揮発性半導体記憶装置」が、複数の「ビット線2」を有し、その各々は、「マトリクス状」の「メモリセル」から複数の「不揮発な記憶を行うメモリトランジスタからなるメモリセル」に結合されている、と認められる。また、「そして、入出力バッファ14から1バイト単位で外部読み出しデータを外部に出力することによって選択メモリトランジスタ1の記憶内容が読み出される。」(第3ページ右上欄第19行?左下欄第2行)という記載、及び第1図から、「1バイト単位で外部読み出しデータを外部に出力する」ために、「複数のデータビットラインを有するデータバスを有し」ていると認められるから、「不揮発性半導体記憶装置」が、「データ」を「マトリクス状」の「メモリセル」へ、及び前記「マトリクス状」の「メモリセル」から伝送するために、複数のデータビットラインを有するデータバスを有し、前記複数のデータビットラインの各々は、複数の「ビット線2」から複数の「ビット線2」へ結合されている、ことは明白である。また、「書き込みベリファイ制御回路21は活性状態となり、書き込み信号W2をHに立ち上げ、読み出し信号R及びベリファイ信号CをLにし、センスアップ11とI/O線7間を電気的に遮断し、昇圧回路13を活性状態にする。そして、コラムデコーダ5の出力が選択的に高電圧V_(ｐｐ)に立ち上げられることによりビット線2が選択されると共に、ロウデコーダ8によりワード線3が選択的に高電圧V_(ｐｐ)に立ち上げられる。すると、入出力バッファ14から取り込んだ1ビット書き込みデータS14がHの場合、すなわち、ラッチ24にラッチされた1ビットラッチデータS24がHの場合、書き込みトランジスタ12のゲートに高電圧V_(ｐｐ)が印加され、Lの場合、書き込みトランジスタ12のゲートにLが与えられる。その結果、選択されたワード線3とビット線2との交点にある選択メモリトランジスタ1は、入出力バッファ14から取り込んだ1ビット書込みデータS14が“0”書き込みを指示するHレベルの場合、そのドレイン及びコントロールゲートに高電圧V_(ｐｐ)が印加され、ドレイン近傍のアバランシェ崩壊により生じたホットエレクトロンがフローティングゲートに注入され、その閾値電圧がVｔh2(＞Vｔh1)となる。このメモリトランジスタ1の状態が“0”記憶状態に相当する。一方、1ビット書込みデータS14が“1”書き込みを指示するLレベルの場合、そのドレインがフローティングとなるためドレイン近傍にアバランシェ崩壊は生じず閾値電圧はVｔh1を維持し、“1”記憶状態を保つ。このようにして、選択メモリトランジスタ1へのデータ書き込みが行われる。」(第5ページ右上欄第1行?左下欄第11行)、「書き込み不良が検出されたメモリトランジスタ1に対してのみ再書き込みが行われる。」(第6ページ右上欄第7行?第9行)という記載、及び第1図から、「不揮発性半導体記憶装置」が、メモリの「アドレス」された「バイト」を「書き込み」し、及び「再書き込み」するために、「高電圧V_(ｐｐ)」又は「フローティング」電圧を前記メモリの「アドレス」された「バイト」を構成する「メモリトランジスタ」の「ドレイン」に与える、「マトリクス状」の「メモリセル」に結合された「昇圧回路13」及び「書き込みトランジスタ12」を有している、と認められる。さらに、「ベリファイ信号CがHになると、コンパレータ22が活性状態となり、センスアンプ11の1ビット出力データSllと入出力バッファ14から出力された1ビット書き込みデータS14とを比較し、Sll=S14でH、Sll≠S14でLの比較結果S22を出力する。つまり、比較結果S22がLの場合、選択メモリトランジスタへの書き込みが正常に行えなかったことになる。そして、Hの比較結果S22が与えられたラッチ24はリセットされ、その1ビットラッチデータS24はLとなる。一方、Lの比較結果S22が与えられたラッチ24の1ビットラッチデータS24は変化しない。以上のステップが1バイト単位で実行されるベリファイ機能付書き込み動作である。」(第5ページ右下欄第13行?第6ページ左上欄第7行)、「書き込み不良が検出されたメモリトランジスタ1に対してのみ再書き込みが行われる。」(第6ページ右上欄第7行?第9行)という記載から、「不揮発性半導体記憶装置」が、メモリの「アドレス」された「バイト」の「書き込み」を個別に「ベリファイ」し、且つ前記「アドレス」「バイト」内で、前記メモリの複数の「ビット」の各々の「書き込み」を個別に「ベリファイ」して、「書き込み不良が検出された」「ビット」のセットを決定する、「マトリクス状」の「メモリセル」に結合された「コンパレータ22」を有している、ことは明らかである。また、「書き込み動作は、制御信号発生回路15より、Hの書き込み信号Wを書き込みベリファイ制御回路21に付与することにより開始される。すると、書き込みベリファイ制御回路21は活性状態となり、書き込み信号W2をHに立ち上げ、読み出し信号R及びベリファイ信号CをLにし、センスアップ11とI/O線7間を電気的に遮断し、昇圧回路13を活性状態にする。そして、コラムデコーダ5の出力が選択的に高電圧V_(ｐｐ)に立ち上げられることによりビット線2が選択されると共に、ロウデコーダ8によりワード線3が選択的に高電圧V_(ｐｐ)に立ち上げられる。すると、入出力バッファ14から取り込んだ1ビット書き込みデータS14がHの場合、すなわち、ラッチ24にラッチされた1ビットラッチデータS24がHの場合、書き込みトランジスタ12のゲートに高電圧V_(ｐｐ)が印加され、Lの場合、書き込みトランジスタ12のゲートにLが与えられる。」(第5ページ左上欄第18行?右上欄第15行)、「再書き込み時において、正常に書き込まれたメモリトランジスタ1に対応するラッチ24は、全てリセットされている。従って、Lの1ビットラッチデータS24を昇圧回路13に出力することにより昇圧回路13の出力がLになるため、正常に書き込まれたメモリトランジスタ1に再書き込みは行われず、書き込み不良が検出されたメモリトランジスタ1に対してのみ再書き込みが行われる。」(第6ページ右上欄第1行?第9行)という記載、及び第1図から、「不揮発性半導体記憶装置」が、メモリの「アドレス」された「バイト」を「書き込み」し、且つ「書き込み不良が検出された」「ビット」のセットのみを「再書き込み」するように、「昇圧回路13」及び「書き込みトランジスタ12」を制御する、前記「昇圧回路13」及び前記「書き込みトランジスタ12」および「コンパレータ22」に結合された「ラッチ24」、「制御信号発生回路15」及び「書き込みベリファイ制御回路21」を有している、と認められる。また、「コンパレータ22及びラッチ24はセンスアンプ11に対応して設けられている、つまり、コンパレータ22及びラッチ24の個数はセンスアンプ11(昇圧回路13)同様、一般的に8n個(図中2つのみ示す)設けられている。コンパレータ22はベリファイ信号C、ラッチ24からの1ビットラッチデータS24及びセンスアンプ11の1ビット出力データSllを受け、ベリファイ信号CがHの場合活性状態となり、1ビット出力データS11と1ビットラッチデータS24とを比較し、一致した場合はH、不一致の場合はLの比較結果S22を各対応のラッチ24に出力する。」(第4ページ右下欄第3行?第15行)、「再書き込み時において、正常に書き込まれたメモリトランジスタ1に対応するラッチ24は、全てリセットされている。従って、Lの1ビットラッチデータS24を昇圧回路13に出力することにより昇圧回路13の出力がLになるため、正常に書き込まれたメモリトランジスタ1に再書き込みは行われず、書き込み不良が検出されたメモリトランジスタ1に対してのみ再書き込みが行われる。」(第6ページ右上欄第1行?第9行)という記載から、「ラッチ24」、「制御信号発生回路15」及び「書き込みベリファイ制御回路21」は、「アドレス」された「バイト」内のそれぞれの「ビット」に対応する「8n個のラッチ24」を有し、及び、「コンパレータ22」は、前記「アドレス」された「バイト」内で「書き込み不良が検出された」ビットのセットを示すために、前記「8n個のラッチ24」に結合され、制御する、と認められる。以上を総合すると、引用例には、以下の発明(以下「引用発明」という。)が記載されているものと認められる。「不揮発性半導体記憶装置であって、メモリの複数のバイトを有するマトリクス状のメモリセルを有し、各バイトは、メモリの8ビットを有し、メモリの各ビットは、不揮発な記憶を行うメモリトランジスタからなるメモリセルを有しており、前記メモリの複数のバイトにおける個々のバイトにアドレスするコラムデコーダ5及びロウデコーダ8を有し、前記コラムデコーダ5及び前記ロウデコーダ8は、アドレスされたバイトを特定し、複数のビット線2を有し、その各々は、前記マトリクス状のメモリセルから複数の不揮発な記憶を行うメモリトランジスタからなるメモリセルに結合され、データを前記マトリクス状のメモリセルへ、及び前記マトリクス状のメモリセルから伝送するために、複数のデータビットラインを有するデータバスを有し、前記複数のデータビットラインの各々は、前記複数のビット線2から複数のビット線2へ結合されており、更に前記メモリのアドレスされたバイトを書き込みし、及び再書き込みするために、高電圧V_(ｐｐ)又はフローティング電圧を前記メモリのアドレスされたバイトを構成するメモリトランジスタのドレインに与える、前記マトリクス状のメモリセルに結合された昇圧回路13及び書き込みトランジスタ12、前記メモリのアドレスされたバイトの書き込みを個別にベリファイし、且つ前記アドレスバイト内で、前記メモリの複数のビットの各々の書き込みを個別にベリファイして、書き込み不良が検出されたビットのセットを決定する、前記マトリクス状のメモリセルに結合されたコンパレータ22、及び前記メモリのアドレスされたバイトを書き込みし、且つ書き込み不良が検出された前記ビットのセットのみを再書き込みするように、前記昇圧回路13及び前記書き込みトランジスタ12を制御する、前記昇圧回路13及び前記書き込みトランジスタ12および前記コンパレータ22に結合されたラッチ24、制御信号発生回路15及び書き込みベリファイ制御回路21、を有し、前記ラッチ24、前記制御信号発生回路15及び前記書き込みベリファイ制御回路21は、更に、前記アドレスされたバイト内のそれぞれのビットに対応する8n個のラッチ24を有し、及び前記コンパレータ22は、前記アドレスされたバイト内で書き込み不良が検出された前記ビットのセットを示すために、前記8n個のラッチ24に結合され、制御することを特徴とする不揮発性半導体記憶装置。」 (4-3)対比以下に補正後の発明と引用発明とを対比する。引用発明の「不揮発性半導体記憶装置」、「バイト」、「マトリクス状のメモリセル」、「8ビット」、「不揮発な記憶を行うメモリトランジスタからなるメモリセル」「コラムデコーダ5及びロウデコーダ8」、「ビット線2」、「書き込み」、「再書き込み」、「ベリファイ」、「書き込み不良が検出された」、「コンパレータ22」、「ラッチ24、制御信号発生回路15及び書き込みベリファイ制御回路21」、「8n個のラッチ24」は、それぞれ、補正後の発明の「データを記憶するための装置」、「ワード」、「メモリアレイ」、「複数のビット」、「不揮発性電荷蓄積メモリセル」、「アドレッシングメカニズム」、「列ライン」、「プログラム」及び「プログラミング」、「再プログラム」、「検証」、「プログラムするのに失敗した」、「プログラム検証ロジック」、「制御回路」、「複数のビットプログラムフラッグ」に相当する。次に、引用発明の「前記メモリのアドレスされたバイトを書き込みし、及び再書き込みするために、高電圧V_(ｐｐ)又はフローティング電圧を前記メモリのアドレスされたバイトを構成するメモリトランジスタのドレインに与える、前記マトリクス状のメモリセルに結合された昇圧回路13及び書き込みトランジスタ12」と補正後の発明の「前記メモリのアドレスされたワードをプログラムし、及び再プログラムするために、プログラミング電圧を前記メモリのアドレスされたワードに与える、前記メモリアレイに結合されたプログラミング電源回路」とを対比する。引用発明の「昇圧回路13及び書き込みトランジスタ12」は、補正後の発明の「プログラミング電源回路」に対応し、引用発明の「高電圧V_(ｐｐ)又はフローティング電圧」は、「ビット線2」から「メモリトランジスタのドレインに与え」られる一方、補正後の発明の「プログラミング電圧」は「ワード」に与えられており、列ライン及びワードラインに供給される電圧である。したがって、引用発明の「前記メモリのアドレスされたバイトを書き込みし、及び再書き込みするために、高電圧V_(ｐｐ)又はフローティング電圧を前記メモリのアドレスされたバイトを構成するメモリトランジスタのドレインに与える、前記マトリクス状のメモリセルに結合された昇圧回路13及び書き込みトランジスタ12」と補正後の発明の「前記メモリのアドレスされたワードをプログラムし、及び再プログラムするために、プログラミング電圧を前記メモリのアドレスされたワードに与える、前記メモリアレイに結合されたプログラミング電源回路」とは、「前記メモリのアドレスされたワードをプログラムし、及び再プログラムするために、プログラミング電圧を前記メモリのアドレスされたワードにおける列ラインに与える、前記メモリアレイに結合されたプログラミング電源回路」である点で共通する。したがって、補正後の発明と引用発明とは、「データを記憶するための装置であって、メモリの複数のワードを有するメモリアレイを有し、各ワードは、メモリの複数のビットを有し、メモリの各ビットは、不揮発性電荷蓄積メモリセルを有しており、前記メモリの複数のワードにおける個々のワードにアドレスするアドレッシングメカニズムを有し、前記アドレッシングメカニズムは、アドレスされたワードを特定し、複数の列ラインを有し、その各々は、前記メモリアレイから複数の不揮発性電荷蓄積メモリセルに結合され、データを前記メモリアレイへ、及び前記メモリアレイから伝送するために、複数のデータビットラインを有するデータバスを有し、前記複数のデータビットラインの各々は、前記複数の列ラインから複数の列ラインへ結合されており、更に前記メモリのアドレスされたワードをプログラムし、及び再プログラムするために、プログラミング電圧を前記メモリのアドレスされたワードにおける列ラインに与える、前記メモリアレイに結合されたプログラミング電源回路、前記メモリのアドレスされたワードのプログラミングを個別に検証し、且つ前記アドレスワード内で、前記メモリの複数のビットの各々のプログラミングを個別に検証して、プログラムするのに失敗したビットのセットを決定する、前記メモリアレイに結合されたプログラム検証ロジック、及び前記メモリのアドレスされたワードをプログラムし、且つプログラムするのに失敗した前記ビットのセットのみを再プログラムするように、前記プログラミング電源回路を制御する、前記プログラミング電源回路および前記プログラム検証ロジックに結合された制御回路、を有し、前記制御回路は、更に、前記アドレスされたワード内のそれぞれのビットに対応する複数のビットプログラムフラッグを有し、及び前記プログラム検証ロジックは、前記アドレスされたワード内でプログラムするのに失敗した前記ビットのセットを示すために、前記複数のビットプログラムフラッグに結合され、制御することを特徴とするデータを記憶するための装置。」である点で一致し、以下の点で相違する。 (相違点) 補正後の発明は、「プログラミング電源回路」が「プログラミング電圧」を「ワード」に与えている、すなわち、列ライン及びワードラインに電圧を供給しているのに対し、引用発明は、「昇圧回路13及び書き込みトランジスタ12」が、「高電圧V_(ｐｐ)又はフローティング電圧」を「ビット線2」に与えているが、ワードラインに供給する電圧の「プログラム電源回路」については明示されていない点。 (4-4)判断 (4-4-1)相違点について引用例には、「書き込みベリファイ制御回路21は活性状態となり、書き込み信号W2をHに立ち上げ、読み出し信号R及びベリファイ信号CをLにし、センスアップ11とI/O線7間を電気的に遮断し、昇圧回路13を活性状態にする。そして、コラムデコーダ5の出力が選択的に高電圧V_(ｐｐ)に立ち上げられることによりビット線2が選択されると共に、ロウデコーダ8によりワード線3が選択的に高電圧V_(ｐｐ)に立ち上げられる。」(第5ページ右上欄第1行?第9行)と記載されており、書き込み時にワード線を選択的に高電圧V_(ｐｐ)にすることが示されているのだから、プログラミング電圧をビット線に供給するプログラミング電源回路である「昇圧回路13及び書き込みトランジスタ12」に加えて、「不揮発性半導体記憶装置」に、プログラミング電圧をワード線へ供給するための回路(プログラミング電源回路)を設けること、すなわち、補正後の発明のように、「前記メモリのアドレスされたワードをプログラムし、及び再プログラムするために、プログラミング電圧を前記メモリのアドレスされたワードに与える、前記メモリアレイに結合されたプログラミング電源回路」を設けることは、当業者が容易に想到し得た事項である。 (4-4-2)判断についてのまとめ以上検討したとおり、補正後の発明は、引用例に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許出願の際独立して特許を受けることができない。 (4-5)独立特許要件についてのまとめ本件補正は、補正後の特許請求の範囲に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができるものではないから、特許法第17条の2第5項(平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第5項をいう。以下同じ。)において準用する同法第126条第5項の規定に適合しないものである。 (5)補正却下の決定についてのむすび以上のとおり、本件補正は、特許法第17条の2第5項において準用する同法第126条第5項の規定に適合しないものであるから、特許法第159条第1項で読み替えて準用する同法第53条第1項の規定により却下されるべきものである。 3.本願発明本件補正は上記のとおり却下されたので、本願の請求項1?17に係る発明は、平成17年2月24日付けの手続補正により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項1?17に記載された事項により特定されるとおりのものであり、そのうちの請求項1に係る発明(以下「本願発明」という。)は、請求項1に記載された事項により特定される以下のとおりのものである。「【請求項1】データを記憶するための装置であって、メモリの複数のワードを有するメモリアレイ、各ワードは、メモリの複数のビットを有し、メモリの各ビットは、不揮発性電荷蓄積メモリセルを有しており、前記メモリの複数のワードにおける個々のワードにアドレスするアドレッシングメカニズム、前記アドレッシングメカニズムは、アドレスされたワードを特定し、複数の列ライン、その各々は、前記メモリアレイから複数の不揮発性電荷蓄積メモリセルに結合され、データを前記メモリアレイへ、及び前記メモリアレイから伝送するために、複数のデータビットラインを有するデータバス、前記データビットラインの各々は、前記複数の列ラインから複数の列ラインへ結合されており、前記メモリのアドレスされたワードをプログラムし、及び再プログラムするために、プログラミング電圧を前記メモリのアドレスされたワードに与える、前記メモリアレイに結合されたプログラミング電源回路、前記メモリのアドレスされたワードのプログラミングを個別に検証し、且つ前記アドレスワード内で、前記メモリの複数のビットの各々のプログラミングを個別に検証して、プログラムするのに失敗したビットのセットを決定する、前記メモリアレイに結合されたプログラム検証ロジック、及び前記メモリのアドレスされたワードをプログラムし、且つプログラムするのに失敗した前記ビットのセットのみを再プログラムするように、前記プログラミング電源回路を制御する、前記プログラミング電源回路および前記プログム検証ロジックに結合された制御回路、を有することを特徴とするデータを記憶するための装置。」ここにおいて、「前記プログム検証ロジック」は、「前記プログラム検証ロジック」の誤記であることは自明であるから、そのように読み替えた上で検討を進める。 4.引用刊行物に記載された発明引用刊行物(引用例)に記載された発明は、上記2.(4-2)において、引用発明として認定したとおりのものである。 5.判断本願発明は、補正後の発明から、上記2.(2)及び(3)に記載した補正事項1についての補正によりなされた技術的限定を省いたものである。そうすると、2.(4)において検討したとおり、補正後の発明は、引用例に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、補正後の発明から技術的限定を省いた本願発明についても、当然に、引用例に記載された発明に基づいて当業者が容易に発明をすることができたものである。したがって、本願発明は特許法第29条第2項の規定により特許を受けることができない。 6.むすび以上のとおり、本願の請求項1に係る発明は特許法第29条第2項の規定により特許を受けることができないものであるから、他の請求項について検討するまでもなく、本願は拒絶をすべきものである。よって、結論のとおり審決する。
審理終結日	2010-10-07
結審通知日	2010-10-14
審決日	2010-11-01
出願番号	特願平10-93810
審決分類	P 1 8・ 121- Z (G11C) P 1 8・ 575- Z (G11C)
最終処分	不成立
前審関与審査官	外山毅
特許庁審判長	北島健次
特許庁審判官	高橋宣博近藤幸浩
発明の名称	データを記憶するための装置及び不揮発性電荷蓄積セルのアレイをプログラムする方法
代理人	大塚文昭
代理人	中村稔
代理人	小川信夫
代理人	竹内英人

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