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| 審決分類 |
審判 査定不服 2項進歩性 特許、登録しない(前置又は当審拒絶理由) G11C |
|---|---|
| 管理番号 | 1233584 |
| 審判番号 | 不服2008-1504 |
| 総通号数 | 137 |
| 発行国 | 日本国特許庁(JP) |
| 公報種別 | 特許審決公報 |
| 発行日 | 2011-05-27 |
| 種別 | 拒絶査定不服の審決 |
| 審判請求日 | 2008-01-17 |
| 確定日 | 2011-03-10 |
| 事件の表示 | 特願2003-409364「半導体記憶装置」拒絶査定不服審判事件〔平成16年6月10日出願公開、特開2004-164843〕について、次のとおり審決する。 |
| 結論 | 本件審判の請求は、成り立たない。 |
| 理由 |
第1.手続の経緯 本願は、平成10年2月6日(特許法第41条に基づく優先権主張 平成9年3月11日)にした特願平10-25333号特許出願の一部を平成15年12月8日に新たな特許出願としたものであって、平成19年12月12日付けで拒絶査定がなされ、これに対し、平成20年1月17日に拒絶査定不服審判が請求された。 そして、その後、平成22年8月27日付けで拒絶の理由が通知され、同年10月28日に意見書及び手続補正書が提出された。 第2.本願発明 本願の請求項1?4に係る発明は、平成22年10月28日に提出された手続補正書により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項1?4に記載されている事項により特定されるとおりのものであり、そのうちの請求項1に係る発明(以下「本願発明」という。)は、請求項1に記載されている事項により特定される次のとおりのものである。 「【請求項1】 データを電気的に記録、読み出し可能なメモリセルが複数配置され、相補線対がそれぞれのメモリセルに接続され形成されるメモリセルアレイ部を有し、 前記相補線対を成す第1の信号線と第2の信号線と、 前記第1の信号線と前記第2の信号線にプリチャージ電位を供給するプリチャージ電位供給線と、 前記第1の信号線と前記第2の信号線との間に設置された第1のイコライズ回路と、 前記第1の信号線と前記プリチャージ電位供給線との間に設置された第1のプリチャージ回路と、 前記第2の信号線と前記プリチャージ電位供給線との間に設置された第2のプリチャージ回路と、を具備し、 前記第1の信号線と前記第2の信号線に供給される前記プリチャージ電位は、電源電圧の振幅の中間値の電位が供給され、 前記第1のイコライズ回路を構成するトランジスタは、N型トランジスタから成り、 前記第1のプリチャージ回路を構成するトランジスタと、前記第2のプリチャージ回路を構成するトランジスタがそれぞれP型トランジスタから成り、それぞれのプリチャージ回路に流れる貫通電流に対して、電流制限機能を有することを特徴とする半導体記憶装置。」 第3.引用刊行物に記載された発明 1.本願の優先権主張の日前に日本国内において頒布され、当審において平成22年8月27日付けで通知した拒絶の理由(以下「当審拒絶理由」という。)において引用した刊行物である特開平6-349276号公報(以下「引用例」という。)には、図7とともに、以下の記載がある(なお、下線は当合議体にて付加したものである。以下同じ。)。 「【0001】 【産業上の利用分野】本発明は半導体記憶装置に係り、詳しくは例えばビット線及びコモンデータ線を所望レベルにプリチャージする形式のスタティックRAM(SRAM)における読み出し動作の高速化に関する。 【0002】 【従来の技術】SRAMにおいて、メモリセルからの読み出し信号は、ビット線対及びコモンデータ線対を介して差動増幅型のセンスアンプによって増幅されるが、このセンスアンプの動作上最も高感度となる入力信号のレベルは一般的に電源電圧の概ね中間レベルになるとされている。 【0003】このようなセンスアンプ駆動系に好適なレベルシフト回路が、特開平1-192078号公報にて提案されている。それを図7に示す。メモリセルアレイ1には左右方向に延びる複数のワード線WLが設けられるとともに、上下方向に延びる相補ビット線が複数対設けられている。なお、図では一対の相補ビット線BL,バーBLのみを図示している。各ワード線間及び各ビット線対間にはメモリセルCがそれぞれ接続されている。各メモリセルCは高抵抗R1,R2を負荷とする一対のセルトランジスタT1,T2と、一対のゲートトランジスタT3,T4とからなる。抵抗R1とトランジスタT1とが直列に接続され、高抵抗R2とトランジスタT2とが直列に接続され、これらは電位電源VDD及び接地電位VSS間に並列に接続されている。そして、アドレス信号に基づいてワード線及びビット線が選択されると、その選択されたワード線及びビット線に接続されたメモリセルが選択される。 【0004】各ビット線対BL,バーBLにはPMOSトランジスタT5?T7からなるビットイコライザ2が設けられている。PMOSトランジスタT5のソース及びドレインはビット線対の各ビット線にそれぞれ接続され、ゲートには活性化信号φ0が入力されている。PMOSトランジスタT6,T7の各ソースは電源電圧VDDに接続され、各ドレインはPMOSトランジスタT5のソース及びドレインにそれぞれ接続されている。PMOSトランジスタT6,T7の各ゲートには前記活性化信号φ0が入力されている。従って、活性化信号φ0がLレベル、即ち、当該ビット線対の非選択状態において各PMOSトランジスタT5?T7がオンし、メモリセルアレイ1内部における当該ビット線対は電源電圧VDDにプリチャージされる。」 2.ここにおいて、0004段落の「従って、活性化信号φ0がLレベル、即ち、当該ビット線対の非選択状態において各PMOSトランジスタT5?T7がオンし、メモリセルアレイ1内部における当該ビット線対は電源電圧VDDにプリチャージされる。」という記載、及び図7の記載から、図7に記載された「スタティックRAM」には、電源電圧VDDを供給するためのプリチャージ電位供給線が存在しており、当該プリチャージ電位供給線を介して、プリチャージ電位として「電源電圧VDD」が「ビット線BL」及び「ビット線バーBL」という相補「ビット線対」にそれぞれ供給されていることは、当業者にとって明らかである。 以上のことを踏まえ、0004段落の記載及び図7の記載に基づいて、図7に記載されたスタティックRAMにおける「PMOSトランジスタT5?T7」の接続関係を整理すると、次のとおりである。 a.「PMOSトランジスタT5」は、「ビット線BL」と「ビット線バーBL」との間に設置されている。 b.「PMOSトランジスタT6」は、「ビット線BL」とプリチャージ電位供給線との間に設置されている。 c.「PMOSトランジスタT7」は、「ビット線バーBL」とプリチャージ電位供給線との間に設置されている。 3.したがって、引用例には、次の発明(以下「引用発明」という。)が記載されているものと認められる。 「ビット線BL及びビット線バーBLという相補ビット線対を備え、各相補ビット線対間にメモリセルCがそれぞれ接続され、 前記ビット線BL及び前記ビット線バーBLにプリチャージ電位として電源電圧VDDを供給するプリチャージ電位供給線と、 前記ビット線BLと前記ビット線バーBLとの間に設置されたPMOSトランジスタT5と、 前記ビット線BLと前記プリチャージ電位供給線との間に設置されたPMOSトランジスタT6と、 前記ビット線バーBLと前記プリチャージ電位供給線との間に設置されたPMOSトランジスタT7と、を具備することを特徴とするスタティックRAM。」 第4.本願発明と引用発明との対比 1.引用発明の「ビット線BL」、「ビット線バーBL」、「相補ビット線対」が、各々本願発明の「第1の信号線」、「第2の信号線」、「相補線対」に相当することは明らかであるから、引用発明の「ビット線BL及びビット線バーBLという相補ビット線対を備え、各相補ビット線対間にメモリセルCがそれぞれ接続され」という構成は、本願発明の「相補線対がそれぞれのメモリセルに接続され」という構成に相当するとともに、引用発明も、本願発明と同様に、「前記相補線対を成す第1の信号線と第2の信号線」を備えているものと認められる。 また、一般に、スタティックRAMが、データを電気的に記録、読み出し可能なメモリセルが複数配置されたメモリセルアレイ部を備えていることは当業者における技術常識であるから、引用発明も本願発明と同様に、「データを電気的に記録、読み出し可能なメモリセルが複数配置され、相補線対がそれぞれのメモリセルに接続され形成されるメモリセルアレイ部を有し」ているものと認められる。 2.引用発明の「前記ビット線BL及び前記ビット線バーBLにプリチャージ電位として電源電圧VDDを供給するプリチャージ電位供給線」は、本願発明の「前記第1の信号線と前記第2の信号線にプリチャージ電位を供給するプリチャージ電位供給線」に相当する。 また、引用発明の「前記ビット線BLと前記ビット線バーBLとの間に設置されたPMOSトランジスタT5」は、本願発明の「前記第1の信号線と前記第2の信号線との間に設置された第1のイコライズ回路」に相当する。 さらに、引用発明の「前記ビット線BLと前記プリチャージ電位供給線との間に設置されたPMOSトランジスタT6」は、本願発明の「前記第1の信号線と前記第2の信号線との間に設置された第1のイコライズ回路」に相当し、引用発明の「前記ビット線バーBLと前記プリチャージ電位供給線との間に設置されたPMOSトランジスタT7」は、本願発明の「前記第2の信号線と前記プリチャージ電位供給線との間に設置された第2のプリチャージ回路」に相当する。 3.引用発明は、「前記ビット線BLと前記プリチャージ電位供給線との間に設置されたPMOSトランジスタT6と、 前記ビット線バーBLと前記プリチャージ電位供給線との間に設置されたPMOSトランジスタT7と、を具備する」ものであるから、引用発明が、本願発明のように、「前記第1のプリチャージ回路を構成するトランジスタと、前記第2のプリチャージ回路を構成するトランジスタがそれぞれP型トランジスタから成り」という構成を備えていることは明らかである。 また、引用発明の「スタティックRAM」が本願発明の「半導体記憶装置」に相当することは、当業者にとって自明である。 4.以上を総合すると、本願発明と引用発明とは、 「データを電気的に記録、読み出し可能なメモリセルが複数配置され、相補線対がそれぞれのメモリセルに接続され形成されるメモリセルアレイ部を有し、 前記相補線対を成す第1の信号線と第2の信号線と、 前記第1の信号線と前記第2の信号線にプリチャージ電位を供給するプリチャージ電位供給線と、 前記第1の信号線と前記第2の信号線との間に設置された第1のイコライズ回路と、 前記第1の信号線と前記プリチャージ電位供給線との間に設置された第1のプリチャージ回路と、 前記第2の信号線と前記プリチャージ電位供給線との間に設置された第2のプリチャージ回路と、を具備し、 前記第1のプリチャージ回路を構成するトランジスタと、前記第2のプリチャージ回路を構成するトランジスタがそれぞれP型トランジスタから成ることを特徴とする半導体記憶装置。」 である点で一致し、次の点で相違する。 (相違点1) 本願発明は、「前記第1の信号線と前記第2の信号線に供給される前記プリチャージ電位は、電源電圧の振幅の中間値の電位が供給され」るものであるのに対して、引用発明は、「ビット線BL」及び「ビット線バーBL」に供給される「プリチャージ電位」が「電源電圧VDD」である点。 (相違点2) 本願発明は、「前記第1のイコライズ回路を構成するトランジスタは、N型トランジスタから成」るのに対して、引用発明は、「前記ビット線BLと前記ビット線バーBLとの間に設置されたPMOSトランジスタT5」がP型トランジスタである点。 (相違点3) 本願発明は、「前記第1のプリチャージ回路を構成するトランジスタと、前記第2のプリチャージ回路を構成するトランジスタが」、「それぞれのプリチャージ回路に流れる貫通電流に対して、電流制限機能を有する」ものであるのに対して、引用発明は、そのような特定がなされていない点。 第5.相違点についての当審の判断 1.相違点1について 一般に、ビット線のプリチャージ電位を電源電圧と接地電位の中間値の電位とすることは当業者における周知技術であり、P型トランジスタを介してプリチャージがなされる場合においても、例えば本願の優先権主張の日前に日本国内において頒布された以下に示す周知例1?3に記載されているように、当然例外ではないから、引用発明において、本願発明のように、「前記第1の信号線と前記第2の信号線に供給される前記プリチャージ電位は、電源電圧の振幅の中間値の電位が供給され」る構成とすることは当業者が容易になし得たことである。 a.周知例1:特開昭62-157398号公報 「本発明は半導体記憶装置にかかり、特に高集積化、高速化および高機能化を要求されるコンピュータ等に使用されるダイナミック型半導体記憶装置に関する。」(1ページ右下欄4行?7行) 「第1図は本発明の一実施例を示す回路図である。・・・また本発明では、I/Oバッファ回路75がラッチを開始する以前にI/O線を所定の電位にプリチャージするためのプリチャージ回路55が設けられている。そして、このプリチャージ回路55によりプリチャージされるI/O線の電位は、電源電位V_(CC)と接地電位V_(SS)の中間の電位V_(H)となる。このプリチャージ回路55は3つのP型MOSトランジスタ3,4,5により構成されており、トランジスタ3,4のソースは電源電圧V_(CC)と接地電位V_(SS)の中間電位V_(H)になるよう接続されている。」(3ページ左上欄18行?左下欄6行) b.周知例2:特開平8-129877号公報 「【0001】 【産業上の利用分野】本発明は、半導体記憶装置に関し、特にDRAM技術に関連したキャッシュメモリを含む半導体記憶装置に関する。」 「【0009】引き続いて図7を参照して、センスアンプ64の構成について説明する。」 「【0013】さらに、プリチャージ73は、Pチャンネル型トランジスタQ70のドレインがビット線Bに接続され、ソースがビット線Bbに接続され、ゲートが信号Pに接続されている。また、Pチャンネル型トランジスタQ78のドレイ(審決注:「ドレイン」の誤記)がビット線Bに接続され、ソースが中間電位HVCに接続され、ゲートが信号Pに接続している。Pチャンネル型トランジスタQ79のドレインは、ビット線Bbに接続され、ソースは中間電位HVCに接続され、ゲートは信号Pに接続されている。」 c.周知例3:特開平5-122031号公報 「【0001】 【産業上の利用分野】本発明は遅延線に関し、特にダイナミック型ランダムアクセスメモリ装置(以下、DRAM)を用いた遅延線に関する。 【0002】 【従来の技術】図5?図7は従来のDRAM遅延線を説明しており、この従来の遅延線は32ビットのデータを480クロック遅延させる例である。図5は従来例のブロック図、図6は従来の遅延線の一部を示す回路図、図7は従来例の動作を示すタイミングチャートである。」 「【0004】図6?図7を参照して、前記のデータ読み書き動作を詳細に説明する。初めにプリチャージ信号PRはPチャンネル型のプリチャージトランジスタ313をオンさせ、デジット線対DIG(D),DIG(D(オーバーライン))307,308をVCC/2レベルにチャージアップする(時刻ｔ1)。次にシフトレジスタ306はワード線WLn314を立ち上げてDRAMセル309を活性化する(時刻ｔ2)。デジット線対307,308には、微少な電位差が発生し、センス回路310は活性化信号SE,SE(オーバーライン)により活性化され(時刻ｔ3)、デジット線対308,308上の電位をVCC,Gndへ拡大する。」 2.相違点2について (1)一般に、半導体メモリ装置において、高速な動作を実現するため、プリチャージ段階において、両ビット線間に接続されているトランジスタを通じて両ビット線の電位をできるだけ速やかに等電位にする(イコライズする)ということは、例えば本願の優先権主張の日前に日本国内において頒布された以下に示す周知例4?7に記載されているように、当業者における周知の技術課題である。 a.周知例4:特表昭61-500573号公報 「本発明は半導体メモリ、より詳細にはこれらメモリに使用されるセンス増幅器の構成に関する。」(2ページ右上欄5?6行) 「第5図には典型的な縦列内に位置する個々のセンス増幅器の好ましい構成が示される。・・・実用的には、通常、トランジスタ503及び504のサイズはラインBとBがこれらの電位に早く平衡して概むね差がゼロになるようにトランジスタ501及び502のサイズより大きくされる。」(5ページ左下欄20行?6ページ左上欄6行) b.周知例5:特開昭64-46291号公報 「従来、例えば周辺回路部がCMOS型のダイナミック型メモリーにおいては、ビット線の均等化(イコライズ)回路として第1図又は第2図に示す如く、イコライズ信号であるφ_(E)に電源電圧V_(DD)の電位を与えて動作させる回路が採用されている。ここで、図中のBはビット線、Wはワード線、M-CELはメモリセル、SAはセンスアンプである(但し、メモリセルは簡略化のため一対のみ示した)。 イコライズ信号φ_(E)は、第1図ではゲートM1に、第2図ではゲートM1、M2、M3に与えられるが、イコライズ時のφ_(E)=“H”レベルがV_(DD)の電位であるために、次のような欠陥が生じることが判明した。 即ち、この均等化回路を高速化するためにはイコライズトランジスタ(ゲート)の面積を拡大しなければならず、ひいては半導体メモリーの如き繰返しパターンの多いレイアウトにおいてチップ面積を増大させてしまう。」(1ページ左下欄15行?右下欄13行) c.周知例6:実願昭60-131217号(実開昭62-39298号公報)のマイクロフィルム 「本考案はイコライズ回路に関し、特に、CMOS(complementary metal oxide semiconductor)構成のスタティックRAM(random access memory)に適用して好適なものである。」(明細書2ページ1行?4行) 「ところで、アクセスタイムには上述したイコライズのための時間も含まれる。従って、アクセスタイムを短くして処理の高速化をはかるためにはイコライズのための時間を短くすることが望ましい。 しかしながら、第4図に示すようにイコライズ用のトランジスタQ3にPチャンネルMOS型トランジスタを適用した場合には、PチャンネルMOS型トランジスタはキャリアの移動度が遅いためイコライズに要する時間が長くならざるを得なかった。 本考案は以上の点を考慮してなされたもので、一対のビット線を短時間でイコライズすることができ、RAMのアクセスタイムを短縮できるイコライズ回路を提供しようとするものである。」(明細書5ページ15行?6ページ10行) d.周知例7:特開昭58-196693号公報 「この発明は半導体集積回路メモリ装置のバスラインにおけるバイアスのイコライズの速度を向上することができる半導体集積回路に関するものである。」(1ページ左下欄20行?右下欄3行) (2)したがって、引用発明に接した当業者であれば、本願発明の「前記第1の信号線と前記第2の信号線との間に設置された第1のイコライズ回路」に相当する「前記ビット線BLと前記ビット線バーBLとの間に設置されたPMOSトランジスタT5」を通じて「ビット線BL」と「ビット線バーBL」の電位をできるだけ速やかに等電位にする(イコライズする)という課題を直ちに察知し得たことは明らかである。 ところで、一般に、P型のMOSトランジスタと比較してN型のMOSトランジスタの駆動能力が高いことは、例えば本願の優先権主張の日前に日本国内において頒布された以下に示す周知例8及び9、並びに上記周知例6に記載されているように、当業者における技術常識である。 e.周知例8:特開昭61-161821号公報 「又一般にPチャネル型よりNチャネル型の方が駆動能力が大きいので、従来のタイプに比べ小さいチャネル幅で同じ駆動力を出せる。」(2ページ左下欄20行?右上欄2行) f.周知例9:特開平5-191162号公報 「【0026】ただし、一般的にNチャネルMOSFETの方がPチャネルMOSFETよりも駆動能力が大きいので、負荷駆動時に、出力段3のMOSFET Q32を駆動するプリバッファ2bよりも出力段のMOSFET Q31を駆動するプリバッファ2aの利得が大きくなる様に、プリバッファ2a,2bの可変利得特性に非対称性を持たせるようにするとよい。」 g.周知例6:実願昭60-131217号(実開昭62-39298号公報)のマイクロフィルム 「イコライズ用のトランジスタQ3をNチャンネルMOS型トランジスタとすることでキャリアの移動度を高めて電流駆動能力を高める。また、他のNチャンネルMOS型トランジスタよりしきい値V_(TH)を低くしているので、その分ドレイン電流I_(D)を大きくでき電流駆動能力を高める。」(明細書7ページ6行?15行) (3)したがって、引用発明において、「ビット線BL」と「ビット線バーBL」の電位をできるだけ速やかに等電位にするという課題を解決するために、「前記ビット線BLと前記ビット線バーBLとの間に設置された」トランジスタを「PMOSトランジスタ」に替えて「NMOSトランジスタ」とすること、すなわち、本願発明のように、「前記第1のイコライズ回路を構成するトランジスタは、N型トランジスタから成」る構成とすることは、当業者が容易になし得たことである。 したがって、相違点2は当業者が容易になし得た範囲に含まれる程度のものである。 3.相違点3について 引用発明は、「前記ビット線BLと前記プリチャージ電位供給線との間に設置されたPMOSトランジスタT6」及び「前記ビット線バーBLと前記プリチャージ電位供給線との間に設置されたPMOSトランジスタT7」という2つのP型のMOSトランジスタによりプリチャージ回路が構成されるという、本願発明と同じ構成を備えるものであるところ、一般に、MOSトランジスタにおいて、ソース・ドレイン間に無限に大きな電流を流すことができないこと、すなわち、ソース・ドレイン間を流れる電流の大きさが一定の値以下に制限されることは当業者における技術常識であり、P型のMOSトランジスタがN型のMOSトランジスタと比較して当該「一定の値」が小さいことも、上記2.(2)において検討した、P型のMOSトランジスタと比較してN型のMOSトランジスタの駆動能力が高いことの裏返しであって、当業者における技術常識であるから、引用発明も、本願発明と同様に、「それぞれのプリチャージ回路に流れる貫通電流に対して、電流制限機能を有する」という機能を有していることは明らかである。 したがって、相違点3は実質的なものではない。 4.相違点についての判断のまとめ 以上検討したとおりであるから、本願発明は、周知技術を勘案することにより、引用発明に基づいて当業者が容易に発明をすることができたものである。 したがって、本願発明は、特許法第29条第2項の規定により特許を受けることができない。 第6.むすび 以上検討したとおり、本願発明は、当審拒絶理由において指摘したとおり、特許法第29条第2項の規定により特許を受けることができないものであるから、他の請求項について検討するまでもなく、本願は拒絶をすべきものである。 よって、上記結論のとおり審決する。 |
| 審理終結日 | 2011-01-05 |
| 結審通知日 | 2011-01-11 |
| 審決日 | 2011-01-25 |
| 出願番号 | 特願2003-409364(P2003-409364) |
| 審決分類 |
P
1
8・
121-
WZ
(G11C)
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| 最終処分 | 不成立 |
| 前審関与審査官 | 堀田 和義 |
| 特許庁審判長 |
北島 健次 |
| 特許庁審判官 |
西脇 博志 高橋 宣博 |
| 発明の名称 | 半導体記憶装置 |
| 代理人 | 河野 哲 |
| 代理人 | 村松 貞男 |
| 代理人 | 蔵田 昌俊 |
| 代理人 | 中村 誠 |
| 代理人 | 橋本 良郎 |