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審決分類 審判 査定不服 2項進歩性 特許、登録しない。 G06F
管理番号 1234782
審判番号 不服2008-23148  
総通号数 137 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2011-05-27 
種別 拒絶査定不服の審決 
審判請求日 2008-09-09 
確定日 2011-03-28 
事件の表示 特願2001- 73337「キャッシュメモリ」拒絶査定不服審判事件〔平成14年 9月27日出願公開、特開2002-278836〕について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 第1.手続の経緯
本願は、平成13年3月15日の出願であって、平成20年4月1日付けで拒絶理由が通知されたが意見書の提出及び手続補正はなされずに同年8月1日付けで拒絶査定がなされた。これに対し、同年9月9日に審判請求がなされ、同年10月9日付けで手続補正がなされて前置審査に付され、平成21年9月7日に審査官より前置報告がなされ、平成22年6月21日付けで当審より審尋がなされ、同年9月22日付けで回答書が提出されたものである。

第2.本願発明
本願の請求項1に係る発明(以下、「本願発明」という。)は、平成20年10月9日付け手続補正により補正された特許請求の範囲に請求項1として記載された事項により特定される以下のとおりのものと認められる。

「Nウェイのセットアソシアティブ方式に基づいてキャッシュデータを格納するよう設定され、複数のキャッシュデータにそれぞれ対応する複数の格納位置を有して少なくともN個以上設けられ、かつ、それぞれが同時にアクセス可能な複数のデータメモリマクロを備え、
各データメモリマクロにおける格納位置は、前記Nウェイの1つを識別するために用いられるウェイ番号と、
各キャッシュデータの格納されているメインメモリのアドレスに対応する部分によって決定されているインデックス番号と、
前記メインメモリ内の前記対応するアドレスの他の部分によって決定されているワード番号とによって指定され、
同一のインデックス番号及び相違するワード番号によって指定された前記各キャッシュデータは、前記各データメモリマクロに共通に格納され、
前記同一のインデックス番号及び相違するウェイ番号によって指定された前記各キャッシュデータは、相違するデータメモリマクロに格納される、
ことを特徴とするキャッシュメモリ。」

第3.引用発明
これに対し、原査定の拒絶の理由に引用された文献である特開2000-215103号公報(以下、「引用文献1」という。)には、図面と共に以下の事項が記載されている。

(ア)「【0031】
【発明の実施の形態】以下、本発明の一実施例を図面により説明する。なお、実施例では、4ウェイ・セットアソシアティブ方式、即ちグループ数4のキャッシュメモリ回路及びメモリ・セル・アレイを使用する。データ読出しと書込みのバイト幅は8バイト、ブロック転送の単位は64バイトとする。
【0032】図1は、本発明におけるキャッシュメモリ回路の構成例を示す図である。図1において、メモリ・セル・アレイ330は、あらかじめ列方向にセット数4と同数のグループ0?3に分割され、後述するように、各行(カラム)に格納するセットの位置は一つずつずらして配置されている。各グループに共通なアドレス部分は、キャッシュ・データ・アレイ参照アドレス300から行デコーダ310により、行セレクト線320を通して、メモリ・セル・アレイ330へ供給される。一方、アドレスをグループ別に独立で制御するため、グループ別にそれぞれ列デコーダ351?354、列セレクト回路381?384、センスアンプ401?404、ライトアンプ411?414をもつ。読出しや書込みのアクセスでは、キャッシュ・データ・アレイ参照アドレス300の一部とグループ別列アドレス341?344とから列デコーダ351?354へはそれぞれ同一の列アドレスを供給することで、1回で複数セットのデータがアクセスできる。ブロック転送のアクセスでは、あらかじめセットが判明している事により、キャッシュアドレス参照アドレス300とグループ別列アドレス341?344から列デコーダ351?354へは連続する列アドレスを供給することで、グループ別に同一セットの連続するデータがアクセスできる。」

(イ)「【0036】図5は、本発明の一実施例におけるインタリーブされたキャッシュ・データ・アレイ500の構成を示す図である。図5のように、キャッシュ・データ・アレイ500(メモリ・セル・アレイ330)において、各グループとも1つのアドレスに対し、8バイトの領域を持っている。カラムアドレスが0の時は、グループ0はセット0、グループ1はセット1、グループ2はセット2、グループ3はセット3のデータを配置する。カラムアドレスが1の時は、グループ0はセット3、グループ1はセット0、グループ2はセット1、グループ3はセット2を配置する。以下、カラムアドレスを1増加するたびにセット番号を一つずつずらし、各グループに配置する。カラムアドレスは行セレクトと列セレクトで選択される。」

(ウ)「【0037】図6は、本発明の一実施例におけるセット番号とグループ番号の対応を示す図である。図5のようにグループとセットの配置を割り当てた場合、セット番号とグループ番号の対応は、図6に示す通り、カラムアドレスの下位2ビットの繰り返しパターンとなる。
【0038】図7は、本発明の一実施例におけるアドレス制御部510の制御動作を示す図である。アドレス制御部510では、アドレス生成回路100によるアドレス110からの入力アドレス(A0?A11)、キャッシュ・タグ・ヒット信号150?153、ブロック転送セット番号信号520により、フェッチ時、ストア時、ブロック転送時で以下の通り出力信号300、341?344、440の制御を行なう。
【0039】フェッチ時は、入力アドレス110(A0?A11)に対し、キャッシュ・データ・アレイ参照アドレス300にはA0?A9の値が出力され、グループ別列アドレス341?344には4グループとも同一のA10?A11の値が出力され、書込み制御信号440には各グループに書込み不可を示す“0”が出力される。」

(エ)「【0043】図8は、本発明の一実施例におけるフェッチ時の動作を説明する図である。メモリ・セル・アレイ330すなわちキャッシュ・データ・アレイ500からのフェッチアクセス動作を、図1、図2、図8により説明する。
【0044】図1において、フェッチアドレスの一部がキャッシュ・データ・アレイ参照アドレス300から行デコーダ310を通して、行セレクト線320よりメモリ・セル・アレイ330へ供給される。メモリ・セル・アレイ330では、対応するデータがデータ線371?374から読出される。また、フェッチアドレスの一部がグループ別アドレス341?344から列デコーダ351?354を通して、列セレクト線361?364より列セレクト回路381?384に入力される。フェッチ時には、グループ別列アドレス341?344を同一の値(A10,A11の値)とすることにより、メモリ・セル・アレイ330の各グループからは同一アドレスの複数セットのデータを読出しできる。列セレクト回路381?384では、メモリ・セル・アレイ330から列アドレスの入力により必要なデータがセレクトされ、データ線391?394よりセンスアンプ401?404へ供給され、読出しデータ線170?173から読出される。
【0045】すなわち、図2、図8のように、アドレス線110によりフェッチアドレスが供給されると、アドレス制御部510の制御下で、キャッシュメモリ回路を含むキャッシュ・データ・アレイ500の該当カラムの各グループ0?3から1セットずつデータが読出され、キャッシュ・データ・アレイ読出しデータ170?173を通して、セレクタ180に供給される。セレクタ180では、アドレス110の下位2ビット(A10,A11)により、各グループ番号と読出される各セット番号の対応づけを行った後、キャッシュ・タグ・ヒット信号150?153により、読出された複数のセットのデータからヒットしたセットをセレクトし、キャッシュ・リード・データ線190を通して8バイトの読出しデータとして演算処理ユニットに供給する。
【0046】このように、メモリ・セル・アレイ330すなわちキャッシュ・データ・アレイ500ではフェッチ時には同一の行アドレスが示す複数セットのデータの読出しが行われる。
【0047】図9はフェッチ時の動作の具体例を示した図である。図6に示したように、キャッシュ・データ・アレイ500は、入力アドレス110の下2桁(A10,A11)でグループとセットの関係が繰り返されるパターン配置となっている。フェッチ時、キャッシュ・データ・アレイ500からグループ0?3のそれぞれ同一キャッシュアドレスのデータが読み出される。例えば、図9において、太枠で囲んだ部分(アドレスの下2桁が01)を読み出す場合、グループ0にはセット3のデータが、同様にグループ1、2、3には対応するセット0、1、2のデータが、それぞれセレクタ180に読み出される。セレクタ180では、キャッシュ・データ・アレイ120からの各セットのキャッシュ・タグ・ヒット信号150?153が到着する前に、グループセットデータ変換シフト回路181において、アドレス110の下2桁により図10に示す通りグループとセットの関係(左シフトするバイト数)を決定し、キャッシュ・データ・アレイ500からグループ順に8バイトずつ読み出されたデータを、セット順に左シフトすることにより並べ替える。セレクタ回路182では、キャッシュ・タグ・ヒット信号150?153のヒットが成立しているセットのデータを出力する。」

(オ)「【0059】このように、従来の方式のキャッシュメモリ回路をバンク単位に細分化して設置することなく、インタリーブ方式によるアクセスを本発明によるキャッシュメモリ回路の変更で実現できる。本発明のキャッシュメモリ回路の構成では、グループ別に列デコーダを設置することが必要となるが、キャッシュメモリ回路をバンク単位に細分化して設置することに比べ、列デコーダの回路数の増加はわずかである。また、行デコーダについては、各グループで共通化できるので、キャッシュメモリ回路につき1つ設置するだけでよく、回路数の増加を防止している。これにより、キャッシュメモリ回路の周辺回路数の増大を防止するのに適したインタリーブ方式の構成のキャッシュメモリ回路を実現できる。
【0060】なお、上述した本発明の一実施例(4ウエア・セットアソシアティブ、リード/ライト8バイト、ブロック転送64バイトなど)は、特に説明を簡単にするために選ばれたもので、セット数やグループ数を変えたりするなど、他に多くの構成が可能であることは云うまでもない。
【0061】
【発明の効果】以上説明したように、本発明によれば、キャッシュメモリ回路をセットでなくグループに分割し、グループ別列アドレスを供給することにより、同一セットの連続データをアクセスできるようになり、キャッシュメモリ回路をバンク単位に細分化して設置することなく、グループ別の列デコーダの回路数の増加だけでインタリーブ方式によるアクセスを実現することができる。この結果、キャッシュアクセス時間やマシンサイクルの決定に影響を及ぼすキャッシュメモリ回路を含むキャッシュ・データ・アレイ部の占有面積の増大を防止でき、また、マシンサイクルの低下を防止し、システム性能の低下を防止できる。」

(a)上記(ア)の「【0031】
【発明の実施の形態】以下、本発明の一実施例を図面により説明する。なお、実施例では、4ウェイ・セットアソシアティブ方式、即ちグループ数4のキャッシュメモリ回路及びメモリ・セル・アレイを使用する。」との記載から、引用文献1には、4ウェイ・セットアソシアティブ方式に基づくキャッシュメモリ回路が記載されたものと解される。
また、上記(ア)の「【0032】(中略)図1において、メモリ・セル・アレイ330は、あらかじめ列方向にセット数4と同数のグループ0?3に分割され、後述するように、各行(カラム)に格納するセットの位置は一つずつずらして配置されている。」との記載から、引用文献1に記載のキャッシュメモリ回路はメモリ・セル・アレイを有し、当該メモリ・セル・アレイは、セット数4と同数のグループに分割されているものと解される。
そして、上記(イ)の「【0036】図5は、本発明の一実施例におけるインタリーブされたキャッシュ・データ・アレイ500の構成を示す図である。図5のように、キャッシュ・データ・アレイ500(メモリ・セル・アレイ330)において、各グループとも1つのアドレスに対し、8バイトの領域を持っている。カラムアドレスが0の時は、グループ0はセット0、グループ1はセット1、グループ2はセット2、グループ3はセット3のデータを配置する。カラムアドレスが1の時は、グループ0はセット3、グループ1はセット0、グループ2はセット1、グループ3はセット2を配置する。以下、カラムアドレスを1増加するたびにセット番号を一つずつずらし、各グループに配置する。」との記載から、引用文献1に記載の各グループは8バイトの、セットのデータが配置される領域をカラムアドレスに対応して複数持つものと解される。
さらに、上記(エ)の「【0047】(中略)フェッチ時、キャッシュ・データ・アレイ500からグループ0?3のそれぞれ同一キャッシュアドレスのデータが読み出される。例えば、図9において、太枠で囲んだ部分(アドレスの下2桁が01)を読み出す場合、グループ0にはセット3のデータが、同様にグループ1、2、3には対応するセット0、1、2のデータが、それぞれセレクタ180に読み出される。」との記載を、当該記載において参照される【図9】の内容も併せると、当該記載から引用文献1に記載のメモリ・セル・アレイにおける各グループからは、同時にデータが読み出されることも読み取れる。
したがって、引用文献1には
4ウェイ・セットアソシアティブ方式に基づくキャッシュメモリ回路であって、
メモリ・セル・アレイを有し、当該メモリ・セル・アレイは、セット数4と同数のグループに分割されており、
各グループは8バイトの、セットのデータが配置される領域をカラムアドレスに対応して複数持ち、また、各グループからは同時にデータが読み出される
ことが記載されたものと解される。

(b)上記(エ)の「【0044】図1において、フェッチアドレスの一部がキャッシュ・データ・アレイ参照アドレス300から行デコーダ310を通して、行セレクト線320よりメモリ・セル・アレイ330へ供給される。メモリ・セル・アレイ330では、対応するデータがデータ線371?374から読出される。また、フェッチアドレスの一部がグループ別アドレス341?344から列デコーダ351?354を通して、列セレクト線361?364より列セレクト回路381?384に入力される。フェッチ時には、グループ別列アドレス341?344を同一の値(A10,A11の値)とすることにより、メモリ・セル・アレイ330の各グループからは同一アドレスの複数セットのデータを読出しできる。列セレクト回路381?384では、メモリ・セル・アレイ330から列アドレスの入力により必要なデータがセレクトされ、データ線391?394よりセンスアンプ401?404へ供給され、読出しデータ線170?173から読出される。
【0045】すなわち、図2、図8のように、アドレス線110によりフェッチアドレスが供給されると、アドレス制御部510の制御下で、キャッシュメモリ回路を含むキャッシュ・データ・アレイ500の該当カラムの各グループ0?3から1セットずつデータが読出され、キャッシュ・データ・アレイ読出しデータ170?173を通して、セレクタ180に供給される。」との記載と、
上記(ウ)の「【0038】図7は、本発明の一実施例におけるアドレス制御部510の制御動作を示す図である。アドレス制御部510では、アドレス生成回路100によるアドレス110からの入力アドレス(A0?A11)、キャッシュ・タグ・ヒット信号150?153、ブロック転送セット番号信号520により、フェッチ時、ストア時、ブロック転送時で以下の通り出力信号300、341?344、440の制御を行なう。
【0039】フェッチ時は、入力アドレス110(A0?A11)に対し、キャッシュ・データ・アレイ参照アドレス300にはA0?A9の値が出力され、グループ別列アドレス341?344には4グループとも同一のA10?A11の値が出力され、書込み制御信号440には各グループに書込み不可を示す“0”が出力される。」との記載を併せると、引用文献1に記載されたキャッシュメモリ回路は、
入力アドレス110(A0?A11)の一部であるA0?A9の値が出力されるキャッシュ・データ・アレイ参照アドレスと、
入力アドレス110(A0?A11)の別の一部であるA10及びA11の値が出力されるグループ別列アドレスと
によって、メモリ・セル・アレイの各グループからそれぞれデータが読み出されてセレクタ180に供給されることが読み取れる。
また、上記(エ)の「【0045】(中略)セレクタ180では、アドレス110の下位2ビット(A10,A11)により、各グループ番号と読出される各セット番号の対応づけを行った後、キャッシュ・タグ・ヒット信号150?153により、読出された複数のセットのデータからヒットしたセットをセレクトし、キャッシュ・リード・データ線190を通して8バイトの読出しデータとして演算処理ユニットに供給する。」との記載からは、セレクタ180に供給された複数のセットのデータからヒットしたセットのデータをセレクトすることによって、8バイトの読出しデータが決定されることが読み取れ、当該「ヒットしたセット」とは「セット番号」によって指定されるものであることも明らかである。
そうしてみると、引用文献1に記載されたグループが持つ8バイトの、セットのデータが配置される領域に格納された8バイトの、セットのデータは、
セット番号と、
入力アドレス110(A0?A11)の一部であるA0?A9の値が出力されるキャッシュ・データ・アレイ参照アドレスと、
入力アドレス110(A0?A11)の別の一部であるA10及びA11の値が出力されるグループ別列アドレスとを
指定することによって特定されるものといえる。

(c)上記(エ)の「【0047】図9はフェッチ時の動作の具体例を示した図である。図6に示したように、キャッシュ・データ・アレイ500は、入力アドレス110の下2桁(A10,A11)でグループとセットの関係が繰り返されるパターン配置となっている。フェッチ時、キャッシュ・データ・アレイ500からグループ0?3のそれぞれ同一キャッシュアドレスのデータが読み出される。例えば、図9において、太枠で囲んだ部分(アドレスの下2桁が01)を読み出す場合、グループ0にはセット3のデータが、同様にグループ1、2、3には対応するセット0、1、2のデータが、それぞれセレクタ180に読み出される。」との記載を【図9】の記載と併せると、【図9】に示されるキャッシュ・データ・アレイ500内の「00」、「01」、「10」、「11」の部分は、それぞれ入力アドレス110の下2桁(A10,A11)を表現したものであることが読み取れる。
また、同【図9】に示される「・・・00」、「・・・01」、「・・・10」、「・・・11」の「・・・」は、同一の値を省略して表記したものであることは自明であり、この省略された値は、A0?A11のうち、下2桁(A10,A11)を除いたA0?A9であることも明らかである。
そうしてみると、引用文献1には、
所与のA0?A9に対して、相違する下2桁(A10,A11)「00」、「01」、「10」、「11」が、グループのそれぞれにおいて使用されること、及び
同じA0?A9に対して、相違するセット番号0乃至3が、相違するグループに格納されたデータと共に使用されること
が記載されたものと解される。

以上のことから、引用文献1には、以下の発明(以下、「引用発明」という。)が記載されている。

4ウェイ・セットアソシアティブ方式に基づくキャッシュメモリ回路であって、
メモリ・セル・アレイを有し、当該メモリ・セル・アレイは、セット数4と同数のグループに分割されており、
各グループは8バイトの、セットのデータが配置される領域をカラムアドレスに対応して複数持ち、また、各グループからは同時にデータが読み出され、
前記グループが持つ8バイトの、セットのデータが配置される領域に格納された8バイトの、セットのデータは
セット番号と、
入力アドレス110(A0?A11)の一部であるA0?A9の値が出力されるキャッシュ・データ・アレイ参照アドレスと、
入力アドレス110(A0?A11)の別の一部であるA10及びA11の値が出力されるグループ別列アドレスとを
指定することによって特定され、
所与のA0?A9に対して、相違する下2桁(A10,A11)「00」、「01」、「10」、「11」)が、前記グループのそれぞれにおいて使用され 、
同じA0?A9に対して、相違するセット番号0乃至3が、相違するグループに格納されたデータと共に使用される
キャッシュメモリ回路。

第4.対比
引用発明と、本願発明とを対比する。
引用発明の「4ウェイ・セットアソシアティブ方式」、「8バイトの、セットのデータ」、及び「8バイトの、セットのデータが配置される領域」は、本願発明の「Nウェイのセットアソシアティブ方式」、「キャッシュデータ」及び「格納位置」に相当する。
そして、引用発明の「グループ」は、
「4ウェイ・セットアソシアティブ方式」に基づくキャッシュ回路において、キャッシュデータである「8バイトの、セットのデータ」を格納するものであるから、4ウェイのセットアソシアティブ方式に基づいて8バイトの、セットのデータを格納するよう設定されたものであることは明らかであり、
「8バイトの、セットのデータが配置される領域をカラムアドレスに対応して複数持」つことから、当該「グループ」は複数の「8バイトの、セットのデータ」にそれぞれ対応する複数の「8バイトの、セットのデータが配置される領域」を有するものであり、
「メモリ・セル・アレイは、セット数4と同数のグループに分割されて」いることから、当該「グループ」は、セット数4と同数設けられ、かつ
「各グループからは同時にデータが読み出され」ることから、当該「グループ」はそれぞれが同時にアクセス可能なものといえるから、
当該「グループ」は、本願発明の「Nウェイのセットアソシアティブ方式に基づいてキャッシュデータを格納するよう設定され、複数のキャッシュデータにそれぞれ対応する複数の格納位置を有して少なくともN個以上設けられ、かつ、それぞれが同時にアクセス可能な複数のデータメモリマクロ」に相当するものである。

引用発明の「セット番号」は、本願発明の「Nウェイの1つを識別するために用いられるウェイ番号」に相当する。
また、引用発明の「入力アドレス110(A0?A11)」とは、各データが格納されているメインメモリのアドレスに対応するものであることは自明であるから、引用発明の「入力アドレス110(A0?A11)の一部であるA0?A9の値が出力されるキャッシュ・データ・アレイ参照アドレス」は、本願発明の「各キャッシュデータの格納されているメインメモリのアドレスに対応する部分によって決定されているインデックス番号」に相当するものである。
そして、引用発明の「入力アドレス110(A0?A11)の別の一部であるA10及びA11の値が出力されるグループ別列アドレス」と、本願発明の「前記メインメモリ内の前記対応するアドレスの他の部分によって決定されているワード番号」とは、
”前記メインメモリ内の前記対応するアドレスの他の部分によって決定されている情報”である点で一致する。
さらに、引用発明の「前記グループが持つ8バイトの、セットのデータが配置される領域に格納された8バイトの、セットのデータは・・・セット番号と、・・・キャッシュ・データ・アレイ参照アドレスと、・・・グループ別列アドレスとを指定することによって特定され」とは、各グループにおける格納位置が、セット番号、キャッシュ・データ・アレイ参照アドレス、及び、グループ別列アドレスによって指定されることに他ならない。
よって、引用発明の「前記グループが持つ8バイトの、セットのデータが配置される領域に格納された8バイトの、セットのデータは
セット番号と、
入力アドレス110(A0?A11)の一部であるA0?A9の値が出力されるキャッシュ・データ・アレイ参照アドレスと、
入力アドレス110(A0?A11)の別の一部であるA10及びA11の値が出力されるグループ別列アドレスとを
指定することによって特定され」と、本願発明の「各データメモリマクロにおける格納位置は、前記Nウェイの1つを識別するために用いられるウェイ番号と、
各キャッシュデータの格納されているメインメモリのアドレスに対応する部分によって決定されているインデックス番号と、
前記メインメモリ内の前記対応するアドレスの他の部分によって決定されているワード番号とによって指定され」とは
”各データメモリマクロにおける格納位置は、前記Nウェイの1つを識別するために用いられるウェイ番号と、
各キャッシュデータの格納されているメインメモリのアドレスに対応する部分によって決定されているインデックス番号と、
前記メインメモリ内の前記対応するアドレスの他の部分によって決定されている情報とによって指定され”る点で一致する。

引用発明の「所与のA0?A9に対して、相違する下2桁(A10,A11)「00」、「01」、「10」、「11」)が、前記グループのそれぞれにおいて使用され」における「所与のA0?A9」とは、「キャッシュ・データ・アレイ参照アドレス」に他ならないこと、及び、本願発明の「同一のインデックス番号及び相違するワード番号によって指定された前記各キャッシュデータは、前記各データメモリマクロに共通に格納され」とは、平成22年9月22日付け回答書において審判請求人が説明しているとおり、所与のインデックス番号に対して、0乃至3の相違するワード番号が、メモリブロック101-103のそれぞれにおいて使用されることを示すものであることからすれば、
引用発明の「所与のA0?A9に対して、相違する下2桁(A10,A11)「00」、「01」、「10」、「11」)が、前記グループのそれぞれにおいて使用され」と、
本願発明の「同一のインデックス番号及び相違するワード番号によって指定された前記各キャッシュデータは、前記各データメモリマクロに共通に格納され」とは、
同一のインデックス番号と、相違する”前記メインメモリ内の前記対応するアドレスの他の部分によって決定されている情報”によって指定された前記各キャッシュデータは、前記各データメモリマクロに共通に格納される点で一致する。

本願発明の「前記同一のインデックス番号及び相違するウェイ番号によって指定された前記各キャッシュデータは、相違するデータメモリマクロに格納される」とは、平成22年9月22日付け回答書において審判請求人が説明しているとおり、同じインデックス番号に対して、相違するウェイ番号0乃至3が、相違するメモリブロックに格納されたデータと共に使用されることを示すものであることからみて、引用発明の「同じA0?A9に対して、相違するセット番号0乃至3が、相違するグループに格納されたデータと共に使用される」と同じものである。

そして、引用発明の「キャッシュメモリ回路」は、本願発明の「キャッシュメモリ」に相当する。

したがって、本願発明と引用発明とは、以下の一致点で一致し、相違点で相違する。
(一致点)
Nウェイのセットアソシアティブ方式に基づいてキャッシュデータを格納するよう設定され、複数のキャッシュデータにそれぞれ対応する複数の格納位置を有して少なくともN個以上設けられ、かつ、それぞれが同時にアクセス可能な複数のデータメモリマクロを備え、
各データメモリマクロにおける格納位置は、前記Nウェイの1つを識別するために用い
られるウェイ番号と、
各キャッシュデータの格納されているメインメモリのアドレスに対応する部分によって決定されているインデックス番号と、
前記メインメモリ内の前記対応するアドレスの他の部分によって決定されている情報とによって指定され、
同一のインデックス番号及び相違する”前記メインメモリ内の前記対応するアドレスの他の部分によって決定されている情報”によって指定された前記各キャッシュデータは、前記各データメモリマクロに共通に格納され
前記同一のインデックス番号及び相違するウェイ番号によって指定された前記各キャッシュデータは、相違するデータメモリマクロに格納される、
ことを特徴とするキャッシュメモリ。

(相違点)
”メインメモリ内の前記対応するアドレスの他の部分によって決定されている情報”に関し、本願発明は、「ワード番号」であるのに対して、引用発明の「グループ別列アドレス」は、各グループにおいて当該「グループ別列アドレス」の値にそれぞれ対応している「8バイトの、セットのデータ」が”ワード”と言い得るものであるか否かが不明であるために、当該「グループ別列アドレス」が”ワード番号”といえるか否かが不明である点。

第5.判断
上記相違点について判断する。
引用文献1の【0060】段落(上記(オ))に「なお、上述した本発明の一実施例(4ウエア・セットアソシアティブ、リード/ライト8バイト、ブロック転送64バイトなど)は、特に説明を簡単にするために選ばれたもので、セット数やグループ数を変えたりするなど、他に多くの構成が可能であることは云うまでもない。」と記載されているように、キャッシュメモリに格納され、またリード/ライトされるデータの単位は、キャッシュメモリ技術分野の当業者にとって適宜設定し得るものであるところ、キャッシュメモリに格納され、またリード/ライトされるデータの単位を「ワード」とすることも周知の技術事項にすぎない。
(例えば、原査定の拒絶の理由に引用された文献である特開平3-273592号公報には、その第3頁右下欄第5行-第4頁左上欄第1行に「第4図において、アドレスA?A+3までのデータがデータメモリの第1ブロックの各列に一語ずつ格納されている。(中略)第4図においてB+1番地の1語の読み出しは以下のように行なわれる。」と、キャッシュメモリのデータの格納及び読み出しが「語」すなわち「ワード」を単位として行われることが記載されている。)
よって、引用発明において、キャッシュメモリであるメモリ・セル・アレイに格納され、またリード/ライトされるデータの単位である「8バイトの、セットのデータ」を、当該周知の技術事項を考慮することで”ワード”とし、それにより当該データの単位に対応する「グループ別列アドレス」が”ワード番号”を示すよう構成することは当業者にとり容易に想到し得た事項といえる。
したがって、上記相違点は格別のものではない。

また、本願発明の奏する効果も、引用発明及び周知の技術事項から当業者が容易に予測し得た程度のものである。

以上のとおりであるから、本願発明は、引用発明及び周知の技術事項に基づいて当業者が容易に発明をすることができたものである。

第6.むすび
以上のとおり、本願発明は、引用発明及び周知の技術事項に基づいて当業者が容易に発明をすることができたものと認められるから、特許法第29条第2項の規定により、特許を受けることができない。

よって、結論のとおり審決する。
 
審理終結日 2010-10-19 
結審通知日 2010-10-20 
審決日 2010-11-15 
出願番号 特願2001-73337(P2001-73337)
審決分類 P 1 8・ 121- Z (G06F)
最終処分 不成立  
前審関与審査官 清木 泰  
特許庁審判長 吉岡 浩
特許庁審判官 宮司 卓佳
石井 茂和
発明の名称 キャッシュメモリ  
代理人 大貫 敏史  
代理人 稲葉 良幸  
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