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審決分類 審判 査定不服 2項進歩性 特許、登録しない。 G06F
管理番号 1237002
審判番号 不服2008-31697  
総通号数 139 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2011-07-29 
種別 拒絶査定不服の審決 
審判請求日 2008-12-15 
確定日 2011-05-11 
事件の表示 特願2008-502151「変換索引緩衝器のエントリを最適化する方法およびシステム」拒絶査定不服審判事件〔平成18年 9月21日国際公開、WO2006/099633、平成20年 8月21日国内公表、特表2008-533620〕について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 1.手続の経緯

本願は、平成18年3月17日(パリ条約による優先権主張外国庁受理2005年3月17日、米国)を国際出願日とする出願であって、平成20年5月26日付けで拒絶理由通知がなされ、同年9月1日付けで手続補正がなされたが、同年9月10日付けで拒絶査定がなされ、これに対し、同年12月15日に審判請求がなされるとともに平成21年1月14日付けで手続補正がなされたものである。そして、同年2月6日付けで審査官から前置報告がなされ、平成22年8月23日付けで当審より審尋がなされ、同年10月28日付けで回答書が提出されたものである。

2.補正の適否

平成21年1月14日付けの手続補正(以下、「本件補正」という。)は、その記載からして、補正前の請求項1、補正前の請求項5?6、補正前の請求項8、補正前の請求項12?14を削除し、補正後の請求項1?2は、補正前の請求項3?4に対応し、補正後の請求項3は、補正前の請求項7に対応し、補正後の請求項4は、補正前の請求項2に対応し、そして、補正後の請求項5?7は、補正前の請求項9?11に対応する。

そして、本件補正は、願書に最初に添付した明細書、特許請求の範囲又は図面に記載した事項の範囲内においてなされており、特許法第17条の2第3項及び第4項の規定に適合している。

3.本願発明の認定

特許請求の範囲の請求項1に係る発明(以下、「本願発明」という。)は、平成21年1月14日付け手続補正書により補正された明細書及び図面の記載から見て、その特許請求の範囲の請求項1に記載された以下のとおりのものと認める。

「仮想メモリのブロックを物理メモリにマップし、仮想メモリのブロックのサイズを示すサイズ属性を与えるように構成された変換索引緩衝器(TLB)と、
仮想メモリのブロックのサイズおよび対応する物理メモリを変え、それに応じてサイズ属性を変えるように構成されたプロセッサとを含み、
プロセッサが、仮想メモリの第1および第2のブロックの両方が隣接し、物理メモリの対応するものも隣接しているという判断に応答して、仮想メモリの第1ブロックを仮想メモリの第2のブロックと統合することにより、仮想メモリのブロックのサイズを変えるようにさらに構成され、
プロセッサはさらに、仮想メモリの第1のブロックのページアドレスを、物理メモリのその対応するブロックのページアドレスにマップすることにより、仮想メモリの第1および第2のブロックを物理メモリのそれらの対応するブロックにマップするように構成され、仮想メモリの第1のブロックのページアドレスが仮想メモリの第2のブロックのページアドレスよりも小さく、
プロセッサが、ページアドレスのマッピングを変更せずに、サイズ属性を変えることによって、仮想メモリの第1および第2ブロックを統合するようにさらに構成されている処理システム。」

4.引用文献

原査定の拒絶の理由に引用された特開2002-132581号公報(以下、「引用文献」という。)には、図面とともに次の事項が記載されている。

(ア)「【0007】図7に、メモリ管理機構を内蔵した従来のマイクロプロセッサ(1150)を示す。このマイクロプロセッサは、CPUコア(1152)と、メモリ管理部(1161)と、命令キャッシュメモリ(1155)と、データキャッシュメモリ(1156)と、バスインターフェイス部(1157)より構成されている。…(中略)…。メモリ管理部(1161)は、TLB(Translation Lookaside Buffer)として、命令TLB(1153)と、データTLB(1154)とをそれぞれ内蔵している。命令TLB(1153)は、IFステージからの命令フェッチ用仮想アドレスを物理アドレスへ変換する。また、データTLB(1154)は、Mステージからのオペランドアクセス用の仮想アドレスを物理アドレスへ変換する。」

(イ)「【0008】図8に、図7に示したTLB(Translation LookasideBuffer)の詳細な構成を示す。図8に一例として示すTLBは、図7の命令TLB(1153)、データTLB(1154)において適用される機構である。TLBとは、仮想アドレスと物理アドレスのペアを保持しているアドレス変換バッファである。」

(ウ)「【0039】図1に、本発明のメモリ管理機構を示す。マイクロプロセッサの構成は、図7と同様である。図1のTLB2(1000)は、図8に示す従来のTLB2と同一方式のダイレクトマッピング方式TLBである。」

(エ)「【0044】図2に、図1に示すTLB1(1)の一つのエントリの詳細なブロック構成を示す。22aは、CPUコアまたはTLB2から本エントリに入力されるアドレス空間ID(ASID)、仮想ページアドレス(VPA)である。22bは、CPUコアまたはTLB2から本エントリへ入力される物理ページアドレス(PPA),ノンキャッシャブルビット(N)、アクセス制御ビット(AC)、変更ビット(M)、グローバルビット(G)、有効ビット(V)である。2は本エントリ内のタグ部レジスタであり、ASIDとVPAが格納されている。4は本エントリ内のデータ部レジスタであり、PPA,N,AC,M,G,Vが格納されている。
【0045】81はページサイズレジスタ(PSZ)であり、エントリマージ処理を実行した後のページサイズの最大値を保持している。82は上限レジスタ(UL)であり、PSZレジスタで示すページ範囲の中のマージされた最上位ページを示している。83はシフタであり、PSZレジスタ値を1ビット左シフトする。また、マージ処理管理部MERGE(80)は、比較器の結果信号(70?76)を受けて、PSZ,ULレジスタのメインテナンスを実施することにより、マージ処理を制御する。」

(オ)「【0046】比較器CMP2(51)は、外部バス22aから入力されるVPAの一部と、タグ部レジスタ2のVPAの相当部分を比較する。比較器CMP3(52)は、外部バス22aから入力されるVPAの最大マージ可能ページサイズに相当する下位アドレスと、タグ部レジスタ2のVPAの相当部分を比較する。」

(カ)「【0047】比較器CMP4(54)は、外部バス22bから入力されるPPAの一部と、データ部レジスタ4のPPAの相当部分を比較する。比較器CMP5(55)は、外部バス22bから入力されるPPAの最大マージ可能ページサイズに相当する4ビットの下位アドレスと、データ部レジスタ4のPPAの相当部分を比較する。」

(キ)「【0050】TLB1マージ処理では、比較結果(70,71,72,73,74,75,76)全てを用いて、マージ処理が可能かどうかの判定を行なう。マージ処理とは、既にTLB1に登録されているページのエントリ(被マージエントリ)へ、新規に登録するページのエントリ(マージエントリ)のデータをまとめてしまう処理を指している。すなわち、被マージエントリのページサイズレジスタPSZと上限レジスタULの内容を制御することにより、複数のページを一つのエントリへ登録することが可能となる。」

(ク)「【0051】…(中略)…被マージエントリにおけるPSZ,ULレジスタの値は以下に示すものとなっている。
(PSZ,UL)=(4’b0000,4’b0001):単独ページ
…(中略)…単独ページに連続するページがマージヒットし、2ページがマージされたエントリのPSZ,ULレジスタの値は、以下に示すものとなっている。
(PSZ,UL)=(4’b0001,4’b0010):2ページマージ
…(中略)…
【0053】
(PSZ,UL)=(4’b0011,4’b0011):3ページマージ
(PSZ,UL)=(4’b0011,4’b0100):4ページマージ
(PSZ,UL)=(4’b0111,4’b0101):5ページマージ
(PSZ,UL)=(4’b0111,4’b0110):6ページマージ
(PSZ,UL)=(4’b0111,4’b0111):7ページマージ
(PSZ,UL)=(4’b0111,4’b1000):8ページマージ
(PSZ,UL)=(4’b1111,4’b1001):9ページマージ
(PSZ,UL)=(4’b1111,4’b1010):10ページマージ
(PSZ,UL)=(4’b1111,4’b1011):11ページマージ
(PSZ,UL)=(4’b1111,4’b1100):12ページマージ
(PSZ,UL)=(4’b1111,4’b1101):13ページマージ
(PSZ,UL)=(4’b1111,4’b1110):14ページマージ
(PSZ,UL)=(4’b1111,4’b1111):15ページマージ
(PSZ,UL)=(4’b1111,4’b0000):16ページマージ」

(ケ)「【0064】…(中略)…。図5に、図1に示す本発明のTLB1,TLB2を用いて実施した仮想アドレス空間から物理アドレス空間へのマッピングの一例を示す。仮想アドレス空間(90)上の連続する6ページVPT1,VPT2,VPT3,VPT4,VPT5,VPT6は、物理アドレス空間(91)上ではそれぞれPPT1,PPT2,PPT3,PPT4,PPT5,PPT6へマッピングされている。これら物理アドレス空間上の6個のページのうち、ページPPT1,PPT2,PPT3の3ページは連続するページであり、その空間属性はいずれも等しい。これら連続する3ページのアドレス変換情報をTLB2(1000)に登録した場合には3エントリ必要となるのに対して、TLB1(1)に登録した場合、これら3ページをマージすることが可能(もちろん前述したように、マージするための条件を満たす必要がある)であるため、1エントリのみの使用で済む可能性がある。」

(コ)「【0069】さらに、マージ処理部は、新アドレス変換情報に示すページが、既に登録されている旧アドレス変換情報に示すページに対して、仮想アドレス空間上においても物理アドレス空間上においても連続しており、かつ同一の空間属性を備えることが判明した時に、該新アドレス変換情報と該旧アドレス変換情報を一つのアドレス変換情報として併合して登録するように制御する。」

(ケ)における記載「図5に、図1に示す本発明のTLB1,TLB2を用いて実施した仮想アドレス空間から物理アドレス空間へのマッピングの一例を示す。仮想アドレス空間(90)上の連続する6ページVPT1,VPT2,VPT3,VPT4,VPT5,VPT6は、物理アドレス空間(91)上ではそれぞれPPT1,PPT2,PPT3,PPT4,PPT5,PPT6へマッピングされている。」、及び(エ)における記載「図2に、図1に示すTLB1(1)の一つのエントリの詳細なブロック構成を示す。22aは…(中略)…仮想ページアドレス(VPA)である。22bは…(中略)…物理ページアドレス(PPA)…(中略)…である。…(中略)…81はページサイズレジスタ(PSZ)であり、エントリマージ処理を実行した後のページサイズの最大値を保持している。82は上限レジスタ(UL)であり、PSZレジスタで示すページ範囲の中のマージされた最上位ページを示している。」からすると、仮想アドレス空間のページを物理アドレス空間にマップし、仮想メモリのページのサイズ情報を示すページサイズレジスタと上限レジスタを与えるように構成されたTLB、を有していると解される。

(ウ)における記載「図1に、本発明のメモリ管理機構を示す。マイクロプロセッサの構成は、図7と同様である。」、(ア)における記載「図7に、メモリ管理機構を内蔵した従来のマイクロプロセッサ(1150)を示す。このマイクロプロセッサは、…(中略)、メモリ管理部(1161)と、…(中略)…より構成されている。…(中略)…。メモリ管理部(1161)は、TLB(Translation Lookaside Buffer)として、命令TLB(1153)と、データTLB(1154)とをそれぞれ内蔵している。」、(イ)における記載「TLBとは、仮想アドレスと物理アドレスのペアを保持しているアドレス変換バッファである。」、及び(エ)における記載「図2に、図1に示すTLB1(1)の一つのエントリの詳細なブロック構成を示す。…(中略)…81はページサイズレジスタ(PSZ)であり、エントリマージ処理を実行した後のページサイズの最大値を保持している。82は上限レジスタ(UL)であり、PSZレジスタで示すページ範囲の中のマージされた最上位ページを示している。」からすると、マイクロプロセッサはTLBを有しており、当該TLBは仮想アドレスと物理アドレスのペア、及び仮想メモリのページのサイズを示すページサイズレジスタと上限レジスタを有している。
そして、(オ)における記載「比較器CMP2(51)は、外部バス22aから入力されるVPAの一部と、タグ部レジスタ2のVPAの相当部分を比較する。比較器CMP3(52)は、外部バス22aから入力されるVPAの最大マージ可能ページサイズに相当する下位アドレスと、タグ部レジスタ2のVPAの相当部分を比較する。」、(カ)における記載「比較器CMP4(54)は、外部バス22bから入力されるPPAの一部と、データ部レジスタ4のPPAの相当部分を比較する。比較器CMP5(55)は、外部バス22bから入力されるPPAの最大マージ可能ページサイズに相当する4ビットの下位アドレスと、データ部レジスタ4のPPAの相当部分を比較する。」、(キ)における記載「TLB1マージ処理では、比較結果…(中略)…を用いて、マージ処理が可能かどうかの判定を行なう。マージ処理とは、既にTLB1に登録されているページのエントリ(被マージエントリ)へ、新規に登録するページのエントリ(マージエントリ)のデータをまとめてしまう処理を指している。すなわち、被マージエントリのページサイズレジスタPSZと上限レジスタULの内容を制御することにより、複数のページを一つのエントリへ登録することが可能となる。」、及び(ク)の「被マージエントリにおけるPSZ,ULレジスタの値は以下に示すものとなっている。(PSZ,UL)=(4’b0000,4’b0001):単独ページ…(中略)…単独ページに連続するページがマージヒットし、2ページがマージされたエントリのPSZ,ULレジスタの値は、以下に示すものとなっている。(PSZ,UL)=(4’b0001,4’b0010):2ページマージ」という記載からすると、既に登録されている仮想ページアドレスと新規に登録する仮想ページアドレス、既に登録されている物理ページアドレスと新規に登録する物理ページアドレスを比較し、マージ処理が可能と判定された時に、ページサイズレジスタと上限レジスタの内容を変更することで、既に登録されているページのエントリに新規に登録するページのエントリのデータをまとめる態様が記載されている。
してみると、仮想アドレス空間のページのサイズおよび対応する物理アドレス空間を変え、それに応じてページサイズレジスタと上限レジスタを変えるように構成されたマイクロプロセッサ、を有していると解される。

(コ)における記載「マージ処理部は、新アドレス変換情報に示すページが、既に登録されている旧アドレス変換情報に示すページに対して、仮想アドレス空間上においても物理アドレス空間上においても連続しており、かつ同一の空間属性を備えることが判明した時に、該新アドレス変換情報と該旧アドレス変換情報を一つのアドレス変換情報として併合して登録するように制御する。」、及び(キ)における記載「マージ処理とは、既にTLB1に登録されているページのエントリ(被マージエントリ)へ、新規に登録するページのエントリ(マージエントリ)のデータをまとめてしまう処理を指している。すなわち、被マージエントリのページサイズレジスタPSZと上限レジスタULの内容を制御することにより、複数のページを一つのエントリへ登録することが可能となる。」からすると、マイクロプロセッサが、仮想アドレス空間の既に登録されているページおよび新規に登録するページの両方が連続し、物理アドレス空間の対応するものも連続しているという判断に応答して、仮想アドレス空間の既に登録されているページを仮想アドレス空間の新規に登録するページと併合することにより、仮想アドレス空間のページのサイズを変える、構成を有していると解される。

(キ)における記載「TLB1マージ処理では、…(中略)…、既にTLB1に登録されているページのエントリ(被マージエントリ)へ、新規に登録するページのエントリ(マージエントリ)のデータをまとめてしまう処理を指している。」、(ケ)における記載「図5に、図1に示す本発明のTLB1,TLB2を用いて実施した仮想アドレス空間から物理アドレス空間へのマッピングの一例を示す。仮想アドレス空間(90)上の連続する6ページVPT1,VPT2,VPT3,VPT4,VPT5,VPT6は、物理アドレス空間(91)上ではそれぞれPPT1,PPT2,PPT3,PPT4,PPT5,PPT6へマッピングされている。」、及びその関連する図面(【図5】)からすると、マイクロプロセッサが、仮想アドレス空間の既に登録されているページ(例えば、VPT1)のページアドレスを、物理アドレス空間のその対応するページのページアドレスにマップすることにより、仮想アドレス空間の既に登録されているページ(VPT1)および新規に登録するページ(例えば、VPT2)を物理アドレス空間のそれらの対応するページにマップするように構成され、仮想アドレス空間の既に登録されているページ(VPT1)のページアドレスが仮想アドレス空間の新規に登録するページ(VPT2)のページアドレスよりも小さい態様が記載されていると解される。

(ケ)における記載「図5に、図1に示す本発明のTLB1,TLB2を用いて実施した仮想アドレス空間から物理アドレス空間へのマッピングの一例を示す。仮想アドレス空間(90)上の連続する6ページVPT1,VPT2,VPT3,VPT4,VPT5,VPT6は、物理アドレス空間(91)上ではそれぞれPPT1,PPT2,PPT3,PPT4,PPT5,PPT6へマッピングされている。これら物理アドレス空間上の6個のページのうち、ページPPT1,PPT2,PPT3の3ページは連続するページであり、…(中略)…、TLB1(1)に登録した場合、これら3ページをマージすることが可能」、及び(キ)における記載「TLB1マージ処理では、…(中略)…、既にTLB1に登録されているページのエントリ(被マージエントリ)へ、新規に登録するページのエントリ(マージエントリ)のデータをまとめてしまう処理を指している。すなわち、被マージエントリのページサイズレジスタPSZと上限レジスタULの内容を制御することにより、複数のページを一つのエントリへ登録することが可能となる。」からすると、マイクロプロセッサが、ページアドレスのマッピングを変更せずに、ページサイズレジスタと上限レジスタを変えることによって、仮想アドレス空間の既に登録されているページおよび新規に登録するページを統合する、構成を有していると解される。

したがって、引用文献には、次の発明(以下、「引用発明」という。)が記載されていると認められる。

仮想アドレス空間のページを物理アドレス空間にマップし、仮想アドレス空間のページのサイズ情報を示すページサイズレジスタと上限レジスタを与えるように構成されたTLBと、
仮想アドレス空間のページのサイズおよび対応する物理アドレス空間を変え、それに応じてページサイズレジスタと上限レジスタを変えるように構成されたマイクロプロセッサとを含み、
マイクロプロセッサが、仮想アドレス空間の既に登録されているページおよび新規に登録するページの両方が連続し、物理アドレス空間の対応するものも連続しているという判断に応答して、仮想アドレス空間の既に登録されているページを仮想アドレス空間の新規に登録するページと併合することにより、仮想アドレス空間のページのサイズを変えるようにさらに構成され、
マイクロプロセッサはさらに、仮想アドレス空間の既に登録されているページのページアドレスを、物理アドレス空間のその対応するページのページアドレスにマップすることにより、仮想アドレス空間の既に登録されているページおよび新規に登録するページを物理アドレス空間のそれらの対応するページにマップするように構成され、仮想アドレス空間の既に登録されているページのページアドレスが仮想アドレス空間の新規に登録するページのページアドレスよりも小さく、
マイクロプロセッサが、ページアドレスのマッピングを変更せずに、ページサイズレジスタと上限レジスタを変えることによって、仮想アドレス空間の既に登録されているページおよび新規に登録するページを統合するようにさらに構成されているメモリ管理機構。

5.対比

ここで、本願発明と引用発明とを比較する。

引用発明の「仮想アドレス空間」は、本願発明の「仮想メモリ」に相当する。

引用発明の「ページ」と、本願発明の「ブロック」とは、ともにTLBで比較されマージされる対象の単位となる領域である点で共通する。

引用発明の「物理アドレス空間」は、本願発明の「物理メモリ」に相当する。

引用発明の「TLB」は、本願発明の「変換索引緩衝器(TLB)」に相当する。

引用発明の「マイクロプロセッサ」は、本願発明の「プロセッサ」に相当する。

引用発明の「既に登録されているページ」は、本願発明の「第1(の)ブロック」に相当する。

引用発明の「新規に登録するページ」は、本願発明の「第2のブロック」に相当する。

引用発明の「連続」は、メモリ内の領域が隣り合って続いている状態を意味することから、本願発明の「隣接」に相当する。

引用発明の「併合」は、TLB内のエントリをマージすることを意味することから、本願発明の「統合」に相当する。

引用発明の「メモリ管理機構」は、TLBとプロセッサを有するシステム構成であることから、本願発明の「処理システム」に相当する。

よって、本願発明と引用発明とは、以下の点で一致し、また、相違している。

(一致点)

仮想メモリの領域を物理メモリにマップするように構成された変換索引緩衝器(TLB)と、
仮想メモリの領域のサイズおよび対応する物理メモリを変えるように構成されたプロセッサとを含み、
プロセッサが、仮想メモリの第1および第2の領域の両方が隣接し、物理メモリの対応するものも隣接しているという判断に応答して、仮想メモリの第1領域を仮想メモリの第2の領域と統合することにより、仮想メモリの領域のサイズを変えるようにさらに構成され、
プロセッサはさらに、仮想メモリの第1の領域のページアドレスを、物理メモリのその対応する領域のページアドレスにマップすることにより、仮想メモリの第1および第2の領域を物理メモリのそれらの対応する領域にマップするように構成され、仮想メモリの第1の領域のページアドレスが仮想メモリの第2の領域のページアドレスよりも小さく、
プロセッサが、ページアドレスのマッピングを変更せずに、仮想メモリの第1および第2領域を統合するようにさらに構成されている処理システム。

(相違点)

本願発明は、変換索引緩衝器(TLB)で比較され、マージされる対象の単位となる領域に関し、TLB内の「サイズ属性」を用いて仮想メモリのブロックのサイズを示し、マージの際には、当該「サイズ属性」が変更されるのに対して、引用発明は、TLB内の「ページサイズレジスタと上限レジスタ」を用いて仮想ページのサイズ情報を示し、マージの際には当該「ページサイズレジスタと上限レジスタ」が変更される点。

6.判断

相違点について検討する。
一般に、仮想記憶方式によりメモリの管理を実施するときに、ブロックのサイズを2の累乗(1ページ、2ページ、4ページ、8ページ等)の大きさとして扱うことは、当該技術分野において、当業者にとって周知の常套手段である。
これに対して、引用発明では、(ク)に
「(PSZ,UL)=(4’b0000,4’b0001):単独ページ
…(中略)…
(PSZ,UL)=(4’b0001,4’b0010):2ページマージ
…(中略)…
(PSZ,UL)=(4’b0011,4’b0011):3ページマージ
(PSZ,UL)=(4’b0011,4’b0100):4ページマージ
(PSZ,UL)=(4’b0111,4’b0101):5ページマージ
(PSZ,UL)=(4’b0111,4’b0110):6ページマージ
(PSZ,UL)=(4’b0111,4’b0111):7ページマージ
(PSZ,UL)=(4’b0111,4’b1000):8ページマージ
(PSZ,UL)=(4’b1111,4’b1001):9ページマージ
…」
と記載されるように、ページサイズレジスタと上限レジスタを用いることによって、ページサイズを1ページ単位でマージ可能な構成としているものである。
しかしながら、引用発明においても、システムの構成を簡単にするために、当該周知の常套手段を採用して、使用可能なページサイズを2の累乗の大きさ単位とし、
1ページのエントリと1ページのエントリをマージして、2ページのエントリに併合
2ページのエントリと2ページのエントリをマージして、4ページのエントリに併合
4ページのエントリと4ページのエントリをマージして、8ページのエントリに併合
のように、マージ後のページサイズが2の累乗となるように、ページサイズが同じエントリに対してのみマージ可能とするように構成することは、当業者の通常の創作能力の範囲内のものであり、適宜に採用し得た設計事項に過ぎない。
そして、その場合には、引用発明における仮想ページのサイズ情報として、ページサイズレジスタと上限レジスタに替えて、2の累乗の情報のみを管理すれば良いことは、当業者にとって明らかである。

よって、上記相違点は格別のものではない。

上記で検討したごとく、相違点は格別のものではなく、そして、本願発明の構成によってもたらされる効果も、当業者であれば当然に予測可能なものに過ぎず格別なものとは認められない。

したがって、本願発明は、引用文献に記載された発明に基づいて、容易に発明できたものである。

7.むすび

以上のとおり、本願発明は、その出願前日本国内又は外国において頒布された刊行物に記載された発明に基いて、その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許を受けることができない。

よって、結論のとおり審決する。
 
審理終結日 2010-12-02 
結審通知日 2010-12-07 
審決日 2010-12-20 
出願番号 特願2008-502151(P2008-502151)
審決分類 P 1 8・ 121- Z (G06F)
最終処分 不成立  
前審関与審査官 清木 泰  
特許庁審判長 吉岡 浩
特許庁審判官 宮司 卓佳
田中 秀人
発明の名称 変換索引緩衝器のエントリを最適化する方法およびシステム  
代理人 村松 貞男  
代理人 中村 誠  
代理人 河野 哲  
代理人 堀内 美保子  
代理人 市原 卓三  
代理人 蔵田 昌俊  
代理人 山下 元  
代理人 峰 隆司  
代理人 勝村 紘  
代理人 福原 淑弘  
代理人 野河 信久  
代理人 佐藤 立志  
代理人 竹内 将訓  
代理人 河井 将次  
代理人 河野 直樹  
代理人 白根 俊郎  
代理人 幸長 保次郎  
代理人 風間 鉄也  
代理人 岡田 貴志  
代理人 砂川 克  
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