拒絶査定不服の審決｜不服2008-19212 - 特許審決データベース

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審決分類	審判査定不服 2項進歩性特許、登録しない(前置又は当審拒絶理由) G06F
管理番号	1239347
審判番号	不服2008-19212
総通号数	140
発行国	日本国特許庁(JP)
公報種別	特許審決公報
発行日	2011-08-26
種別	拒絶査定不服の審決
審判請求日	2008-07-29
確定日	2011-06-29
事件の表示	特願2005-146725「双方向性リング相互接続路を有する多重プロセッサチップ」拒絶査定不服審判事件〔平成18年 1月12日出願公開、特開2006- 12133〕について、次のとおり審決する。
結論	本件審判の請求は、成り立たない。
理由	第1.手続の経緯本願は、平成17年5月19日(パリ条約による優先権主張2004年5月28日、アメリカ合衆国)の出願であって、平成17年7月19日に特許法第36条の2第2項の規定による外国語書面及び外国語要約書面の日本語による翻訳文が提出され、平成19年5月31日付けで最初の拒絶理由通知(同年6月5日発送)がなされ、同年9月4日に意見書が提出されるとともに、手続補正がなされ、平成20年4月24日付けで拒絶査定(同年同月30日発送)がなされ、同年7月29日付けで審判請求されるとともに、手続補正がなされ、同年11月14日付けで審査官より前置報告がなされ、平成22年4月22日付けで当審より審尋(同年同月27日発送)がなされ、この審尋に対して、同年7月22日付けで回答書が提出され、平成22年9月1日付けで当審により最初の拒絶理由通知(同年同月7日発送)がなされ、同年12月27日付けで意見書が提出されるとともに、手続補正がなされたものである。第2.本願発明の認定本願の請求項1に係る発明(以下、「本願発明」という。)は、上記平成22年12月27日付けの手続補正により補正された明細書、特許請求の範囲及び図面の記載からみて、下記のものと認められる。「半導体チップ上に、複数の路線を含み、各々の路線が時計回り方向又は反時計回り方向のいずれかの向きにパケットを移動させる少なくとも一つの双方向性リング構造と、前記少なくとも一つの双方向性リング構造によってともに連結された複数のノードとして、複数のプロセッサおよび複数のキャッシュ・バンクと、を含み、前記複数のキャッシュ・バンクは、前記複数のプロセッサによって共有されている1つのアドレス空間に含まれる共有キャッシュを構成し、前記複数のプロセッサからの前記アドレス空間の一部に対する複数のブロック要求をそれぞれ独立して処理し、前記複数のキャッシュ・バンクの各々は、前記複数のプロセッサのうちデータの発信元のプロセッサから時計回り方向、及び反時計回り方向の両方のキャッシュ・バンクへの距離に基づいて選定された一つの方向に発信され、前記双方向性リング構造を回り進む、キャッシュ・バンクの中のデータの要求が到着するアクセス・ポイント又はアドレス・ストップを備え、前記複数のブロック要求中の複数のアドレス・ビットは、前記複数のキャッシュ・バンクに対して均一なアクセスを提供すべく異なる複数のキャッシュ・バンクにマッピングされる装置。」第3.引用発明の認定 3の1.引用例1に記載されている技術的事項当審が上記平成22年9月1日付け最初の拒絶理由通知において引用した特表平6-509671号公報(平成6年10月27日国内公表。以下、「引用例1」という。)には、図面とともに以下の技術事項が記載されている。 (1-1) 「図5は、本発明の別の実施例に対応するインテリジェントネットワークの図表を示す。この他の実施例は、プロセッサ間の交換を最適化することができる。実際、本発明のこの実施例において、相互接続システムは、2つの環状ネットワークR1、R2からなり、情報は、2つのネットワークのそれぞれにおいて対抗方向に循環している。第1のネットワークR1において、メッセージは、増大するプロセッサ数の方向に循環し、第2のネットワークR2において、メッセージは、第1のネットワークR1の方向に対抗する方向に循環する。32を超過する多数のプロセッサについて、対抗する交換方向を有する2つのネットワークを用いることは有利である。例えば、もしプロセッサEP1がプロセッサEPi(例えば、i=250)と対話を実施することを望ならば、プロセッサの数の増大する方向に関して負方向にメッセージが循環する第2のネットワークを介してメッセージを交換することは、より有利、即ちより迅速である。他方、もしプロセッサEP1がプロセッサEP2にメッセージを送信することを望ならば、第1のネットワークにおいえる(当審注;ここでの「おいえる」は誤記であり、正しくは「おける」である。以下、該当引用箇所を誤記を訂正して引用する。)メッセージの循環時間は、第2の環状ネットワークにおけるよりも、更に少ない。メッセージを伝送するために用いられるネットワークの選択は、メッセージが意図されたプロセッサのアドレスを観測することによって達成される。勿論、リングにて最短経路を許容するネットワークが選択される。第2の環状ネットワークR2は、第1のネットワークR1と同一である。即ち、第2の環状ネットワークR2は、第1のネットワークと同数のセルからなり、各セルは、第1にその隣接しているセルに接続され、第2に第1のネットワークのセルに対応するセルに接続される。図5は、浮動演算処理装置(FPU)及び全体メモリOMのような特定のモジュールをも示している。これらのモジュールは、マルチプロセッサシステムに追加の処理能力及び柔軟性を提供することができる。 …(中略)… 全体メモリOMは、その名称が示すように、ネットワークの全てのプロセッサに共通なメモリであり、各プロセッサがネットワークを介してそのメモリに直接アクセル(当審注;ここでの「アクセル」は誤記であり、正しくは「アクセス」である。以下、該当引用箇所を誤記を訂正して引用する。)を得ることができる。」(第4頁右下欄第8行目?第5頁左上欄第8行目。なお、引用例1の図5(FIG.5)を参照すれば、上記(1-1)における「EP」及び「OM」は誤記であり、それぞれ「PE」及び「MG」である。以下、上記した誤記を訂正して引用する。) (1-2) 引用例1の図5(FIG.5)には、プロセッサ数(プロセッサPEの番号)の増大する方向(引用例1の図5(FIG.5)においては時計回り方向)に、メッセージを循環させる第1の環状ネットワークR1と、第1の環状ネットワークR1の方向に対抗する方向(引用例1の図5(FIG.5)においては反時計回り方向)に、メッセージを循環させる第2の環状ネットワークR2を備え、第1の環状ネットワークR1と第2の環状ネットワークR2のそれぞれに複数のセルCを備え、複数のプロセッサPEと全体メモリMGをそれぞれ対応するセルCに接続することが記載されている。 (1-3) 「このメツセージは、 -伝送されるべきデータフィールド、 -メツセージが意図している多数のプロセッサ及びその構内アドレスからなるアドレスフィールド、そして -制御フィールドの3つのフィールドによって構成される。」(第3頁右下欄第19行目?同頁同欄第25行目) 3の2.引用発明の認定上記(1-2)に示したように「プロセッサ数(プロセッサPEの番号)の増大する方向(引用例1の図5(FIG.5)においては時計回り方向)に、メッセージを循環させる第1の環状ネットワークR1と、第1の環状ネットワークR1の方向に対抗する方向(引用例1の図5(FIG.5)においては反時計回り方向)に、メッセージを循環させる第2の環状ネットワークR2を備え、第1の環状ネットワークR1と第2の環状ネットワークR2のそれぞれに複数のセルCを備え、複数のプロセッサPEと全体メモリMGをそれぞれ対応するセルCに接続する」ものであることから、複数のプロセッサPEと全体メモリMGを、第1の環状ネットワークR1及び第2の環状ネットワークR2によってともに連結された複数のノードとするものであると認められる。上記(1-1)に「全体メモリMGは、その名称が示すように、ネットワークの全てのプロセッサに共通なメモリであり、各プロセッサがネットワークを介してそのメモリに直接アクセスを得ることができる。」と記載されていることから、全体メモリMGは、複数のプロセッサPEによって共有されているものであると認められる。上記(1-1)に「第1のネットワークR1において、メッセージは、増大するプロセッサ数の方向に循環し、第2のネットワークR2において、メッセージは、第1のネットワークR1の方向に対抗する方向に循環する。」と記載され、上記(1-1)に「第2の環状ネットワークR2は、第1のネットワークと同数のセルからなり、各セルは、第1にその隣接しているセルに接続され、第2に第1のネットワークのセルに対応するセルに接続される。」と記載され、上記(1-1)に「全体メモリMGは、その名称が示すように、ネットワークの全てのプロセッサに共通なメモリであり、各プロセッサがネットワークを介してそのメモリに直接アクセスを得ることができる。」と記載され、上記(1-2)に示したように「第1の環状ネットワークR1と第2の環状ネットワークR2のそれぞれに複数のセルCを備え、複数のプロセッサPEと全体メモリMGをそれぞれ対応するセルCに接続する」ものであることから、複数のプロセッサPE及び全体メモリMGは、第1の環状ネットワークR1と第2の環状ネットワークR2に接続される箇所において、第1の環状ネットワークR1と第2の環状ネットワークR2を循環するメッセージが到着するセルCに接続されているものと認められる。上記(1-1)には、「例えば、もしプロセッサPE1がプロセッサPEi(例えば、i=250)と対話を実施することを望ならば、プロセッサの数の増大する方向に関して負方向にメッセージが循環する第2のネットワークを介してメッセージを交換することは、より有利、即ちより迅速である。他方、もしプロセッサPE1がプロセッサPE2にメッセージを送信することを望ならば、第1のネットワークにおけるメッセージの循環時間は、第2の環状ネットワークにおけるよりも、更に少ない。」、「メッセージを伝送するために用いられるネットワークの選択は、メッセージが意図されたプロセッサのアドレスを観測することによって達成される。勿論、リングにて最短経路を許容するネットワークが選択される。」と記載されている。上記(1-2)に示したように、「第1の環状ネットワークR1」が「プロセッサ数(プロセッサPEの番号)の増大する方向(引用例1の図5(FIG.5)においては時計回り方向)に、メッセージを循環させる」ものであることをあわせて考慮すると、上記(1-1)の指摘した箇所の記載は、プロセッサPE間の対話におけるメッセージの発信元と発信先との関係において、第1の環状ネットワークR1を経由して発信元から発信先へメッセージを発信した場合の経路と、第2の環状ネットワークR2を経由して発信元から発信先へメッセージを発信した場合の経路のうちの短いほうを選び、選んだほうの環状ネットワークを選択してメッセージを発信することを示すものであると認められる。上記引用例1の記載事項及び図面を総合勘案すると、引用例1には、次の発明(以下、「引用発明」という。)が記載されていると認められる。「時計回り方向にメッセージを循環させる第1の環状ネットワークR1と、反時計回り方向にメッセージを循環させる第2の環状ネットワークR2と、第1の環状ネットワークR1及び第2の環状ネットワークR2によってともに連結された複数のノードとして、複数のプロセッサPEと全体メモリMGと、を含み、全体メモリMGは、複数のプロセッサPEによって共有されており、複数のプロセッサPE及び全体メモリMGは、第1の環状ネットワークR1と第2の環状ネットワークR2に接続される箇所において、第1の環状ネットワークR1と第2の環状ネットワークR2を循環するメッセージが到着するセルCに接続されており、プロセッサPE間の対話におけるメッセージの発信元と発信先との関係において、第1の環状ネットワークR1を経由して発信元から発信先へメッセージを発信した場合の経路と、第2の環状ネットワークR2を経由して発信元から発信先へメッセージを発信した場合の経路のうちの短いほうを選び、選んだほうの環状ネットワークを選択してメッセージを発信する、インテリジェントネットワーク。」 3の3.引用例2に記載されている技術的事項当審が上記平成22年9月1日付け最初の拒絶理由通知において引用した特開2003-36248号公報(平成15年2月7日出願公開。以下、「引用例2」という。)には、図面とともに以下の技術事項が記載されている。 (2-1) 「【0019】図1は本発明の小規模プロセッサを機能分散型に用いたシングルチップマイクロプロセッサの実施の一形態を示すブロック図である。以後、小規模プロセッサをPE(Processor Element:プロセッサ素子)と呼称する。【0020】図1に示されたシングルチップマイクロプロセッサでは、ICチップ10に本発明による複数のPEとして、N個の処理プロセッサ1-1?1-N、共有メモリ管理プロセッサ2、メモリ管理プロセッサ3、および割込み管理プロセッサ4が搭載され、更にN個のシフトレジスタ5-1?5-Nおよび3個のシフトレジスタ6-2?6-4、並びにこれらシフトレジスタをこの順序でシリアルにかつループ状に接続する通信用伝送路7が搭載されている。【0021】k番目の処理プロセッサ1-kはシフトレジスタ5-kと接続される。共有メモリ管理プロセッサ2、メモリ管理プロセッサ3、および割込み管理プロセッサ4それぞれは、シフトレジスタ6-2?6-4それぞれと接続される。通信用伝送路7では、シフトレジスタ5-1?5-Nに続いてシフトレジスタ6-2?6-4それぞれが順次シリアルにループ状に接続されている。」 (2-2) 「【0024】共有メモリ管理プロセッサ2は、各プロセッサから読み書き可能な配列領域および情報交換のための共有メモリを有している。【0025】メモリ管理プロセッサ3は、メモリインターリーブ方式を採用して、外部の実メモリとアドレスバスおよびデータバスで形成されるバスにより接続されて仮想メモリを形成しており、処理プロセッサ1から命令読出しパケットを受けた際には、その指定番地から1ブロック分の命令を順次読み出し、パケット発信元の処理プロセッサ1に宛てて転送する。」 3の4.引用例3に記載されている技術的事項当審が上記平成22年9月1日付け最初の拒絶理由通知において引用した特開昭54-88038号公報(昭和54年7月12日出願公開。以下、「引用例3」という。)には、図面とともに以下の技術事項が記載されている。 (3-1) 「第1図は単一のウエハ上に8個のデータ処理ユニツトを実装する場合の本発明の前提として考慮されたデータ処理装置の一例を示し、図中の符号1-0ないし1-7は夫々データ処理ユニツト、2-0ないし2-7は夫々中央処理単位、3-0ないし3-7は夫々データ・バツフア、4は2重データ・ハイウエイ、…(中略)…を表わしている。図中の場合、各データ処理ユニツト1-0ないし1-7は、…(中略)…他データ処理ユニツトとの間のプロセツサ間通位(注:これは誤記であり、正しくは”通信”である。)を2重データ・ハイウエイ4を介して実行する。」(第2頁右上欄第8行目?同頁左下欄第4行目) (3-2) 「第2図において、10はデータ処理装置、11は超LSIウエハ、12-0ないし12-7は夫々データ処理ユニツト、13-0ないし13-7は夫々中央処理単位、14-0ないし14-7は夫々データ・バツフア、…(中略)…18はリング状データ・バスの1つであって循環データ・バスを構成するもの、19はリング状データ・バスの1つであってデータ処理ユニツト間を直接結ぶもの、…(中略)…を表している。」(第2頁右下欄第9行目?第3頁左上欄第5行目) (3-3) 「また各データ処理ユニツト12-0ないし12-7は夫々リング状データ・バス18,19を介してプロセツサ間通信を行なうようにされる。なおリング状データ・バス18,19は必らずしも1重に限られることなく幾重にもウエハ11上に構成することは自由である。」(第3頁左上欄17行目?同頁右上欄第2行目) 3の5.引用例4に記載されている技術的事項当審が上記平成22年9月1日付け最初の拒絶理由通知において引用したTom R. Halfhill,John Montgomery,”マルチメディア・チップが一斉に登場”,日経バイト,日経BP社,1995年12月1日,第146号,Pages:309-316(以下、「引用例4」という。)には、図面とともに以下の技術事項が記載されている。 (4-1) 「95年のフォーラムで発表された主なマルチメディア・チップは,MicｒｏUniｔｙ Sｙｓｔemｓ EngineeｒingのMediaｐｒｏceｓｓｏｒ, Philiｐｓ SemicｏndｕcｔｏｒｓのTｒimedia , Chｒｏmaｔic ReｓeaｒchのMｐacｔ Media Engine,NｖidiaのNV1の四つである。」(第309頁右欄第3行目?同頁同欄第9行目) (4-2) 「図3 NV1のコア。コンポーネントを結合するためにリング・アーキテクチャを使っている。一般的に,オーディオDSPは外部オーディオ・コーデックに結合し,メモリ・コントローラはNｖidiaのD-Aコンバータ(DAC)のフレーム・バッファ(1M?4Mバイト)に結合する」(第316頁の図3の説明文) (4-3) 「あらゆるものが32ビットの単方向リング・バスで接続されている(図3)。」(第316頁中欄第12行目?同頁同欄第13行目) 3の6.半導体チップ上にてリングバスを用いる周知技術の認定上記(2-1)の「図1に示されたシングルチップマイクロプロセッサでは、…(中略)…更にN個のシフトレジスタ5-1?5-Nおよび3個のシフトレジスタ6-2?6-4、並びにこれらシフトレジスタをこの順序でシリアルにかつループ状に接続する通信用伝送路7が搭載されている。」という記載、上記(3-1)の「第1図は単一のウエハ上に8個のデータ処理ユニツトを実装する場合の本発明の前提として考慮されたデータ処理装置の一例を示し、…(中略)…4は2重データ・ハイウエイ…(中略)…を表わしている。…(中略)…各データ処理ユニツト1-0ないし1-7は、…(中略)…他データ処理ユニツトとの間のプロセツサ間通位(注:これは誤記であり、正しくは”通信”である。)を2重データ・ハイウエイ4を介して実行する。」という記載、上記(3-2)の「第2図において、…(中略)…11は超LSIウエハ、12-0ないし12-7は夫々データ処理ユニツト、…(中略)…18はリング状データ・バスの1つであって循環データ・バスを構成するもの、19はリング状データ・バスの1つであってデータ処理ユニツト間を直接結ぶもの、…(中略)…を表している。」という記載、上記(3-3)の「また各データ処理ユニツト12-0ないし12-7は夫々リング状データ・バス18,19を介してプロセッサ間通信を行なうようにされる。なおリング状データ・バス18,19は必らずしも1重に限られることなく幾重にもウエハ11上に構成することは自由である。」という記載、上記(4-2)の「図3 NV1のコア。コンポーネントを結合するためにリング・アーキテクチャを使っている。」という記載、上記(4-3)の「あらゆるものが32ビットの単方向リング・バスで接続されている(図3)。」という記載に例示されるような、半導体チップ上にリングバスを設けることは当業者には周知である(以下、当該周知技術を「周知技術1」という。)。なお、上記(2-1)の「図1に示されたシングルチップマイクロプロセッサでは、ICチップ10に本発明による複数のPEとして、N個の処理プロセッサ1-1?1-N、共有メモリ管理プロセッサ2…(中略)…が搭載され、更にN個のシフトレジスタ5-1?5-Nおよび3個のシフトレジスタ6-2?6-4、並びにこれらシフトレジスタをこの順序でシリアルにかつループ状に接続する通信用伝送路7が搭載されている。」との記載、上記(2-2)の「共有メモリ管理プロセッサ2は、各プロセッサから読み書き可能な配列領域および情報交換のための共有メモリを有している。」との記載から明らかなように、複数のプロセッサにより共有される記憶装置とリングバスを備える装置に周知技術1を適用して当該装置を半導体チップ上に構築することも知られたことである。 3の7.引用例5に記載されている技術的事項当審が上記平成22年9月1日付け最初の拒絶理由通知において引用した特開平6-314239号公報(平成6年11月8日出願公開。以下、「引用例5」という。)には、図面とともに以下の技術事項が記載されている。 (5-1) 「【0023】図1は、本発明を適用したマルチプロセッサシステムである。図1において、本実施例のマルチプロセッサシステムは、情報を記憶するキャッシュメモリを備える複数のプロセッサ11・12と、該複数のプロセッサの各々が読み書きできるアドレス空間を割り当てた1または2以上の記憶装置16・17・18・19と、前記複数のプロセッサと前記記憶装置とのそれぞれに対応して設けられ、他の装置との通信制御をするノード1?9とを有する。各々のノードは、短方向(注:これは誤記であり、正しくは”単方向”である。)の伝送路10により他のノードと接続されてリング状に構成される。…(中略)…前記記憶装置に対応する各々のノードは、情報に付加されたアドレスを監視し、該アドレスが記憶装置に割り当てられたアドレスと一致するときに該情報を受信情報とする受信手段と、該受信手段で受信した受信情報に基づき、該受信情報が読み出し指示の場合には、該読み出し指示を発行したノード宛に該アドレスに対応する当該記憶装置に記憶している情報を送出し、該受信情報が書き込み指示の場合には、該アドレスに対応する当該記憶装置に該受信情報を書き込む処理を行う転送処理手段とを備え、…(後略)…」 (5-2) 「【0024】各ノードには、ノードを識別するためのノードIDを割り当てる。この割り当ては予め固定しておいても良いし、また適宜マスタノード3が指示しても良い。表1に、ノードIDの割当ての一例を示す。【0025】【表1】表1 ノードノードID アドレス範囲 …(省略)… …(中略)… 4 20H 00000000H?00FFFFFFH 5 21H 01000000H?01FFFFFFH 6 22H 02000000H?027FFFFFH 7 23H 02800000H?02FFFFFFH …(後略)…」 (5-3) 「【0027】また、メモリ制御機能を持つノード4?7とI/O制御機能を持つノード8および9とが制御する記憶装置には、あらかじめアドレス範囲を割り当てる。…(中略)…表1に示すように、ノード4?9の順に、00000000H?00FFFFFFH,01000000H?01FFFFFFH,02000000H?027FFFFFH,02800000H?02FFFFFFH,F0000000H?F0000FFFHとFE000000H?FE007FFFH、および、F0001000H?F0001FFFHとFE000000H?FE007FFFHを割り当てる。…(後略)…」 (5-4) 「【0028】 …(中略)…キャッシュがダイレクトマッピングの場合、キャッシャブルなアドレス空間の各ノードへの割り当ては、キャッシュサイズを考慮して割り当てるとシステムを効率良く運用することができる。表2そのに一例を示す。【0029】【表2】表2 ノードキャッシュサイズを考慮したアドレス範囲の割り当て 4 00000000H?0000000FH、 00000040H?0000004FH…(省略)… 5 00000010H?0000001FH、 00000050H?0000005FH…(省略)… 6 00000020H?0000002FH、 00000060H?0000006FH…(省略)… 7 00000030H?0000003FH、 00000070H?0000007FH…(省略)… 【0030】表2において、キャッシュサイズが1000Hバイトである場合、00000000Hと00001000Hとはキャッシュのエントリ上重複するが、この二つのアドレスを別々のノードに割り当てることによりキャッシュのリプレースを効率良く行うことができる。(表2のように、キャッシュの1ラインが10Hバイトである場合、2の12乗ビットと、2の4,5乗ビットとの排他的論理和を取れば良い。例えばノード4は、アドレスの2の12乗ビットと4,5乗ビットとの排他的論理和が00Bのアドレスを割り当てる。)」 3の8.引用例5に記載されている発明の認定上記(5-1)に「図1において、本実施例のマルチプロセッサシステムは、…(中略)…複数のプロセッサ11・12と、該複数のプロセッサの各々が読み書きできるアドレス空間を割り当てた1または2以上の記憶装置16・17・18・19と、前記複数のプロセッサと前記記憶装置とのそれぞれに対応して設けられ、他の装置との通信制御をするノード1?9とを有する。各々のノードは、短方向(注:これは誤記であり、正しくは”単方向”である。)の伝送路10により他のノードと接続されてリング状に構成される。」と記載されていることから、リング状の伝送路10によって連結された複数のノードであり、複数のプロセッサによって共有されている、複数の記憶装置(メモリ)16、17、18、19が備えられていると認められる。上記(5-4)に「キャッシャブルなアドレス空間の各ノードへの割り当ては、キャッシュサイズを考慮して割り当てるとシステムを効率良く運用することができる。表2…(中略)…に一例を示す。【0029】【表2】表2 ノードキャッシュサイズを考慮したアドレス範囲の割り当て 4 00000000H?0000000FH、 00000040H?0000004FH…(省略)… 5 00000010H?0000001FH、 00000050H?0000005FH…(省略)… 6 00000020H?0000002FH、 00000060H?0000006FH…(省略)… 7 00000030H?0000003FH、 00000070H?0000007FH…(省略)… 【0030】表2において、キャッシュサイズが1000Hバイトである場合、00000000Hと00001000Hとはキャッシュのエントリ上重複するが、この二つのアドレスを別々のノードに割り当てることによりキャッシュのリプレースを効率良く行うことができる。(表2のように、キャッシュの1ラインが10Hバイトである場合、…(後略)…」と記載され、上記(5-3)に「メモリ制御機能を持つノード4?7…(中略)…が制御する記憶装置には、あらかじめアドレス範囲を割り当てる。」と記載され、上記(5-1)に「前記記憶装置に対応する各々のノードは、情報に付加されたアドレスを監視し、該アドレスが記憶装置に割り当てられたアドレスと一致するときに該情報を受信情報とする受信手段と、該受信手段で受信した受信情報に基づき、該受信情報が読み出し指示の場合には、該読み出し指示を発行したノード宛に該アドレスに対応する当該記憶装置に記憶している情報を送出し、該受信情報が書き込み指示の場合には、該アドレスに対応する当該記憶装置に該受信情報を書き込む処理を行う転送処理手段とを備え、」と記載されていることから、複数の記憶装置(メモリ)16、17、18、19は、1つのアドレス空間に含まれる共有メモリを構成し、複数のプロセッサからのアドレス空間の一部に対する複数の要求をそれぞれ独立して処理するものであると認められる。さらに、上記(5-4)における「キャッシュサイズを考慮したアドレス範囲の割り当て」は「キャッシュの1ライン」のサイズである「10Hバイト」単位で各記憶装置(メモリ)16、17、18、19に割り当てるものであって、隣接するアドレスのデータを互いに異なる記憶装置(メモリ)に割り当てるものである。このようなキャッシュラインサイズの粒度のアドレスインタリーブの手法を複数の記憶装置に適用した場合に、複数の記憶装置に対して均一なアクセスを提供することができることは、当業者には自明なことである。そのため、引用例5において、複数の要求中の複数のアドレスは、複数の記憶装置(メモリ)16、17、18、19に対して均一なアクセスを提供すべく異なる複数の記憶装置(メモリ)16、17、18、19にマッピングされるものであると認められる。つまり、引用例5における複数の記憶装置(メモリ)16、17、18、19は複数のメモリ・バンクを構成するものと認められる。以上より、引用例5には、リング状の伝送路10によってともに連結された複数のノードであり、複数のプロセッサによって共有されている、複数のメモリ・バンクである複数の記憶装置(メモリ)16、17、18、19が備えられ、複数のメモリ・バンクである当該複数の記憶装置(メモリ)16、17、18、19は、1つのアドレス空間に含まれる共有メモリを構成し、複数のプロセッサからのアドレス空間の一部に対する複数の要求をそれぞれ独立して処理するものであり、複数の要求中の複数のアドレスは、複数のメモリ・バンクである複数の記憶装置(メモリ)16、17、18、19に対して均一なアクセスを提供すべく異なる複数の記憶装置(メモリ)16、17、18、19にマッピングされるものとする発明が記載されていると認められる。 3の9.引用例6に記載されている技術的事項当審が上記平成22年9月1日付け最初の拒絶理由通知において引用した特開昭64-9548公報(昭和64年1月12日出願公開。以下、「引用例6」という。)には、図面とともに以下の技術事項が記載されている。 (6-1) 「第1図は本発明のキャッシュ・メモリ装置の一実施例のブロック図、第2図はホストCPU101から出力されるアドレス信号の構成図である。キャッシュバンク102,103,104,105は当該バンクのホストCPU101によるアクセスを示すバンクセレクト信号を入力する入力端子CSと、…(中略)…を有し、…(中略)…ホストCPU101から出力されるアドレス信号は、第2図に示すように、タグフィールドTG[31-15]、インデクスフイールドID[14-6]、バンクセレクトフィールドBS[5-4]、ブロック内アドレスフィールドBA[3-0]の4つのフィールドからなっている。デコーダ106,107,108,109はホストCPU101から出力されるアドレス信号のバンクセレクトフィールドBSをデコードし、それぞれキャッシュバンク102,103,104,105に対して信号線167,165,163,161によりバンクセレクト信号を、…(中略)…出力する。」(第3頁右上欄第4行目?同頁左下欄第9行目) 3の10.引用例7に記載されている技術的事項当審が上記平成22年9月1日付け最初の拒絶理由通知において引用した特開昭64-74642号公報(昭和64年3月20日出願公開。以下、「引用例7」という。)には、図面とともに以下の技術事項が記載されている。 (7-1) 「第1図(a)は本発明の第一の実施例を示すシステム構成図である。同図においてキャッシュ・メモリ・バンク120,121,122,123はキャッシュ・メモリ・バンク選択回路およびその配下に置かれるキャッシュ・データ・メモリを含んで構成される。第1図(b)は第1図(a)における各キャッシュ・メモリ・バンク内のキャッシュ・メモリ・バンク選択回路を示すブロック図である。同図においてキャッシュ・メモリ・バンク選択回路はマイクロ・プロセッサから必要なアドレス信号を入力するアドレス入力端子101,102,103,104と、上記のアドレス信号との比較を行う時に使用する比較値を各ビット毎に保持する内部状態レジスタ109,110,111,112と、アドレス信号と内部状態レジスタ109,110,111,112の値を比較する比較器105,106,107,108と、上記の各比較器の出力信号を入力するANDゲート113とを有して構成される。上記のように本実施例では前述の従来例におけるデコーダ302の働きをする回路を各々のキャッシュ・メモリ・バンクに組込んでいる。また、マイクロ・プロセッサ301からのアドレス信号線はそのまま各々のキャッシュ・メモリ・バンクに接続されているが、第1図(b)で示される回路においては前記アドレスのうち4ビツトを使用している。この4ビツトのアドレス信号は、複数のキャッシュ・メモリ・バンクのどれが選択されるかを決定するために利用される。従って同時に接続可能なキャッシュ・メモリ・バンクの総数は16個である。マイクロ・プロセッサからの4ビツトのアドレス信号はアドレス入力端子101,102,103,104に入り、それぞれ比較器105,106,107,108に入る。内部状態レジスタ109,110,111,112はそれぞれ予め内部的に設定することができる。これらの設定値と上記のアドレス信号の値がビット毎に比較器105,106,107,108で比較される。比較された結果はそれぞれANDゲート113に入り、全ての前記比較結果が1である場合に限りチップ・セレクト信号が出力される。前記チップ・セレクト信号によってキャッシュ・データ・メモリがアクセスされる。」(第2頁左下欄第16行目?第3頁左上欄第20行目) 3の11.引用例8に記載されている技術的事項当審が上記平成22年9月1日付け最初の拒絶理由通知において引用した国際公開第03/036482号(2003年5月1日国際公開。以下、「引用例8」という。なお、引用例8のパテントファミリとして、特表2005-507115号がある。)には、図面とともに以下の技術事項が記載されている。 (8-1) 「Figure 4 is a more detailed schematic diagram of a processor chip having 8 multithreaded processor cores in accordance with one embodiment of the invention. …(中略)…Level 2 (L2) cache banks through 122-4 are shared by processor cores 118-1 through 118-8. It should be appreciated that by sharing L2 cache banks 122-1 through 112-4 allows for concurrent access to multiple banks at the same time, thereby defining a high bandwidth memory system.」(明細書第5頁第14行目?同頁第26行目。上記パテントファミリにおける訳:図4は、本発明の一実施形態に従って、8つのマルチスレッド化プロセッサコアを有するプロセッサチップを示す詳細な説明図である。…(中略)…レベル2(L2)キャッシュバンク122-1?122-4は、プロセッサコア118-1?118-8によって共有される。L2キャッシュバンク122-1?122-4を共有することにより、同時に複数のバンクへ同時アクセスを行うことが可能となり、高帯域幅のメモリシステムが実現されることを理解されたい。) 3の12.複数のキャッシュ・バンクの周知技術の認定上記(6-1)に「キャッシュバンク102,103,104,105は当該バンクのホストCPU101によるアクセスを示すバンクセレクト信号を入力する入力端子CSと、…(中略)…を有し、…(中略)…ホストCPU101から出力されるアドレス信号は、第2図に示すように、タグフィールドTG[31-15]、インデクスフイールドID[14-6]、バンクセレクトフィールドBS[5-4]、ブロック内アドレスフィールドBA[3-0]の4つのフィールドからなっている。デコーダ106,107,108,109はホストCPU101から出力されるアドレス信号のバンクセレクトフィールドBSをデコードし、それぞれキャッシュバンク102,103,104,105に対して信号線167,165,163,161によりバンクセレクト信号を、…(中略)…出力する。」と記載されている。つまり、引用例6においては、キャッシュブロックサイズの単位で各複数のキャッシュバンク102,103,104,105に割り当てるものであって、隣接するアドレスのデータを互いに異なるキャッシュバンクに割り当てるものである。このようなキャッシュブロックサイズ(キャッシュラインサイズ)の粒度のアドレスインタリーブの手法を複数のキャッシュバンクに適用した場合に、複数のキャッシュバンクに対して均一なアクセスを提供することができることは、当業者には自明なことである。そのため、引用例6において、複数のキャッシュバンクを備え、当該複数のキャッシュバンクは、1つのアドレス空間に含まれるキャッシュを構成し、アドレス空間の一部に対する複数の要求をそれぞれ独立して処理するものであり、複数の要求中の複数のアドレスは、複数のキャッシュバンクに対して均一なアクセスを提供すべく異なる複数のキャッシュバンクにマッピングされるものであると認められる。上記(7-1)に「第1図(a)は本発明の第一の実施例を示すシステム構成図である。同図においてキャッシュ・メモリ・バンク120,121,122,123はキャッシュ・メモリ・バンク選択回路およびその配下に置かれるキャッシュ・データ・メモリを含んで構成される。」と記載され、上記(7-1)に「マイクロ・プロセッサ301からのアドレス信号線はそのまま各々のキャッシュ・メモリ・バンクに接続されているが、第1図(b)で示される回路においては前記アドレスのうち4ビツトを使用している。この4ビツトのアドレス信号は、複数のキャッシュ・メモリ・バンクのどれが選択されるかを決定するために利用される。」と記載されている。つまり、引用例7においては、複数のキャッシュ・メモリ・バンク120,121,122,123をアクセスするためのアドレスビットのうち最大で4ビットを選んで、選ばれたビットの値により、アドレスのデータをいずれのキャッシュ・メモリ・バンクに割り当てるかを定めるものである。そのため、引用例7において、複数のキャッシュ・メモリ・バンクを備え、当該複数のキャッシュ・メモリ・バンクは、1つのアドレス空間に含まれるキャッシュを構成し、アドレス空間の一部に対する複数の要求をそれぞれ独立して処理するものであると認められる。上記(8-1)に「図4は、本発明の一実施形態に従って、8つのマルチスレッド化プロセッサコアを有するプロセッサチップを示す詳細な説明図である。…(中略)…レベル2(L2)キャッシュバンク122-1?122-4は、プロセッサコア118-1?118-8によって共有される。L2キャッシュバンク122-1?122-4を共有することにより、同時に複数のバンクへ同時アクセスを行うことが可能となり、高帯域幅のメモリシステムが実現されることを理解されたい。」と記載されていることから、引用例8において、複数のレベル2(L2)キャッシュバンク122-1?122-4を備え、当該複数のレベル2(L2)キャッシュバンクは、1つのアドレス空間に含まれる共有キャッシュを構成し、複数の要求をそれぞれ独立して処理するものであると認められる。上記した引用例6乃至8に例示されるように、複数のキャッシュ・バンクを備え、当該複数のキャッシュ・バンクは、1つのアドレス空間に含まれる共有キャッシュを構成し、アドレス空間の一部に対する複数の要求をそれぞれ独立して処理するものであり、複数の要求中の複数のアドレスは、複数のキャッシュ・バンクに対して均一なアクセスを提供すべく異なる複数のキャッシュ・バンクにマッピングされるものとすることは、当業者には周知である(以下、当該周知技術を「周知技術2」という。)。 3の13.引用例9に記載されている技術的事項当審が上記平成22年9月1日付け最初の拒絶理由通知において引用した特開2004-86798号公報(平成16年3月18日出願公開。以下、「引用例9」という。)には、図面とともに以下の技術事項が記載されている。 (9-1) 「【0002】【従来の技術】複数のプロセッサ間で自由にデータを転送する場合、まず、各々のプロセッサ間にデータを転送する信号線路を設ける方式が考えられる。この方式は、転送が必要になるプロセッサ間には独立した信号線路が存在するため、いつでも自由にデータを転送することができる。しかし、多数のプロセッサを用いて高速にデータ転送を行おうとすると、各プロセッサ間の信号線路の総数が膨大になり、特に複数のプロセッサを1つのLSIに実装する場合には、極めて大きい配線領域が必要になるため、現実的ではない。【0003】そこで、多数のプロセッサに適用できる現実的なマルチプロセッサシステムとして、例えば特開2001-156817に記述されるようなリングバスを用いた方式が提案されている。この方式では、リングバスを通じて到来する他のプロセッサからのデータが自分宛てのものであるときに、リングバスからデータを取り込み受信する。一方、他のプロセッサに対してデータを送る場合には、リングバスが空いていることを確認してからデータを送信する。もし、リングバス上に他のデータがある場合には、リングバスが空くまで送信を待つことになる。」 (9-2) 「【0026】図4は、本発明のマルチプロセッサシステムの第二の実施形態を示すブロック図である。図4は、図1と同様に、例として、6個のプロセッサ間でデータを転送する場合を示している。図4において、41は左信号用リングバス、42は右信号用リングバス、43は左データ用リングバス、44は右データ用リングバスであり、図1と同じ構成要素には同じ符号が付されている。」 (9-3) 「【0028】本発明のマルチプロセッサシステムの第二の実施形態では、信号用リングバスとデータ用リングバスを、左回り及び右回りの2つのリングバスに分け、距離的に近い方のリングバスを選択できるようにしたものである。そうすることで、平均的なデータ転送距離が短くなり、転送効率を向上できる。プロセッサ111は、例えば、プロセッサ112にデータを転送したい場合、バス制御部121へ要求信号の送信を指示する。バス制御部121は、プロセッサ111からの指示を受けて、要求信号を生成し、近い方の右信号用リングバス42を選択し、右信号用リングバスの空きを確認してから、右信号用リングバス42へ要求信号を送信する。もし、右信号用リングバス42が他のプロセッサからの信号で空いていなければ、空くのを待ってから送信する。要求信号には、プロセッサ112に対応する宛先アドレス、プロセッサ111に対応する送信元アドレス、データ長などの情報が含まれている。【0029】バス制御部122は、常に左及び右信号用リングバス41、42を監視しており、自分宛ての要求信号が来たら、それを受信する。そして、バス制御部122は、要求信号から情報を抜き出し、データを受信する準備をすると共に、応答信号を生成し、近い方の左信号用リングバス41の空きを確認してから、左信号用リングバス41へ送信する。もし、左信号用リングバス41が他のプロセッサからの信号で空いていなければ、空くのを待ってから送信する。応答信号には、プロセッサ111に対応する宛先アドレス、プロセッサ112に対応する送信元アドレス、送信許可を示す情報などが含まれている。【0030】バス制御部121は、常に左及び右信号用リングバス41、42を監視しており、自分宛ての応答信号が来たら、それを受信する。そして、バス制御部121は、応答信号から情報を抜き出し、送信許可を示す情報を確認した後で、データの送信を開始する。データは、図5に示すように、タイミング用リングバス16のタイミング値が予めそのデータ転送経路に対して定められた値と一致したときに、近い方の右データ用リングバス44に送信する。この場合は、タイミング値が0のときに、送信することができる。データ長が2以上であれば、次のデータは、タイミング値が一巡して次の0が来たときに送信される。【0031】バス制御部122は、タイミング用リングバス16のタイミング値が0のときに、右データ用リングバス44からデータの受信を行う。データ長が2以上であれば、次のデータは、タイミング値が一巡して次の0が来たときに受信される。そして、要求信号の情報として知ったデータ長分のデータを受信したら、データの受信処理を終了し、プロセッサ112へデータの受信が終了したことを知らせる。プロセッサ112は、受信したデータを利用して、必要な処理を行うことができる。」 3の14.引用例10に記載されている技術的事項当審が上記平成22年9月1日付け最初の拒絶理由通知において引用した特開平4-113444号公報(平成4年4月14日出願公開。以下、「引用例10」という。)には、図面とともに以下の技術事項が記載されている。 (10-1) 「第5図(a)に8台のプロセッサ2(以下PEと称すこともある)2を双方向リングバス方式で結合した例を示す。PE#0からPE#7は各々対応する通信ノード1を介して左回転のリングバス20と右回転のリングバス30で相互結合される。各PE間で相互にデータ通信を行なう場合、通信データは左回転あるいは右回転のリングバスを選択してルーティングする」(第1頁右下欄第7行目?第15行目) (10-2) 「複数のプロセッサを双方向リングバスで結合する並列処理システムの構成法において、複数のプロセッサと該プロセッサの各々に接続された通信ノードとを含み、この通信ノード間をリング状の2本の単方向バスで双方向バスを構成させるように接続した並列処理計算機システムにおいて、前記通信ノードの各々に転送先決定回路を持たせ、この転送先決定回路に当該並列処理システムの実装プロセッサ数情報と自己ノードアドレス情報と転送先のプロセッサのアドレス情報を与えることにより自己ルーティングを行なわせるようにした双方向リングバス装置である。」(第2頁右上欄第5行目?同頁同欄第17行目) (10-3) 「転送先決定回路101は、Pin端子より通信データ10中の転送先アドレス情報11を受け、外部より実装プロセッサ数情報12を受け、更に、通信ノード内の想像線で囲ったレジスタ112内にストアされた自己アドレス情報13、若しくは、前記通信データ10中の自己アドレス情報13(これらは同一の情報)のいずれかが入力される。そして左回転のリングバスを通して転送先のあるPEに転送すべき通信データであれば、左イネーブル信号14をアクティブ状態にして左入力バッファ102に通信データ10を格納する。左入力バッファ102に格納された通信データ10は、左出力セレクタ104、Lｏｕｔ端子を経由して第3通信ノードに転送される。また、右方向のリングバスを通して転送先のあるPEに転送すべき通信データであれば、右イネーブル信号15をアクティブ状態にして右入カバッファ103に通信データ10を格納する。右入カバッファ103に格納された通信データ10は右出力セレクタ106とRｏｕｔ端子を経由して第2通信ノードに転送する。」(第3頁左上欄第7行目?同頁右上欄第5行目) (10-4) 「第3図に転送先決定回路101の具体的な構成を一実施例として示す。該回路101は転送先決定テーブル200と反転回路201から構成され自己アドレス情報13と実装プロセツサ数情報12と転送先アドレス情報11を受信し、左イネーブル信号14と右イネーブル信号15を出力する。転送先決定テーブル200は例えばROM(リードオンリーメモリ)で実現でき、自己アドレス情報13と実装プロセッサ数情報12と転送先アドレス情報11を受信し、左イネーブル信号14を出力する。反転回路201は左イネーブル信号14を受信し、その反転論理をとった右イネーブル信号15を出力する。」(第3頁左下欄第14行目?同頁右下欄第5行目) (10-5) 「第4図(a)に実装プロセッサ数が8の場合に書き込まれる転送先決定テーブル200の内容の例を示す。以下に本転送先決定回路101の作用を説明する。第4図(a)で例えば自己アドレス情報13が#3では、転送先アドレス情報11が#4、#5、#6、#7の場合には左イネーブル信号14は1、反転回路201により右イネーブル信号15が0となり、第1図の第1通信ノード中の左イネーブル信号14がアクティブ状態、右イネーブル信号15がディセーブル状態となり、通信データ10は左入力バッファ102に格納され、左回転のリングバスに出力される。同様に自己アドレス情報13が#3で、転送先アドレスが#0、#1、#2の場合には、左イネーブル信号14は0、反転回路201により出力右イネーブル信号15が1となり、第1図の第1通信ノード中の左イネーブル信号14がディセーブル状態、右イネーブル信号15がアクティブ状態となり、通信データ10は右入力バッファ102に格納され、右回転のリングバスに出力される。」(第3頁右下欄第5行目?第4頁左上欄第3行目) 3の15.双方向リング構造における送信経路選択に関する周知技術の認定上記(9-3)に「本発明のマルチプロセッサシステムの第二の実施形態では、信号用リングバスとデータ用リングバスを、左回り及び右回りの2つのリングバスに分け、距離的に近い方のリングバスを選択できるようにしたものである。」と記載され、上記(10-1)に「第5図(a)に8台のプロセッサ2(以下PEと称すこともある)2を双方向リングバス方式で結合した例を示す。PE#0からPE#7は各々対応する通信ノード1を介して左回転のリングバス20と右回転のリングバス30で相互結合される。各PE間で相互にデータ通信を行なう場合、通信データは左回転あるいは右回転のリングバスを選択してルーティングする」と記載され、上記(10-5)に「自己アドレス情報13が#3では、転送先アドレス情報11が#4、#5、#6、#7の場合には…(中略)…通信データ10は…(中略)…左回転のリングバスに出力される。同様に自己アドレス情報13が#3で、転送先アドレスが#0、#1、#2の場合には…(中略)…通信データ10は…(中略)…右回転のリングバスに出力される。」と記載されていることにより例示されるように、双方向リング構造で発信を行う際に、発信元と発信先との関係において、一方のリングを経由した場合の距離と、他方のリングを経由した場合の距離とのうちの短いほうを選び、選んだほうのリングバスを選択して発信を行うことは、当業者には周知である(以下、当該周知技術を「周知技術3」という。)。第4.対比本願発明と引用発明とを比較する。上記(1-3)に示されるように、引用例1における「メッセージ」はデータフィールド、アドレスフィールド、制御フィールドを有するものであるから、引用発明における「メッセージ」は、本願発明における「パケット」に相当する。引用発明における「循環させる」ことは、本願発明における「移動させる」ことに相当する。引用発明における「第1の環状ネットワークR1」と「第2の環状ネットワークR2」のいずれも、本願発明における「路線」に相当する。引用発明における「第1の環状ネットワークR1」と「第2の環状ネットワークR2」を併せた構成が、本願発明における「双方向性リング構造」に相当する。引用発明における「プロセッサPE」は、本願発明における「プロセッサ」に相当する。引用発明における「全体メモリMG」と本願発明における「キャッシュ・バンク」は、複数のプロセッサ(プロセッサPE)によって共有されている記憶装置である点では一致する。引用発明における「循環する」ことは、本願発明における「回り進む」ことに相当する。引用発明における「プロセッサPE」は「全体メモリMG」にアクセスするものであるので、引用発明における「メッセージ」は、複数のプロセッサ(プロセッサPE)によって共有されている記憶装置のデータの要求を含むという点で、本願発明における「データの要求」に一致する。引用発明における「経路」が「短い」ことは、本願発明における「距離」が短いことに相当する。引用発明における「インテリジェントネットワーク」は明らかにハードウェアであるので、なんらかの装置である点では、本願発明における「装置」に一致する。引用発明における「セルC」は、双方向性リング構造(第1の環状ネットワークR1、第2の環状ネットワーク構造R2)を回り進む(循環する)、複数のプロセッサ(プロセッサPE)によって共有されている記憶装置(全体メモリMG)の中のデータの要求(メッセージ)が到着するものであり、この「セルC」に「複数のプロセッサPE」及び「全体メモリMG」は接続されているのであるから、引用発明における「複数のプロセッサPE」及び「全体メモリMG」が、双方向性リング構造(第1の環状ネットワークR1、第2の環状ネットワーク構造R2)を回り進む(循環する)、複数のプロセッサ(プロセッサPE)によって共有されている記憶装置(全体メモリMG)の中のデータの要求(メッセージ)が到着するための、双方向性リング構造(第1の環状ネットワークR1、第2の環状ネットワーク構造R2)上の接点(本願発明における「アクセス・ポイント又はアドレス・ストップ」に相当するもの。)を備えていることは自明である。すると、本願発明と引用発明とは、次の点で一致する。＜一致点＞複数の路線を含み、各々の路線が時計回り方向又は反時計回り方向のいずれかの向きにパケットを移動させる少なくとも一つの双方向性リング構造と、前記少なくとも一つの双方向性リング構造によってともに連結された複数のノードとして、複数のプロセッサおよび記憶装置と、を含み、前記記憶装置は、前記複数のプロセッサによって共有されており、前記記憶装置は、前記双方向性リング構造を回り進む、記憶装置の中のデータの要求が到着するアクセス・ポイント又はアドレス・ストップを備える装置。一方で、両者は、次の点で相違する。＜相違点1＞「少なくとも一つの双方向性リング構造」(第1の環状ネットワークR1と第2の環状ネットワークR2)を、本願発明は「半導体チップ上に」含むものであるのに対し、引用発明は半導体チップ上に含むものではない点。＜相違点2＞「少なくとも一つの双方向性リング構造」(第1の環状ネットワークR1と第2の環状ネットワークR2)「によってともに連結された複数のノードとして」の「複数のプロセッサによって共有され」ている「記憶装置」が、本願発明では「複数のキャッシュ・バンク」であり、当該「複数のキャッシュ・バンク」は、「1つのアドレス空間に含まれる共有キャッシュを構成し、前記複数のプロセッサからの前記アドレス空間の一部に対する複数のブロック要求をそれぞれ独立して処理」するものであり、「前記複数のブロック要求中の複数のアドレス・ビットは、前記複数のキャッシュ・バンクに対して均一なアクセスを提供すべく異なる複数のキャッシュ・バンクにマッピングされる」ものであるのに対し、前記した「記憶装置」に該当するものが引用発明では「全体メモリMG」である点。＜相違点3＞本願発明では、「キャッシュ・バンクの中のデータの要求」が「前記複数のプロセッサのうちデータの発信元のプロセッサから時計回り方向、及び反時計回り方向の両方のキャッシュ・バンクへの距離に基づいて選定された一つの方向に発信され」るものであるのに対し、引用発明では「プロセッサPE間の対話におけるメッセージの発信元と発信先との関係において、第1の環状ネットワークR1を経由して発信元から発信先へメッセージを発信した場合の経路と、第2の環状ネットワークR2を経由して発信元から発信先へメッセージを発信した場合の経路のうちの短いほうを選び、選んだほうの環状ネットワークを選択してメッセージを発信する」ものではあるものの、上記(1-1)の記載事項においては、このような経路(距離)の短いほうを選ぶことを行うメッセージの発信元と発信先として直接言及されているものは「プロセッサPE間」のみであり、発信元と発信先のいずれかに「全体メモリMG」を含むメッセージについて、このような経路(距離)の短いほうを選ぶことを行うか否かに言及されていない点。第5.判断上記した相違点について検討する。 5の1.相違点1について上記「3の6.半導体チップ上にてリングバスを用いる周知技術の認定」にて周知技術1として示したように、半導体チップ上にリングバスを設けることは当業者には周知である。そのため、「少なくとも一つの双方向性リング構造」(第1の環状ネットワークR1と第2の環状ネットワークR2)を用いた引用発明を半導体チップ上にて実現して、「少なくとも一つの双方向性リング構造」(第1の環状ネットワークR1と第2の環状ネットワークR2)を半導体チップ上に含むようにすることは当業者であれば想到し得たものである。よって、上記相違点1は格別のものではない。 5の2.相違点2及び3について上記「3の8.引用例5に記載されている発明の認定」にて示したように、引用例5には、リング状の伝送路10によってともに連結された複数のノードであり、複数のプロセッサによって共有されている、複数のメモリ・バンクである複数の記憶装置(メモリ)16、17、18、19が備えられ、複数のメモリ・バンクである当該複数の記憶装置(メモリ)16、17、18、19は、1つのアドレス空間に含まれる共有メモリを構成し、複数のプロセッサからのアドレス空間の一部に対する複数の要求をそれぞれ独立して処理するものであり、複数の要求中の複数のアドレスは、複数のメモリ・バンクである複数の記憶装置(メモリ)16、17、18、19に対して均一なアクセスを提供すべく異なる複数の記憶装置(メモリ)16、17、18、19にマッピングされるものとする発明が記載されている。また、上記「3の12.複数のキャッシュ・バンクの周知技術の認定」にて周知技術2として示したように、複数のキャッシュ・バンクを備え、当該複数のキャッシュ・バンクは、1つのアドレス空間に含まれる共有キャッシュを構成し、アドレス空間の一部に対する複数の要求をそれぞれ独立して処理するものであり、複数の要求中の複数のアドレスは、複数のキャッシュ・バンクに対して均一なアクセスを提供すべく異なる複数のキャッシュ・バンクにマッピングされるものとすることは、当業者には周知である。さらに、引用発明における「メッセージの発信元と発信先との関係において、第1の環状ネットワークR1を経由して発信元から発信先へメッセージを発信した場合の経路と、第2の環状ネットワークR2を経由して発信元から発信先へメッセージを発信した場合の経路のうちの短いほうを選び、選んだほうの環状ネットワークを選択してメッセージを発信する」ことについて、上記(1-1)の記載事項においては、このような経路の短いほうを選ぶことを行うメッセージの発信元と発信先として直接言及されているものは「プロセッサPE間」のみであるものの、このような経路の短いほうを選ぶ選択動作を、第1の環状ネットワークR1または第2の環状ネットワークR2を用いてメッセージを転送する際に発信元または発信先となるあらゆるものを対象にして行うことは当業者であれば想到し得たものである。それゆえ、引用発明に引用例5に記載された発明と周知技術2を適用して、第1の環状ネットワークR1と第2の環状ネットワークR2に、全体メモリMGに代えて、または、全体メモリMGとともに、複数のキャッシュ・バンクを接続するように設計変更し、そのような設計変更に伴い、「メッセージの発信元と発信先との関係において、第1の環状ネットワークR1を経由して発信元から発信先へメッセージを発信した場合の経路と、第2の環状ネットワークR2を経由して発信元から発信先へメッセージを発信した場合の経路のうちの短いほうを選び、選んだほうの環状ネットワークを選択してメッセージを発信する」という環状ネットワークの選択動作を行う対象となる発信先としてキャッシュ・バンクを含めるようにすることにより、引用発明において、第1の環状ネットワークR1と第2の環状ネットワークR2によってともに結合された複数のノードとしての複数のプロセッサによって共有されている記憶装置として、複数のキャッシュ・バンクを備え、当該複数のキャッシュ・バンクは、1つのアドレス空間に含まれる共有キャッシュを構成し、複数のプロセッサからのアドレス空間の一部に対する複数のブロック要求をそれぞれ独立して処理するものとし、複数のブロック要求中の複数のアドレス・ビットは、複数のキャッシュ・バンクに対して均一なアクセスを提供すべく異なる複数のキャッシュ・バンクにマッピングされるものとし、キャッシュ・バンクの中のデータの要求を、複数のプロセッサのうち発信元のプロセッサから時計回り方向、及び反時計回り方向の両方のキャッシュ・バンクへの距離に基づいて選定された一つの方向に発信されるものとするように変更することに、特段の困難性はない。よって、上記相違点2及び3は格別のものではない。なお、引用例1を挙げるまでもなく、上記「3の15.双方向リング構造における送信経路選択に関する周知技術の認定」にて周知技術3として示したように、双方向リング構造で発信を行う際に、発信元と発信先との関係において、一方のリングを経由した場合の距離と、他方のリングを経由した場合の距離とのうちの短いほうを選び、選んだほうのリングバスを選択して発信を行うことは、当業者には周知である。このように、双方向リング構造上の2点間で通信を行うのであれば、短い距離のほうのリングを用いて発信を行うことはいわば当業者にとっては至極当然なことであることを考慮すれば、なおさらのこと、上記相違点3は格別のものではない。 5の3.小括また、本願発明が有する作用効果は、引用発明、周知技術1、引用例5に記載された発明、周知技術2及び周知技術3から当業者が予測できた範囲内のものである。よって、本願発明は、引用発明、(引用例2、引用例3及び引用例4に例示されている)周知技術1、引用例5に記載された発明、(引用例6、引用例7及び引用例8に例示されている)周知技術2及び(引用例9及び引用例10に例示されている)周知技術3に基いて、当業者が容易に発明をすることができたものである。第6.平成22年12月27日付け意見書について審判請求人(出願人)は平成22年12月27日付け意見書の「(c)本願発明の有利な効果」の項目において、平成22年9月1日付けの最初の拒絶理由通知における理由1(特許法第29条第2項の規定により特許を受けることができない旨の拒絶理由)に対する反論を行っている。当該項目において審判請求人(出願人)は「引用文献1は、複数のプロセッサ間の通信のみに関するものである。」と主張している。しかしながら、引用例1における引用発明においては、第1の環状ネットワークR1と第2の環状ネットワークR2には複数のプロセッサPEのみならず全体メモリMGも接続されており、この全体メモリMGには複数のプロセッサPEからアクセスできるものであるから、引用発明が複数のプロセッサ間の通信のみに関するものであるとはいえない。そのため、審判請求人(出願人)の上記主張は失当である。なお、引用発明では「メッセージの発信元と発信先との関係において、第1の環状ネットワークR1を経由して発信元から発信先へメッセージを発信した場合の経路と、第2の環状ネットワークR2を経由して発信元から発信先へメッセージを発信した場合の経路のうちの短いほうを選び、選んだほうの環状ネットワークを選択してメッセージを発信する」ものではあるものの、上記(1-1)の記載事項においては、このような経路の短いほうを選ぶことを行うメッセージの発信元と発信先として直接言及されているものは「プロセッサPE間」のみであり、発信元と発信先のいずれかに「全体メモリMG」を含むメッセージについて、このような経路の短いほうを選ぶことを行うか否かに言及されていない点は、相違点3として既に指摘しており、この相違点3は格別のものではないことも既に指摘しているのであるから、この点をもって本願発明の進歩性を是認することはできない。また、審判請求人(出願人)は「第1に、引用文献1の幾つかの実施形態において、それぞれのメモリは、関連する1つのプロセッサを介してのみアクセス可能である。図5に示される実施形態では、複数のメモリ(M1?Mi)が1つのバスを介して複数のプロセッサに接続されている。」と主張している。しかしながら、審判請求人(出願人)が指摘するプロセッサ毎のメモリM1?Miは、引用発明の認定において指摘した全体メモリMGとは別のメモリである。このように引用発明の認定において指摘した全体メモリMGとは異なるメモリについて主張しても意味をなさない。よって、審判請求人(出願人)の上記主張は失当である。また、審判請求人(出願人)は「しかしながら、引用文献1には、双方向性リング構造に複数のキャッシュバンクを接続する点は開示も示唆もされていない。」と主張している。しかしながら、審判請求人(出願人)が主張する点は、相違点2及び相違点3として既に指摘しており、これらの相違点2及び相違点3は格別のものではないことも既に指摘しているのであるから、この点をもって本願発明の進歩性を是認することはできない。よって、審判請求人(出願人)の上記主張は失当である。さらに、審判請求人(出願人)は「上記拒絶理由通知では、(5-2)および(5-3)において引用文献5の段落0024-0027を示している。しかしながら、引用文献5は、各ノード(ノード4,5,6,7)のアドレス範囲が1つの大きな連続したアドレス範囲であることが示されているのみである。さらに、上記拒絶理由通知では、(5-4)において、引用文献5の段落0028-0030を示している。しかし、引用文献5では、キャッシュサイズによって複数のノードのうちの一つに対してキャッシュ空間を割り当てることのみが考慮されている。したがって、引用文献5では、複数のキャッシュ・バンクに対して均一なアクセスを提供すべく異なる複数のキャッシュ・バンクに複数のブロック要求中の複数のアドレス・ビットがマッピングされる点は開示も示唆もされていない。」と主張している。しかしながら、特に、(5-4)である引用例5の【0028】?【0030】に示されている「キャッシュサイズを考慮したアドレス範囲の割り当て」は、「キャッシュの1ライン」のサイズである「10Hバイト」単位で各記憶装置(メモリ)16、17、18、19に割り当てるものであって、隣接するアドレスのデータを互いに異なる記憶装置(メモリ)に割り当てるものであることは既に指摘した通りである。このようなキャッシュラインサイズの粒度のアドレスインタリーブの手法を複数の記憶装置に適用した場合に、複数の記憶装置に対して均一なアクセスを提供することができることは、当業者には自明なことであることも既に指摘した通りであり、そのため、引用例5において、複数の要求中の複数のアドレスは、複数の記憶装置(メモリ)16、17、18、19に対して均一なアクセスを提供すべく異なる複数の記憶装置(メモリ)16、17、18、19にマッピングされるものであると認められることも既に指摘した通りである。また、同様なマッピングが複数のキャッシュ・バンクに適用されることは「3の12.複数のキャッシュ・バンクの周知技術の認定」にて既に指摘した通りである。よって、審判請求人(出願人)の上記主張は失当である。このように、平成22年12月27日付け意見書の「(c)本願発明の有利な効果」の項目における、平成22年9月1日付けの最初の拒絶理由通知における理由1(特許法第29条第2項の規定により特許を受けることができない旨の拒絶理由)に対する反論を検討しても、拒絶理由を覆すに足る根拠が見いだせない。第7.むすびしたがって、本願の請求項1に係る発明は、その優先日前に日本国又は外国において頒布された刊行物に記載された発明に基いて、当業者が容易に発明をすることができたものであるから、他の請求項について検討をするまでもなく、本願は特許法第29条第2項の規定により特許を受けることができない。よって、結論のとおり審決する。
審理終結日	2011-01-31
結審通知日	2011-02-01
審決日	2011-02-15
出願番号	特願2005-146725(P2005-146725)
審決分類	P 1 8・ 121- WZ (G06F)
最終処分	不成立
前審関与審査官	石川正二、鳥居稔、須田勝巳
特許庁審判長	鈴木匡明
特許庁審判官	石井茂和清木泰
発明の名称	双方向性リング相互接続路を有する多重プロセッサチップ
代理人	明石英也
代理人	龍華明裕
代理人	林茂則
代理人	飯山和俊
代理人	高田学
代理人	東山忠義

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