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| 審決分類 |
審判 査定不服 2項進歩性 特許、登録しない。 G06F |
|---|---|
| 管理番号 | 1242405 |
| 審判番号 | 不服2009-8006 |
| 総通号数 | 142 |
| 発行国 | 日本国特許庁(JP) |
| 公報種別 | 特許審決公報 |
| 発行日 | 2011-10-28 |
| 種別 | 拒絶査定不服の審決 |
| 審判請求日 | 2009-04-13 |
| 確定日 | 2011-08-24 |
| 事件の表示 | 特願2007-515149「マルチプロセッサシステムにおいてデータ変換バッファ項目を無効にするメカニズム」拒絶査定不服審判事件〔平成17年12月22日国際公開、WO2005/121971、平成20年 1月17日国内公表、特表2008-501190〕について、次のとおり審決する。 |
| 結論 | 本件審判の請求は、成り立たない。 |
| 理由 |
1.手続の経緯 本願は、 2005年5月13日(パリ条約による優先権主張外国庁受理2004年6月2日、米国)を国際出願日とする出願であって、 平成18年11月29日付けで特許法第184条の5第1項の規定による書面、国際出願日における明細書、請求の範囲、図面の翻訳文が提出されると共に、同日付けで審査請求がなされ、 平成20年9月9日付けで拒絶理由通知(平成20年9月16日発送)がなされ、 同年11月12日付けで意見書が提出されると共に、同日付けで手続補正書が提出され、 平成21年1月5日付けで、拒絶査定(平成21年1月13日発送)がなされ、 同年4月13日付けで審判請求がされると共に、手続補正書が提出され、 同年5月13日付けでさらに手続補正書が提出されたものである。 なお、同年7月8日付けで特許法第164条第3項に定める報告(前置報告)がなされ、 平成22年10月20日付けで、審尋(平成22年10月26日発送)をし、期間を指定して当該報告に対する意見を求めたが、請求人からは何らの応答もない。 2.本願発明の認定 本願の請求項1に係る発明(以下「本願発明」と言う。)は、上記平成21年5月13日付けの手続補正書により補正された明細書及び図面の記載からみて、本願の特許請求の範囲の請求項1に記載されたとおりの次のものと認める。 「仮想-物理アドレス変換を保存する変換バッファ(TB)を有する第1の中央演算処理ユニット(CPU)と、 前記TBの動作を反映し、且つ、第2のCPUからの無効要求を受信すると物理アドレスを用いてコンテント・アドレッサブル・メモリ(CAM)動作を介して項目を探すよう前記第1のCPUへ結合されるスヌープフィルタと を有し、 前記スヌープフィルタは、該スヌープフィルタで検出される無効な項目が当該スヌープフィルタ及び前記TBから取り除かれる間動作を止めるよう前記第1のCPUへ割り込みを送信し、 前記スヌープフィルタは、前記TBにおいて検索することなく前記TBから前記無効な項目を取り除くよう前記TBへのインデックスを有する、コンピュータシステム。」 3.先行技術 (1)引用文献 原査定の拒絶の理由である上記平成20年9月9日付けの拒絶理由通知書において引用された、下記引用文献には、それぞれ下記の引用文献記載事項が記載されている。 ＜引用文献1＞ 特開昭63-005450号公報(昭和63年1月11日出願公開) ＜引用文献記載事項1-1＞ 「少なくともパージ処理における該当記憶領域のアクセスは、パージ処理が完了するまで、アクセスを保留させる必要があり、システムの効率化の点で、パージ処理はできるだけ高速に完了することが必要である。」(第2頁上右欄第20行?同頁下左欄第4行) ＜引用文献記載事項1-2＞ 「従来のアドレス変換バッファ制御方式によるアドレス変換バッファ機構としては例えば特開昭61-7961号公報に示されている。」(第2頁下左欄第5行?同頁同欄第7行) ＜引用文献記載事項1-3＞ 「第3図はこの従来のアドレス変換バッファ機構の構成図を示すものであり、1は演算処理装置、2は演算処理装置1より送出される論理アドレスを保持する論理アドレス変換要求レジスタ、3はアドレス変換対情報の論理アドレスの一部をタグ情報として格納するタグ記憶、4は格納している変換対情報の有効/無効情報を格納する有効性表示記憶、5は変換対データの物理アドレスをすくなくとも格納している物理アドレス記憶、6はタグ記憶3の出力データと変換要求レジスタ2に保持された論理アドレスの対応するアドレス情報を比較する比較器、7は出力バッファ、8はセレクタ、9は物理アドレスパージ要求レジスタ、10はインデックスカウンタ、11はパージ情報を格納するパージ情報記憶、12はパージ要求レジスタ9の物理アドレスとパージ情報記憶11の出力データを比較する比較器、13はデータバス、14はアドレスバス、15は有効出力信号、16は変換バッファ有効信号、17は物理アドレスパージ要求レジスタアクセス信号、18はパージインデックス情報、19はパージ要求信号、20は論理アドレスバス、21はインデックスアドレスバス、22はタグアドレスバス、23は物理アドレスである。」(第2頁下左欄第8行?同頁下右欄第11行) ＜引用文献記載事項1-4＞ 「以上のように構成された従来のアドレス変換バッファ機構においては、演算処理装置1より論理アドレスバス20上に送出された論理アドレスは論理アドレス変換要求レジスタ2を活性化させる。論理アドレス要求レジスタ2の論理アドレスは上位部をタグ部、中位部をインデック部、下部を無変換部に分解される。このインデックス部により、タグ記憶2、有効性表示記憶4、物理アドレス記憶5が同時にアクセスされる。タグ記憶3より読み出された出力データは、論理アドレスのタグ部と比較器6により一致するかどうか比較される。 一致した場合、さらに有効性表示記憶4の有効信号15が有効である時、変換有効信号16と出カバッファ7に送出する。その結果物理アドレス記憶5より読み出されたアドレスがアドレスバス14に送出される。 比較器6で一致が検出されない場合、あるいは有効信号15が出力されない場合、変換対情報が変換バッファ機構にないことが、演算処理装置1に対して通報手段(図示していない)により知らされる。」(第2頁下右欄第12行?第3頁上左欄第12行) ＜引用文献記載事項1-5＞ 「また演算処理装置またはアドレスバス14,データバス13上の他のバスマスタ装置(図示していない。)により、物理アドレスパージ要求レジスタ9に対してパージ対象となる物理アドレスがアクセス信号17により格納された時、物理アドレス記憶6と同じ構造を有し、同じ情報を格納しているパージ情報記憶11はインデックカウンタ10により順次読み出され上記パージ要求レジスタ9のアドレスバス23の値と比較器12により比較される。そして一致が検出された時パージ要求信号19がセレクタ8に作用し、インデックカウンタ10の内容であるパージインデックス情報18が有効性表示記憶4に送出され該当する有効性表示記憶4の内容が無効化される。」(第3頁上左欄第13行?同頁上右欄第6行) ＜引用文献記載事項1-6＞ 「上記アドレス変換要求レジスタ2の活性化によるるアドレス変換操作、物理アドレスパージ要求レジスタ9に対するアクセスによるパージ処理操作は並列して同時に実行され、パージ処理中のアドレス変換操作により得られた物理アドレスはパージ要求レジスタ9の内容と一致するかどうか、監視手段(図示していない)により監視させ一致する場合、このアドレス変換の結果を無効化しなければならない。」(第3頁上右欄第7行?同頁同欄第15行) ＜引用文献記載事項1-7＞ 「パージ処理操作はパージ情報記憶11全体をインデックスカウンタ10により走査することにより完了する。」(第3頁上右欄第16行?同頁同欄第18行) ＜引用文献記載事項1-8＞ 「第4図は従来例第3図のアドレス変換機構のパージ操作を説明するタイミング図である。 第3図において、パージ処理はアドレスバス14,デーレバス13上に、パージ要求レジスタ9に対するアクセス情報をおくことによる開始され、インデックスレジスタ10の内容により、パージ情報記憶11が順次読み出しすることにより遂行される。第4図に第3図には図示していないパージ動作中信号およびパージ完了信号は理解を容易にするため追加した。」(第3頁上右欄第19行?同頁下左欄第8行) ＜引用文献記載事項1-9＞ 「なお実施例において、アドレス変換バッファの構成はダイレクトマップ方式の連想メモリとなっているが、連想方式はこれ以外であってもよい。」(第5頁下左欄第17行?同頁同欄第19行) ＜引用文献記載事項1-10＞ アドレス変換バッファ機構が、論理アドレス変換要求レジスタ(2)、 タグ記憶(3)、 有効性表示記憶(4)、 物理アドレス記憶(5)、比較器(6)、出力バッファ(7)、及びセレクタ(8)等によって構成されていること、及び、パージ制御機構が、物理アドレスパージ要求レジスタ(9)、インデックスカウンタ(10)、パージ情報記憶(11)、及び、比較器(12)等によって構成されていることを示す、従来のアドレス変換バッファの機構の構成図(第3図) ＜引用文献2＞ 特開平6-187241号公報(平成6年7月8日出願公開) ＜引用文献記載事項2-1＞ 「【0014】図1に描写され、ここでより詳細に説明されるように、マルチプロセッサデータ処理システム6の各プロセッサ10は、命令またはデータ用の有効または仮想アドレスをシステムメモリ18の実アドレスへ効率的に変換するため利用される、変換索引バッファ(TLB)を含んでいる。変換索引バッファ(TLB)がメモリ空間を構成するという事実の観点から、その正確な操作を保証するため、マルチプロセッサデータ処理システム6の各変換索引バッファ(TLB)間のコヒーレンスを維持することが重要である。」 ＜引用文献3＞ 特開平6-282492号公報(平成6年10月7日出願公開) ＜引用文献記載事項3-1＞ 「【0005】しかし、共用記憶域を有する多重プロセッサ・コンピュータシステムでは、システムバスに沿った各プロセッサがそのページのコピーを有していることがあるので、個々のフラッシュ指令をプロセッサに送ることは非効率なタスクである。単一プロセッサ・システムでは一般的であるように、プロセッサに割込み要求を送ることは可能であるが、全てのプロセッサに割込み要求を発することはシステムバスを制御し、各プロセッサの動作の実行を停止することを意味する。更に、プロセッサは割込み要求を受理すると、それぞれのTLBに同じフラッシュ指令を発し、システムバスを制御した後で、指令を発するプロセッサに応答する必要がある。それぞれのプロセスが一層複雑になり、プロセッサの数が増大するので、システム全体に亘る割込みはほとんど常時出現する。というのは、プロセッサの各々がシステム全体に亘ってジョブを実行し、他の全てのプロセッサにフラッシュ指令を発することがあるからである。」 (2)参考文献 本願の優先日より前に頒布された刊行物である下記参考文献には、下記参考文献記載事項が記載されている。 ＜参考文献1＞ 特開平8-16477号公報(平成8年1月19日出願公開) ＜参考文献記載事項1-1＞ 「【請求項1】演算処理装置が論理アドレスおよび実アドレスのアドレス変換対を複数個含んだアドレス変換バッファを有し、この演算処理装置を複数個備え、無効果すべき前記アドレス変換対が検出されたときにアドレス変換バッファ同期クリア命令を実行してこのアドレス変換対を消去するマルチプロセッサシステムにおいて、前記アドレス変換バッファのそれぞれの内容の写しが転送されて記憶される複数の記憶手段と、前記複数の演算処理装置のうちの所定の演算処理装置が前記アドレス変換バッファ同期クリア命令を実行して複数の前記アドレス変換バッファの無効化処理を実行する場合に、前記アドレス変換バッファの無効化論理アドレスで前記複数の記憶手段の内容を検索する手段と、この検索結果に従い前記複数の記憶手段のうちのいずれかに前記アドレス変換バッファの前記無効化論理アドレスが登録されているかを検出する手段と、この検出結果に従い前記無効化論理アドレスが登録された前記記憶手段に対応する前記複数の演算処理装置に対して、前記無効化論理アドレスによるアドレス変換バッファ無効化要求を送出する第1の送出手段とを備えたことを特徴とするマルチプロセッサシステム。」 ＜参考文献2＞ 特開平3-127240号公報(平成3年5月30日出願公開) ＜参考文献記載事項2-1＞ 「2.特許請求の範囲 マルチプロセッサシステムにおけるアドレス変換バッファの一貫性保証方式において、 各プロセッサからアクセスし得る共有の領域にアドレス変換テーブルを設けると共に各プロセッサ内にそれぞれTLB(1)を設け、 各プロセッサが共有するシステムバス上のライト時の下位の物理アドレスと、上記TLB(1)のエントリの登録時に一緒に登録しておいたアドレス変換テーブルエントリの物理アドレスの下位とを比較して一致したときに当該TLB(1)のエントリを無効化し、各プロセッサが無効でないTLB(1)のエントリを参照して論理アドレスを物理アドレスに変換するように構成したことを特徴とするアドレス変換バッファの一貫性保証方式。」 ＜参考文献3＞ 特開平6-131265号公報(平成6年5月13日出願公開) ＜参考文献記載事項3-1＞ 「【請求項1】データRAMと、夫々が主メモリ内の物理ページを識別するためにアドレス変換を必要とする仮想ページアドレスを保持するための第1CAMセルアレイと、仮想および物理アドレスについて同じままであるラインまたはワード・イン・アドレスを保持するための第2CAMセルアレイと、前記第1アレイ内の仮想ページアドレスに対応する前記主メモリ用の物理ページアドレスを保持するための物理アドレスメモリと、を含み、前記第1アレイは前記第1CAMセルアレイからのヒット出力に応じて前記物理アドレスメモリをアクセスするために前記物理アドレスメモリに接続すると共に前記第1および第2CAMセルアレイからのヒット出力に応じて前記データRAMをアクセスするために前記第1および第2アレイ間に接続した制御回路に接続することを特徴とする仮想アドレス用の完全連想キャッシュメモリ。」 ＜参考文献4＞ 特開平6-84382号公報(平成6年3月25日出願公開) ＜参考文献記載事項4-1＞ 「【請求項1】 複数個の行として組織されたランダムアクセスメモリ、前記行を逐次的に選択するカウンタ、各選択した行を入力信号と比較し且つ一致が発生したか否かを表わす信号を発生する比較器、前記比較器に接続されており一致の発生を表わす信号を格納する手段、を有することを特徴とする連想記憶メモリ。」 ＜参考文献5＞ 特開平3-225540号公報(平成3年10月4日出願公開) ＜参考文献記載事項5-1＞ 「この状態において、システムバス3に接続されたDMA制御装置13が主記憶12に書き込みを実施した時、主記憶12への書き込みアドレスに対応する第2タグメモリ5のタグ21と書き込みアドレスの上位アドレス33が一致しビットV22がセットされている。つまりヒットならば、制御部6に無効化処理要求信号8を発生し、制御部6はバス解放要求信号10を発生してプロセッサ1を一時的に停止させ、ゲート信号11を発生してシステムバス3のアドレス線をローカルバス7へ書き込みキャッシュメモリ2の対応するブロックのビットV22をリセットする。同時に第2タグメモリ5のビットV22もリセットする。これが無効化処理である。一方、ヒツトでなければ無効化処理を実行しない。したがって、先に書き込みを実施したブロックと同一のブロックへの書き込みがあった時、無効化処理を実施せず、プロセッサを妨害せず性能の低下を抑えることができる。」(第2頁下左欄第6行?同頁下右欄第4行) ＜参考文献6＞ 特開平3-219345号公報(平成3年9月26日出願公開) ＜参考文献記載事項6-1＞ 「(発明が解決しようとする課題) しかしながら、このような従来のマルチプロセッサにおけるキャッシュメモリのコントロールでは、いずれかのキャッシュメモリのコントロール回路からシステムバス上にトラフィックが発生すると、このシステムバスをスヌープしている他のすべてのキャッシュメモリのコントロール回路が上位のCPUに一時停止指令を掛け、CPUの処理を停止させてしまうことになる。」(第2頁下左欄第10行?同頁同欄第18行) ＜参考文献7＞ 特開平9-81526号公報(平成9年3月28日出願公開) ＜参考文献記載事項7-1＞ 「【請求項1】 相互に割込み通知を行う機能を備えている複数のプロセッサからなるマルチプロセッサシステムにおいて、 通常運用中に各プロセッサから共用され得る所定の共有資源へのアクセス権を一時独占的に確保することが必要な特定処理についての制御を行う独占制御プロセッサは、その独占制御プロセッサ以外の一般プロセッサに対して共有資源占有要求の割込み通知を送信した後に前記一般プロセッサのすべてから前記共有資源占有要求の割込み通知に対する占有要求の受信返答が行われたことを確認する共有資源占有要求処理部と、前記所定の共有資源へのアクセス権が独占的に確保された後に前記特定処理を具体的に実行させる特定処理部と、前記特定処理が終了した後に前記一般プロセッサに対して共有資源占有解除の割込み通知を送信する共有資源占有解除処理部と、を具備し、 各々の前記一般プロセッサは、少なくともひとつのアクセス権の確保中に前記独占制御プロセッサから送信された前記共有資源占有要求の割込み通知が保留されるように現時点で自プロセッサが確保しているアクセス権を管理する排他制御処理部と、共有資源へのアクセス権を確保していないときに前記共有資源占有要求の割込み通知を受け付けて占有要求の受信返答を行ってから前記共有資源占有解除の割込み通知が送信されるまでの間、共有資源へのアクセス権が新たに確保されないように自プロセッサにおける共有資源に関わる処理を一時停止させる一時停止処理部と、を具備する構成としたことを特徴とするマルチプロセッサシステム。」 ＜参考文献8＞ 特開平4-174053号公報(平成4年6月22日出願公開) ＜参考文献記載事項8-1＞ 「このNMI方式はデバッグ処理に入ったプロセッサが他のプロセッサに対してNMIを起こし、各々のプロセッサが割り込み処理中で待機(WAIT)することにより、システムを凍結する方法である。」(第1頁下右欄第8行?同頁同欄第12行) 4.引用発明 (1)引用文献1には上記引用文献記載事項1-2?1-8に示される如き「アドレス変換バッファ制御方式」が開示されている。 (2)上記引用文献記載事項1-3、1-10等から明らかなように、該「アドレス変換バッファ制御方式」は、 「演算処理装置(1)と、 該演算処理装置(1)より送出される論理アドレスを保持する論理アドレス変換要求レジスタ(2)、アドレス変換対情報の論理アドレスの一部をタグ情報として格納するタグ記憶(3)、該格納している変換対情報の有効/無効情報を格納する有効性表示記憶(4)、前記変換対データの物理アドレスをすくなくとも格納している物理アドレス記憶(5)、該タグ記憶の出力データと前記変換要求レジスタに保持された論理アドレスの対応するアドレス情報を比較する第1の比較器(6)、出力バッファ(7)、及び、セレクタ(8)を有するアドレス変換バッファ機構と、 物理アドレスパージ要求レジスタ(9)、インデックスカウンタ(10)、パージ情報を格納するパージ情報記憶(11)、及び、前記パージ要求レジスタの物理アドレスと前記パージ情報記憶(11)の出力データを比較する第2の比較器(12)を有するパージ制御機構と」 を備えている。 (3)上記引用文献記載事項1-4等から明らかなように、上記「アドレス変換バッファ制御方式」は 「上記演算処理装置(1)より論理アドレスバス(20)上に送出された論理アドレスは上記論理アドレス変換要求レジスタ(2)を活性化させ、上記論理アドレス要求レジスタ(2)の論理アドレスは上位部をタグ部、中位部をインデックス部、下部を無変換部に分解され、このインデックス部により、上記タグ記憶(2)、上記有効性表示記憶(4)、上記物理アドレス記憶(5)が同時にアクセスされ、上記タグ記憶(3)より読み出された出力データは、上記論理アドレスのタグ部と上記第1の比較器(6)により一致するかどうか比較され、一致した場合で、さらに上記有効性表示記憶(4)の出力する有効信号が有効である時、変換有効信号(16)を上記出カバッファ(7)に送出し、その結果上記物理アドレス記憶(5)より読み出されたアドレスがアドレスバス(14)に送出され、上記第1の比較器(6)で一致が検出されない場合、あるいは有効信号(15)が出力されない場合、変換対情報が変換バッファ機構にないことが、上記演算処理装置(1)に対して通報手段により知らされ」るよう動作するものである。 (4)上記引用文献記載事項1-5等から明らかなように、上記「アドレス変換バッファ制御方式」は 「他のバスマスタ装置により、上記物理アドレスパージ要求レジスタ(9)に対してパージ対象となる物理アドレスがアクセス信号(17)により格納された時、上記物理アドレス記憶(6)と同じ構造を有し、同じ情報を格納している上記パージ情報記憶(11)は上記インデックスカウンタ(10)により記憶されている物理アドレスが順次読み出され、上記パージ要求レジスタ(9)の物理アドレスバス(23)の値と上記第2の比較器(12)により比較され、一致が検出された時パージ要求信号(19)が上記セレクタ(8)に作用し、インデックスカウンタ(10)の内容であるパージインデックス情報(18)が上記有効性表示記憶(4)に送出され該当する上記有効性表示記憶(4)の内容が無効化され」るよう動作するものである。 (5)上記引用文献記載事項1-6等から明らかなように、上記「アドレス変換バッファ機構」は、 「上記アドレス変換要求レジスタ(2)の活性化によるアドレス変換操作、上記物理アドレスパージ要求レジスタ(9)に対するアクセスによるパージ処理操作は並列して同時に実行され、該パージ処理中のアドレス変換操作により得られた物理アドレスは上記パージ要求レジスタ(9)の内容と一致するかどうか、監視手段により監視させ、一致する場合、このアドレス変換の結果を無効化し」ている。 (6)そして、上記引用文献記載事項1-7等から明らかなように、上記「アドレス変換バッファ制御方式」においては、 「このパージ処理操作は上記パージ情報記憶(11)全体を上記インデックスカウンタ(10)により走査することにより完了」するものである。 (7)よって、引用文献1には下記の引用発明が記載されていると認められる。 ＜引用発明＞ 「演算処理装置(1)と、 該演算処理装置(1)より送出される論理アドレスを保持する論理アドレス変換要求レジスタ(2)、アドレス変換対情報の論理アドレスの一部をタグ情報として格納するタグ記憶(3)、該格納している変換対情報の有効/無効情報を格納する有効性表示記憶(4)、前記変換対データの物理アドレスをすくなくとも格納している物理アドレス記憶(5)、該タグ記憶の出力データと前記変換要求レジスタに保持された論理アドレスの対応するアドレス情報を比較する第1の比較器(6)、出力バッファ(7)、及び、セレクタ(8)を有するアドレス変換バッファ機構と、 物理アドレスパージ要求レジスタ(9)、インデックスカウンタ(10)、パージ情報を格納するパージ情報記憶(11)、前記パージ要求レジスタの物理アドレスと前記パージ情報記憶(11)の出力データを比較する第2の比較器(12)を有するパージ制御機構とを備え、 上記演算処理装置(1)より論理アドレスバス(20)上に送出された論理アドレスは上記論理アドレス変換要求レジスタ(2)を活性化させ、上記論理アドレス要求レジスタ(2)の論理アドレスは上位部をタグ部、中位部をインデックス部、下部を無変換部に分解され、このインデックス部により、上記タグ記憶(2)、上記有効性表示記憶(4)、上記物理アドレス記憶(5)が同時にアクセスされ、上記タグ記憶(3)より読み出された出力データは、上記論理アドレスのタグ部と上記第1の比較器(6)により一致するかどうか比較され、一致した場合で、さらに上記有効性表示記憶(4)の出力する有効信号が有効である時、変換有効信号(16)を上記出カバッファ(7)に送出し、その結果上記物理アドレス記憶(5)より読み出されたアドレスがアドレスバス(14)に送出され、上記第1の比較器(6)で一致が検出されない場合、あるいは有効信号(15)が出力されない場合、変換対情報が変換バッファ機構にないことが、上記演算処理装置(1)に対して通報手段により知らされ、 他のバスマスタ装置により、上記物理アドレスパージ要求レジスタ(9)に対してパージ対象となる物理アドレスがアクセス信号(17)により格納された時、上記物理アドレス記憶(6)と同じ構造を有し、同じ情報を格納している上記パージ情報記憶(11)は上記インデックスカウンタ(10)により記憶されている物理アドレスが順次読み出され、上記パージ要求レジスタ(9)の物理アドレスバス(23)の値と上記第2の比較器(12)により比較され、一致が検出された時パージ要求信号(19)が上記セレクタ(8)に作用し、インデックスカウンタ(10)の内容であるパージインデックス情報(18)が上記有効性表示記憶(4)に送出され該当する上記有効性表示記憶(4)の内容が無効化され、 上記アドレス変換要求レジスタ(2)の活性化によるアドレス変換操作、上記物理アドレスパージ要求レジスタ(9)に対するアクセスによるパージ処理操作は並列して同時に実行され、該パージ処理中のアドレス変換操作により得られた物理アドレスは上記パージ要求レジスタ(9)の内容と一致するかどうか、監視手段により監視させ、一致する場合、このアドレス変換の結果を無効化し、 このパージ処理操作は上記パージ情報記憶(11)全体を上記インデックスカウンタ(10)により走査することにより完了するものである アドレス変換バッファ制御方式。」 5.対比 以下に、本願発明と引用発明とを比較する。 (1)引用発明は「演算処理装置」等を備えた「方式」であるから、本願発明と同様に「コンピュータシステム」と言えるものである。 (2)引用発明における「アドレス変換バッファ機構」は、本願発明における「変換バッファ(TB)」に対応付けられるものであるところ、引用発明は「上記演算処理装置(1)より論理アドレスバス(20)上に送出された論理アドレスは上記論理アドレス変換要求レジスタ(2)を活性化させ、上記論理アドレス要求レジスタ(2)の論理アドレスは上位部をタグ部、中位部をインデックス部、下部を無変換部に分解され、このインデックス部により、上記タグ記憶(2)、上記有効性表示記憶(4)、上記物理アドレス記憶(5)が同時にアクセスされ、上記タグ記憶(3)より読み出された出力データは、上記論理アドレスのタグ部と上記第1の比較器(6)により一致するかどうか比較され、一致した場合で、さらに上記有効性表示記憶(4)の出力する有効信号が有効である時、変換有効信号(16)を上記出カバッファ(7)に送出し、その結果上記物理アドレス記憶(5)より読み出されたアドレスがアドレスバス(14)に送出され、上記第1の比較器(6)で一致が検出されない場合、あるいは有効信号(15)が出力されない場合、変換対情報が変換バッファ機構にないことが、上記演算処理装置(1)に対して通報手段により知らされ」るよう動作するものであるから、引用発明における「アドレス変換バッファ機構」は、本願発明における「変換バッファ(TB)」と同様に「仮想-物理アドレス変換を保存する変換バッファ(TB)」と言えるものである。 (3)引用発明における「演算処理装置(1)」は、本願発明における「第1の中央演算処理ユニット(CPU)」に対応付けられるものであるところ、両者は「中央演算処理ユニット(CPU)」と言えるものである点で共通すると言える。 (4) ア.引用発明における「パージ制御機構」は、本願発明における「スヌープフィルタ」に対応付けられるものであるところ、引用発明においては「一致が検出された時パージ要求信号(19)が上記セレクタ(8)に作用し、インデックスカウンタ(10)の内容であるパージインデックス情報(18)が上記有効性表示記憶(4)に送出され該当する上記有効性表示記憶(4)の内容が無効化され」るものであり、また、「一致」が検出されない時には該無効化はなされないものであることは明らかであるから、引用発明における「パージ制御機構」も「スヌープフィルタ」と言えるものである。 イ.引用発明における「パージ制御機構」の「パージ情報記憶(11)」は「上記物理アドレス記憶(6)と同じ構造を有し、同じ情報を格納している」よう動作するものであるから、該「パージ制御機構」も、本願発明における「スヌープフィルタ」と同様に、「前記TBの動作を反映し」ていると言える。 また、引用発明における「他のバスマスタ装置」は、本願発明における「第2のCPU」に対応付けられるものであるところ、後者も「バスマスタ装置」の一種に他ならないものである。 ウ.引用発明における「パージ制御機構」は「他のバスマスタ装置により、上記物理アドレスパージ要求レジスタ(9)に対してパージ対象となる物理アドレスがアクセス信号(17)により格納された時、上記物理アドレス記憶(6)と同じ構造を有し、同じ情報を格納している上記パージ情報記憶(11)は上記インデックスカウンタ(10)により記憶されている物理アドレスが順次読み出され、上記パージ要求レジスタ(9)の物理アドレスバス(23)の値と上記第2の比較器(12)により比較され、一致が検出された時パージ要求信号(19)が上記セレクタ(8)に作用し、インデックスカウンタ(10)の内容であるパージインデックス情報(18)が上記有効性表示記憶(4)に送出され」、「このパージ処理操作は上記パージ情報記憶手段(11)全体を上記インデックスカウンタ(10)により走査することにより完了する」との動作をするものであるから、本願発明における「スヌープフィルタ」と同様に、「無効要求を受信すると物理アドレスを用いて」「項目を探すよう」動作するものである。 エ.従って、引用発明における「パージ制御機構」と、本願発明における「スヌープフィルタ」とは「前記TBの動作を反映し、且つ、」他のバスマスタ装置「からの無効要求を受信すると物理アドレスを用いて」「項目を探すよう前記」「CPUへ結合されるスヌープフィルタ」である点で共通する。 (5)引用発明においては「上記アドレス変換要求レジスタ(2)の活性化によるアドレス変換操作、上記物理アドレスパージ要求レジスタ(9)に対するアクセスによるパージ処理操作は並列して同時に実行され」るのであるから引用発明における「パージ制御機構」も「前記TBにおいて検索することなく前記TBから前記無効な項目を取り除くよう」動作すると言える。 そして、引用発明における「パージ制御機構」が出力する「パージインデックス情報(18)」は「前記TBへのインデックス」に対応付けられるものであるところ、前者は「上記有効性表示記憶(4)に送出され該当する上記有効性表示記憶(4)の内容が無効化され」る、すなわち「前記TBにおいて検索することなく前記TBから前記無効な項目を取り除くよう」に用いられるものである。 従って、引用発明における「パージ制御機構」も、本願発明における「スヌープフィルタ」と同様に、「前記TBにおいて検索することなく前記TBから前記無効な項目を取り除くよう前記TBへのインデックスを有する」と言える。 (6)よって、本願発明は、下記一致点で引用発明と一致し、下記相違点を有する点で引用発明と相違する。 ＜一致点＞ 「仮想-物理アドレス変換を保存する変換バッファ(TB)」と、 「中央演算処理ユニット(CPU)と、 前記TBの動作を反映し、且つ、」他のバスマスタ装置「からの無効要求を受信すると物理アドレスを用いて」「項目を探すよう前記」「CPUへ結合されるスヌープフィルタと を有し、」 「前記スヌープフィルタは、前記TBにおいて検索することなく前記TBから前記無効な項目を取り除くよう前記TBへのインデックスを有する、コンピュータシステム。」 ＜相違点1＞ 本願発明における、第1の中央演算処理ユニットは変換バッファ「を有する」即ち変換バッファを内蔵するものである点。 これに対し、引用発明における「演算処理装置(1)」は「アドレス変換バッファ機構」を内蔵するものではない。 ＜相違点2＞ 本願発明における、中央演算処理ユニット(CPU)は「第1の」中央演算処理ユニット(CPU)であり、他のバスマスタ装置は、「第2のCPU」である点。 これに対し、引用文献1には他のバスマスタ装置として他の「演算処理装置」を明示してはいない。 ＜相違点3＞ 本願発明におけるスヌープフィルタは、「コンテント・アドレッサブル・メモリ(CAM)動作を介して」項目を探す点。 これに対し、引用発明におけるパージ制御機構がCAM動作を介する旨の直接的な明示は引用文献1には無い。 ＜相違点4＞ 本願発明においては、「前記スヌープフィルタは、「該スヌープフィルタで検出される無効な項目が当該スヌープフィルタ及び前記TBから取り除かれる間動作を止めるよう前記第1のCPUへ割り込みを送信し」ている点。 これに対し、引用文献1には、「少なくともパージ処理における該当記憶領域のアクセスは、パージ処理が完了するまで、アクセスを保留させる必要」(引用文献記載事項1-1)がある旨の説明はあるものの、パージ制御機構がパージ処理中に演算処理装置を止めるように割り込みを送信する旨の明示はない。 6.判断 以下に、上記相違点について検討する。 (1)相違点1について 変換バッファを演算処理装置内に設けることは、当業者が適宜に採用している周知慣用の構成に他ならないものであり、(必要があれば、引用文献2(引用文献記載事項2-1等)、参考文献1(参考文献記載事項1-1等)、参考文献2(参考文献記載事項2-1等)等参照。)、引用発明における「アドレス変換バッファ機構」を「演算処理装置」内に設けること、すなわち、上記相違点1を有するものとすることは、当業者であれば適宜に採用し得た設計的事項に過ぎないものである。 (2)相違点2について 複数のプロセッサをバスマスタとするマルチプロセッサ構成は、証拠を挙げる迄もなく周知慣用のアーキテクチャであり、引用発明の「他のバスマスタ装置」として、演算処理装置(1)とは別の演算処理装置を有する構成、すなわち、上記相違点2を有する構成も、当業者であれば、当然の如く想起する構成に他ならない。 (3)相違点3について コンテント・アドレッサブル・メモリ(CAM)、すなわち、連想記憶は、検索を要する情報の記憶手段として慣用されるものであり(必要があれば、引用文献1(引用文献記載事項1-9)、参考文献3(参考文献記載事項3-1等)、参考文献4(参考文献記載事項4-1等)等参照。)引用発明におけるパージ制御機構を、連想記憶を介したものとすること、すなわち、引用発明を上記相違点3に係る構成を有するものとすることも、当業者であれば、当然の如く採用し得た事項に過ぎない。 (4)相違点4について 無効化処理を行う場合には、当然に該無効化処理とプロセッサからの該当領域へのアクセスとの調停がなされる(必要があれば引用文献1(特に引用文献記載事項1-1)も参照)ものであるところ、係る調停の手法として、プロセッサによる処理を停止させることは古くから知られているありふれた手法であり(必要があれば、参考文献5(参考文献記載事項5-1等)、参考文献6(参考文献記載事項6-1等)等参照。)、引用発明においてパージ処理が完了するまで演算処理装置の動作を停止させるような調停手法を採用することは、当業者であれば当然の如く想到することである。 そして、プロセッサを停止させるための手法として、プロセッサに割り込みをかけることも、従来から適宜に採用されている周知慣用の手法である(必要があれば引用文献3(引用記載事項3-1)、参考文献7(特に参考文献記載事項7-1)、参考文献8(特に参考文献記載事項8-1)等参照。)。 してみると、引用発明における「パージ制御機構」が演算処理装置に割り込み信号を送出することで、その動作を止めるように構成すること、即ち、上記相違点4を有するものとすることは、当業者が容易に想到し得たことである。 (5)よって、本願発明の構成は引用文献1に記載された発明に基づいて、当業者が容易に想到し得たものである。 また、本願発明の効果は、当業者であれば容易に予測し得る程度のものであって、格別顕著なものではない。 よって、本願発明は、引用文献1に記載された発明に基づいて、当業者が容易に発明をすることができたものである。 7.むすび 以上のとおり、本願請求項1に係る発明は、その出願前に日本国内において頒布された刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基づいて、当業者が容易に発明をすることができたものであるから、他の請求項についての検討をするまでもなく、本願は、特許法第29条第2項の規定により特許を受けることができない。 よって、結論のとおり審決する。 |
| 審理終結日 | 2011-03-25 |
| 結審通知日 | 2011-03-29 |
| 審決日 | 2011-04-11 |
| 出願番号 | 特願2007-515149(P2007-515149) |
| 審決分類 |
P
1
8・
121-
Z
(G06F)
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| 最終処分 | 不成立 |
| 前審関与審査官 | 清木 泰 |
| 特許庁審判長 |
山崎 達也 |
| 特許庁審判官 |
鈴木 匡明 宮司 卓佳 |
| 発明の名称 | マルチプロセッサシステムにおいてデータ変換バッファ項目を無効にするメカニズム |
| 代理人 | 伊東 忠重 |
| 代理人 | 大貫 進介 |
| 代理人 | 伊東 忠彦 |