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審決分類 審判 査定不服 2項進歩性 特許、登録しない。 G09G
審判 査定不服 5項独立特許用件 特許、登録しない。 G09G
管理番号 1243957
審判番号 不服2009-18496  
総通号数 143 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2011-11-25 
種別 拒絶査定不服の審決 
審判請求日 2009-09-30 
確定日 2011-09-22 
事件の表示 特願2002-246781「表示装置および表示駆動回路の制御装置ならびに表示装置の駆動方法」拒絶査定不服審判事件〔平成16年 3月18日出願公開、特開2004- 85891〕について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 1 手続の経緯

平成14年 8月27日 特許出願
平成20年 6月16日 拒絶理由通知(同年6月24日発送)
平成20年 8月19日 意見書・手続補正書
平成21年 7月 2日 拒絶査定(同年7月7日送達)
平成21年 9月30日 本件審判請求・手続補正書
平成22年 8月31日 審尋(同年9月7日発送)

2 平成21年9月30日付け手続補正についての補正却下の決定

[補正却下の決定の結論]

平成21年9月30日付け手続補正を却下する。

[理由]独立特許要件違反

平成21年9月30日付け手続補正(以下「本件補正」という。)により、本件補正前の請求項4は、引用する請求項1も摘記すると、
「【請求項1】
画素が行ラインと列ラインとの交差点に対応してマトリクス型に形成され、最上段にダミーラインが設けられている表示パネルと、
上記表示パネルの上記行ラインを駆動するための行駆動用タイミング信号が入力され、上記行ラインを駆動する行駆動信号を上記行駆動用タイミング信号に基づいて、画素に接続された上記行ラインのそれぞれに順次出力する行駆動回路と、
表示データと上記表示パネルの列ラインを駆動するための列駆動用タイミング信号とが入力され、画素に接続された上記列ラインに上記表示データに対応した列駆動信号を上記列駆動用タイミング信号に基づいて出力する列駆動回路と、
上記表示データとデータイネーブル信号とクロック信号とが入力され、上記データイネーブル信号および上記クロック信号から上記行駆動用タイミング信号を生成して上記行駆動回路に入力するとともに、上記データイネーブル信号および上記クロック信号から上記列駆動用タイミング信号を生成して上記表示データとともに上記列駆動回路に入力する制御装置とを備える表示装置において、
上記行駆動回路の最上段の上記行駆動信号の出力端子が上記表示パネルのダミーラインに接続され、
上記制御装置は、上記データイネーブル信号の入力タイミングから上記列駆動回路が1垂直期間の最初の水平期間の上記列駆動信号を出力開始するまでの間に、上記行駆動回路の最上段の出力端子に出力される行駆動信号によって上記ダミーラインが駆動されるように、上記データイネーブル信号の入力タイミングを基準にして上記行駆動タイミング信号を生成して上記行駆動回路に入力することを特徴とする表示装置。
・・・
【請求項4】
上記制御装置は、入力される上記表示データを1水平期間遅延させて上記列駆動回路に入力することを特徴とする請求項1に記載の表示装置。
・・・」から、
「【請求項1】
画素が行ラインと列ラインとの交差点に対応してマトリクス型に形成され、最上段にダミーラインが設けられている表示パネルと、
上記表示パネルの上記行ラインを駆動するための行駆動用タイミング信号が入力され、上記行ラインを駆動する行駆動信号を上記行駆動用タイミング信号に基づいて、画素に接続された上記行ラインのそれぞれに順次出力する行駆動回路と、
表示データと上記表示パネルの列ラインを駆動するための列駆動用タイミング信号とが入力され、画素に接続された上記列ラインに上記表示データに対応した列駆動信号を上記列駆動用タイミング信号に基づいて出力する列駆動回路と、
上記表示データとデータイネーブル信号とクロック信号とが入力され、上記データイネーブル信号および上記クロック信号から上記行駆動用タイミング信号を生成して上記行駆動回路に入力するとともに、上記データイネーブル信号および上記クロック信号から上記列駆動用タイミング信号を生成して上記表示データとともに上記列駆動回路に入力する制御装置とを備える表示装置において、
上記行駆動回路の最上段の上記行駆動信号の出力端子が上記表示パネルのダミーラインに接続され、
上記制御装置は、上記データイネーブル信号の入力タイミングから上記列駆動回路が1垂直期間の最初の水平期間の上記列駆動信号を出力開始するまでの間に、上記行駆動回路の最上段の出力端子に出力される行駆動信号によって上記ダミーラインが駆動されるように、上記データイネーブル信号の入力タイミングを基準にして上記行駆動用タイミング信号を生成して上記行駆動回路に入力することにより、V‐ENABモードで表示を行うことを可能にした表示装置。
・・・
【請求項4】
上記制御装置は、入力される上記表示データを1水平期間遅延させて上記列駆動回路に入力することを特徴とする請求項1に記載の表示装置。
・・・」に補正された。 (下線は、補正箇所を明示するために請求人が付した。)

したがって、この補正は、本件補正前の請求項4に係る発明の制御装置に関して、「V‐ENABモードで表示を行うことを可能に」することを限定するものである。

以上のことから、この補正は、特許請求の範囲の減縮を目的とするものに該当する。
そこで、本件補正後の請求項4に係る発明が特許出願の際独立して特許を受けることができるものであるか(平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第5項において準用する特許法第126条第5項の規定に適合するか)について検討する。

(1)本件補正後の本願発明

本願の請求項4に係る発明(以下「本願補正発明」という。)は、本件補正により補正された明細書及び図面の記載からみて、その請求項4に記載された以下のものと認める。

「画素が行ラインと列ラインとの交差点に対応してマトリクス型に形成され、最上段にダミーラインが設けられている表示パネルと、
上記表示パネルの上記行ラインを駆動するための行駆動用タイミング信号が入力され、上記行ラインを駆動する行駆動信号を上記行駆動用タイミング信号に基づいて、画素に接続された上記行ラインのそれぞれに順次出力する行駆動回路と、
表示データと上記表示パネルの列ラインを駆動するための列駆動用タイミング信号とが入力され、画素に接続された上記列ラインに上記表示データに対応した列駆動信号を上記列駆動用タイミング信号に基づいて出力する列駆動回路と、
上記表示データとデータイネーブル信号とクロック信号とが入力され、上記データイネーブル信号および上記クロック信号から上記行駆動用タイミング信号を生成して上記行駆動回路に入力するとともに、上記データイネーブル信号および上記クロック信号から上記列駆動用タイミング信号を生成して上記表示データとともに上記列駆動回路に入力する制御装置とを備える表示装置において、
上記行駆動回路の最上段の上記行駆動信号の出力端子が上記表示パネルのダミーラインに接続され、
上記制御装置は、上記データイネーブル信号の入力タイミングから上記列駆動回路が1垂直期間の最初の水平期間の上記列駆動信号を出力開始するまでの間に、上記行駆動回路の最上段の出力端子に出力される行駆動信号によって上記ダミーラインが駆動されるように、上記データイネーブル信号の入力タイミングを基準にして上記行駆動用タイミング信号を生成して上記行駆動回路に入力することにより、V‐ENABモードで表示を行うことを可能にし、
上記制御装置は、入力される上記表示データを1水平期間遅延させて上記列駆動回路に入力することを特徴とする表示装置。」

(2)引用発明
(2-1)引用刊行物の記載事項
原査定の拒絶の理由に引用され、本願の出願前に頒布された刊行物である特開2001-282170号公報(以下「引用刊行物」という。)には、「画像表示装置の行電極駆動装置」(発明の名称)の発明に関して、以下の事項が記載されている。

<記載事項1>
「【0002】
【従来の技術】図6は、前記TFTアクティブマトリクス方式の液晶表示装置における1画素領域を示す正面図である。この図6では、第n行、第n列目の画素に着目して、以下説明する。透明な基板上には、それぞれ複数本の相互に直交するゲートライン…,Gn,Gn+1,…(総称するときは、以下参照符Gで示す)およびソースライン…,Sn,Sn+1,…(総称するときは、以下参照符Sで示す)が形成されており、これらのラインG,Sによって区分された領域に画素電極1が形成される。前記画素電極1は、TFT(薄膜トランジスタ)2のドレイン電極3に接続されている。前記TFTのソース電極4は第n列目のソースラインSnに接続され、ゲート電極5は第n行目のゲートラインGnに接続される。
【0003】このように各画素が形成される液晶表示装置において、ゲートラインGと画素電極1との関係に着目すると、図6の構造は、第n行目のゲートラインGnが第n行目の画素電極1の、図6において下側に配置される、いわゆる下ゲート構造の液晶表示装置である。そして、前記画素電極1とゲートラインGn,Gn-1との間には、それぞれ寄生容量Cgd1,Cgd2が形成されることになる。ここで、第1行目の画素について考えると、前記第n行目の画素におけるゲートラインGn-1に対応するゲートラインG0は形成されておらず、前記寄生容量Cgd2が形成されないことになる。」

<記載事項2>
「【0008】そこで、そのような問題を解決するために、たとえば特開平9-288260号公報が提案された。この従来技術を図8に示す。図8において、前述の説明に対応する部分には、同一の参照符号を付して、その説明を省略する。この従来技術では、下ゲート構造のパネルには、第1行目の画素に近接して、有効表示領域外には、該第1行目の画素と残余の画素との上記のような非対称性を補償するためのダミーラインG0が形成されている。これによって、第1行目の画素にも前記寄生容量Cgd2を形成し、第2行目以降の画素と前記影響分ΔVを等しくして輝線化の問題を解消している。
【0009】そして、この従来技術に合わせて、特開平8-43793号公報で示す従来技術のゲートドライバ10では、前記ゲートラインG1?Gmが出力端子og1?ogmからのゲート信号でそれぞれ駆動されるとともに、増加したダミーラインG0は最終m行目のゲートラインGmと並列に接続されて同時に駆動される。
【0010】しかしながら、この従来技術では、最終m行目のゲートラインGmを駆動する出力端子ogmのドライバ回路だけ負荷が略2倍になり、ゲート信号波形が鈍るという問題がある。また、ダミーラインG0とゲートラインGmとを接続するバイパスラインが必要となり、パネルやフレキシブルのプリント基板の構造が複雑になるという問題もある。
【0011】そこで、図9に示すように、前記ダミーラインG0を個別に駆動可能なように出力端子数を増加させたゲートドライバ10aが開発され、上記のような問題は解消されている。」

図9から、引用刊行物の他の従来技術の液晶表示装置の概略的構成に関して、以下の事項が読み取れる。
<事項1>
・ゲートドライバ10aの一番上に位置する出力端子og1には、ダミーラインG0が接続され、以下順に、出力端子og2にはゲートラインG1が、出力端子og3にはゲートラインG2が、出力端子og4にはゲートラインG3が、・・・・接続されている。

<記載事項3>
「【0012】
【発明が解決しようとする課題】図10および図11は、TFTアクティブマトリクス方式の液晶表示装置において、現在主流の行電極駆動方法を説明するための波形図である。これらの図では、液晶表示装置を、1024×768ドットの、いわゆるXGAパネルとしている。
【0013】図10は、HVモードと称される駆動方法を説明するための波形図である。HVモードでは、水平方向表示位置は水平同期信号HSを基準に設定され、図10では該水平同期信号HSからクロック信号CKが296クロック後に表示データ信号D1が入力され、このタイミングでイネーブル信号ENABがアクティブとなり、ソースドライバはデータ信号D1,D2,…,D1024の取込みを開始するように定められている。そして、図示しないラッチ信号LSが入力されると、前記ソースドライバは、総ての出力端子から、前記取込んだデータ信号D1,D2,…,D1024に対応した表示データ電圧を並列に、1ライン分のデータ電圧DHnとして一斉に出力する。
【0014】つまり、ソースドライバ入力データに対して出力データは1水平期間遅れることになる。図10では、入力データDHnをイネーブル信号ENAB部に表記し出力データDHnをDATAとして表記している。
【0015】一方、垂直方向表示位置は、垂直同期信号VSを基準に設定され、図10では該垂直同期信号VSから35水平同期信号分(以降35Hと表記)遅れたタイミングで、第1ライン目のデータ信号DH1が入力されるようになっている。
【0016】したがって、前記ダミーラインG0を有する表示パネルにおいて、正しい垂直表示の開始は、図10で示すとおり、34H目で、前記ゲートドライバ10aにスタートパルスSPを入力し、出力端子og1のドライバ回路がダミーラインG0を駆動した後、第1ラインのデータDH1が出力されるタイミングで出力端子og2のドライバ回路が第1番目のゲートラインG1を駆動することで実現される。
【0017】このように、垂直同期信号VSから、第1番目のデータ入力開始までに時間的に余裕があるHVモードにおいては、スタートパルスSPの入力後、出力端子og1から順にゲートパルスを出力してゆく従来のゲートドライバを用いて、容易に、ダミーラインG0を有する表示パネルを駆動することができる。」

<記載事項4>
「【0018】しかしながら、最近主流になりつつあるENABモードと称される駆動方法では、水平・垂直同期信号の要素を併せ持つデータ有効領域指定信号ENABのみを用いて、水平・垂直表示位置を決定するようになっており、上記従来のゲートドライバでは、ダミーラインG0を有する表示パネルを駆動することが困難になる。この様子を図11で示す。
【0019】このENABモードでは、水平表示位置を決定する、すなわち水平データを取込み・出力する動作は、前述のHVモードと同様であるけれども、垂直表示位置を決定するタイミングが異なっている。ENABモードでは、前記データ有効領域指定信号ENABがノンアクティブとなった期間が或る一定期間(図11では2H)以上となると、これを垂直帰線期間とみなし、その後該信号ENABがアクティブになったタイミングを垂直表示開始位置としている。
【0020】このため、該信号ENABがアクティブになったタイミングを垂直表示開始位置として直ちにスタートパルスSPを出力しても、第1ラインのデータ信号DH1の出力タイミングと出力端子og1のドライバ回路の出力タイミングとが一致してしまう。ダミーラインG0の無い表示パネルを駆動する場合には、出力端子og1からのゲート信号が第1番目のゲートラインG1を駆動するので問題無いけれども、ダミーラインG0を有する表示パネルを駆動する場合には、出力端子og1からのゲート信号が該ダミーラインG0を駆動することになるので、第1ラインのデータDH1を表示することができない。つまり、図11に破線で示したタイミングでスタートパルスSPおよび出力端子og1からのゲート信号を出力する必要があるが、これは不可能である。
【0021】このため、そのようにダミーラインG0から、ゲートラインG1?G768に順次ゲート信号を出力してゆこうとすると、各ラインのデータ信号DH1,DH2,…,DH768を1ラインずつ遅延させてゆく必要があり、構成が複雑になる。同様の問題は、上ゲート構造でダミーラインGm+1が形成されており、このダミーラインGm+1からゲートラインG1へ順次走査してゆく場合にも生じる。」

(2-2)引用刊行物に記載された発明
引用刊行物の段落【0018】?【0021】、図11に記載されたENABモードと証される駆動方法で駆動される従来技術に基づいて、引用発明を認定する。なお、認定するに際し、既出の用語については、適宜、該記載よりも前段にある箇所の記載を参酌する。

(2-2-1)
上記記載事項3には、「【0012】・・・図10および図11は、TFTアクティブマトリクス方式の液晶表示装置において、現在主流の行電極駆動方法を説明するための波形図である。・・・」と記載されている。

この記載によれば、引用刊行物には、「液晶表示装置」の発明が記載されている。

(2-2-2)
上記記載事項1には、「【0002】・・・この図6では、第n行、第n列目の画素に着目して、以下説明する。透明な基板上には、それぞれ複数本の相互に直交するゲートライン…,Gn,Gn+1,…(総称するときは、以下参照符Gで示す)およびソースライン…,Sn,Sn+1,…(総称するときは、以下参照符Sで示す)が形成されており、これらのラインG,Sによって区分された領域に画素電極1が形成される。・・・」(下線部は、当審において、摘記箇所を強調するために付した。以下同様。)と記載され、また、上記記載事項2には、「【0008】・・・この従来技術では、下ゲート構造のパネルには、第1行目の画素に近接して、有効表示領域外には、該第1行目の画素と残余の画素との上記のような非対称性を補償するためのダミーラインG0が形成されている。これによって、第1行目の画素にも前記寄生容量Cgd2を形成し、第2行目以降の画素と前記影響分ΔVを等しくして輝線化の問題を解消している。」と記載され、また、上記記載事項3には、「【0012】・・・これらの図では、液晶表示装置を、1024×768ドットの、いわゆるXGAパネルとしている。」と記載されている。
また、上記記載事項2の記載によれば、ダミーラインG0は、第1行目の画素に近接して、有効表示領域外に設けられているので、ダミーラインG0は、パネルの最上段に設けられている。

上記記載事項、及び、上記事項によれば、引用刊行物に記載された「液晶表示装置」は、「それぞれ複数本の相互に直交するゲートラインG1?G768およびソースラインS1?S1024が形成されており、これらのゲートラインG1?G768,ソースラインS1?S1024によって区分された領域に画素が形成され、最上段にダミーラインG0が設けられたXGAパネル」を備えている。

(2-2-3)
上記記載事項1には、「【0002】・・・前記画素電極1は、TFT(薄膜トランジスタ)2のドレイン電極3に接続されている。前記TFTのソース電極4は第n列目のソースラインSnに接続され、ゲート電極5は第n行目のゲートラインGnに接続される。」と記載され、また、上記記載事項2には、「【0009】そして、この従来技術に合わせて、特開平8-43793号公報で示す従来技術のゲートドライバ10では、前記ゲートラインG1?Gmが出力端子og1?ogmからのゲート信号でそれぞれ駆動されるとともに・・・【0011】そこで、図9に示すように、前記ダミーラインG0を個別に駆動可能なように出力端子数を増加させたゲートドライバ10aが開発され、上記のような問題は解消されている。」と記載され、また、上記記載事項3には、「【0017】このように、垂直同期信号VSから、第1番目のデータ入力開始までに時間的に余裕があるHVモードにおいては、スタートパルスSPの入力後、出力端子og1から順にゲートパルスを出力してゆく従来のゲートドライバを用いて、容易に、ダミーラインG0を有する表示パネルを駆動することができる。」と記載され、また、上記記載事項4には、「【0019】・・・ENABモードでは、前記データ有効領域指定信号ENABがノンアクティブとなった期間が或る一定期間(図11では2H)以上となると、これを垂直帰線期間とみなし、その後該信号ENABがアクティブになったタイミングを垂直表示開始位置としている。【0020】このため、該信号ENABがアクティブになったタイミングを垂直表示開始位置として直ちにスタートパルスSPを出力しても、第1ラインのデータ信号DH1の出力タイミングと出力端子og1のドライバ回路の出力タイミングとが一致してしまう。・・・【0021】このため、そのようにダミーラインG0から、ゲートラインG1?G768に順次ゲート信号を出力してゆこうとすると、各ラインのデータ信号DH1,DH2,…,DH768を1ラインずつ遅延させてゆく必要があり、構成が複雑になる。」と記載されている。

これらの記載によれば、引用刊行物に記載された「液晶表示装置」は、「スタートパルスSPが入力され、前記ゲートラインG1?G768を駆動するゲート信号を、前記スタートパルスSPの入力後、前記ダミーラインG0から、前記画素に接続された前記ゲートラインG1?G768に順次出力するゲートドライバ10a」を備えている。

(2-2-4)
上記記載事項1には、「【0002】・・・前記画素電極1は、TFT(薄膜トランジスタ)2のドレイン電極3に接続されている。前記TFTのソース電極4は第n列目のソースラインSnに接続され、ゲート電極5は第n行目のゲートラインGnに接続される。」と記載され、また、上記記載事項3には、「【0013】図10は、HVモードと称される駆動方法を説明するための波形図である。HVモードでは、水平方向表示位置は水平同期信号HSを基準に設定され、図10では該水平同期信号HSからクロック信号CKが296クロック後に表示データ信号D1が入力され、このタイミングでイネーブル信号ENABがアクティブとなり、ソースドライバはデータ信号D1,D2,…,D1024の取込みを開始するように定められている。そして、図示しないラッチ信号LSが入力されると、前記ソースドライバは、総ての出力端子から、前記取込んだデータ信号D1,D2,…,D1024に対応した表示データ電圧を並列に、1ライン分のデータ電圧DHnとして一斉に出力する。【0014】つまり、ソースドライバ入力データに対して出力データは1水平期間遅れることになる。図10では、入力データDHnをイネーブル信号ENAB部に表記し出力データDHnをDATAとして表記している。」と記載され、また、上記記載事項4には、「【0019】このENABモードでは、水平表示位置を決定する、すなわち水平データを取込み・出力する動作は、前述のHVモードと同様であるけれども・・・」と記載されている。

これらの記載によれば、引用刊行物に記載された「液晶表示装置」は、「表示データ信号D1,D2,…,D1024とイネーブル信号ENABとクロック信号CKとラッチ信号LSとが入力され、前記画素に接続された前記ソースラインS1?S1024に前記表示データ信号D1,D2,…,D1024に対応した表示データ電圧を、前記ラッチ信号LSの入力に合わせて、並列に、1ライン分のデータ電圧DHnとして一斉に出力するソースドライバ」を備えている。

(2-2-5)
図9から、引用刊行物の他の従来技術の液晶表示装置の概略的構成に関して、上記事項1として、「ゲートドライバ10aの一番上に位置する出力端子og1には、ダミーラインG0が接続され、以下順に、出力端子og2にはゲートラインG1が、出力端子og3にはゲートラインG2が、出力端子og4にはゲートラインG3が、・・・・接続されている。」ことが読み取れる。

この事項によれば、引用刊行物に記載された「液晶表示装置」の備える「ゲートドライバ10a」は、「一番上に位置する出力端子og1には、前記ダミーラインG0が接続されている」ものである。

(2-2-6)
上記記載事項4には、「【0019】・・・ENABモードでは、前記データ有効領域指定信号ENABがノンアクティブとなった期間が或る一定期間(図11では2H)以上となると、これを垂直帰線期間とみなし、その後該信号ENABがアクティブになったタイミングを垂直表示開始位置としている。【0020】このため、該信号ENABがアクティブになったタイミングを垂直表示開始位置として直ちにスタートパルスSPを出力しても、第1ラインのデータ信号DH1の出力タイミングと出力端子og1のドライバ回路の出力タイミングとが一致してしまう。ダミーラインG0の無い表示パネルを駆動する場合には、出力端子og1からのゲート信号が第1番目のゲートラインG1を駆動するので問題無いけれども、ダミーラインG0を有する表示パネルを駆動する場合には、出力端子og1からのゲート信号が該ダミーラインG0を駆動することになるので、第1ラインのデータDH1を表示することができない。つまり、図11に破線で示したタイミングでスタートパルスSPおよび出力端子og1からのゲート信号を出力する必要があるが、これは不可能である。【0021】このため、そのようにダミーラインG0から、ゲートラインG1?G768に順次ゲート信号を出力してゆこうとすると、各ラインのデータ信号DH1,DH2,…,DH768を1ラインずつ遅延させてゆく必要があり、構成が複雑になる。・・・」と記載されている。
また、図9から、引用刊行物の他の従来技術の液晶表示装置の概略的構成に関して、上記事項1として、「ゲートドライバ10aの一番上に位置する出力端子og1には、ダミーラインG0が接続され、以下順に、出力端子og2にはゲートラインG1が、出力端子og3にはゲートラインG2が、出力端子og4にはゲートラインG3が、・・・・接続されている。」ことが読み取れる。
また、上記記載によれば、各ラインのデータ信号DH1,DH2,…,DH768を1ラインずつ遅延させない場合に、第1ラインのデータ信号DH1の出力タイミングと出力端子og1のドライバ回路の出力タイミングとが一致してしまうのであるから、各ラインのデータ信号DH1,DH2,…,DH768を1ラインずつ遅延させた場合は、第1ラインのデータ信号DH1の出力タイミングと出力端子og2のドライバ回路の出力タイミングとが一致するものである。

よって、上記記載及びこれらの事項によれば、引用刊行物に記載された「液晶表示装置」は、「前記イネーブル信号ENABがアクティブになったタイミングに直ちに前記スタートパルスSPを出力し、前記ダミーラインG0用の出力端子og1から、前記ゲートラインG1?G768用の出力端子og2,…,og769に順次ゲート信号を出力するために、各ラインのデータ信号DH1,DH2,…,DH768を1ラインずつ遅延させることにより、第1ラインのデータ信号DH1の出力タイミングと出力端子og2から出力されるゲートラインG1を駆動するゲート信号の出力タイミングとを一致させ、ENABモードで動作する」ものである。

(2-2-7)
(2-2-1)?(2-2-6)によれば、引用刊行物には、以下の発明が記載されている。
「それぞれ複数本の相互に直交するゲートラインG1?G768およびソースラインS1?S1024が形成されており、これらのゲートラインG1?G768,ソースラインS1?S1024によって区分された領域に画素が形成され、最上段にダミーラインG0が設けられたXGAパネルと、
スタートパルスSPが入力され、前記ゲートラインG1?G768を駆動するゲート信号を、前記スタートパルスSPの入力後、前記ダミーラインG0から、前記画素に接続された前記ゲートラインG1?G768に順次出力するゲートドライバ10aと、
表示データ信号D1,D2,…,D1024とイネーブル信号ENABとクロック信号CKとラッチ信号LSとが入力され、前記画素に接続された前記ソースラインS1?S1024に前記表示データ信号D1,D2,…,D1024に対応した表示データ電圧を、前記ラッチ信号LSの入力に合わせて、並列に、1ライン分のデータ電圧DHnとして一斉に出力するソースドライバとを備える液晶表示装置において、
前記ゲートドライバ10aの一番上に位置する出力端子og1には、前記ダミーラインG0が接続され、
前記イネーブル信号ENABがアクティブになったタイミングに直ちに前記スタートパルスSPを出力し、前記ダミーラインG0用の出力端子og1から、前記ゲートラインG1?G768用の出力端子og2,…,og769に順次ゲート信号を出力するために、各ラインのデータ信号DH1,DH2,…,DH768を1ラインずつ遅延させることにより、第1ラインのデータ信号DH1の出力タイミングと出力端子og2から出力されるゲートラインG1を駆動するゲート信号の出力タイミングとを一致させ、ENABモードで動作する
液晶表示装置。」(以下、「引用発明」という。)

(3)対比
本願補正発明と引用発明とを比較する。

(3-1)
引用発明の「液晶表示装置」は、本願補正発明の「表示装置」に相当し、以下同様に、「ゲートラインG1?G768」は「行ライン」に、「ソースラインS1?S1024」は「列ライン」に、「画素」は「画素」に、「ダミーラインG0」は「ダミーライン」に相当する。

よって、引用発明の「それぞれ複数本の相互に直交するゲートラインG1?G768およびソースラインS1?S1024が形成されており、これらのゲートラインG1?G768,ソースラインS1?S1024によって区分された領域に画素が形成され、最上段にダミーラインG0が設けられたXGAパネル」は、本願補正発明の「画素が行ラインと列ラインとの交差点に対応してマトリクス型に形成され、最上段にダミーラインが設けられている表示パネル」に相当する。

(3-2)
引用発明の、前記ゲートラインG1?G768を駆動する、「ゲート信号」は、本願補正発明の、上記行ラインを駆動する、「行駆動信号」に相当する。
そして、引用発明において、「ゲート信号」は、引用発明の「スタートパルスSP」の入力後に、前記画素に接続された前記ゲートラインG1?G768に順次出力されるものである。
一方、本願補正発明においても、「行駆動信号」は、本願補正発明の「行駆動用タイミング信号」に基づいて、画素に接続された上記行ラインのそれぞれに順次出力されるものである。
よって、引用発明の「スタートパルスSP」は、本願補正発明の「行駆動用タイミング信号」に相当する。

したがって、引用発明の「スタートパルスSPが入力され、前記ゲートラインG1?G768を駆動するゲート信号を、前記スタートパルスSPの入力後、前記ダミーラインG0から、前記画素に接続された前記ゲートラインG1?G768に順次出力するゲートドライバ10a」は、本願補正発明の「上記表示パネルの上記行ラインを駆動するための行駆動用タイミング信号が入力され、上記行ラインを駆動する行駆動信号を上記行駆動用タイミング信号に基づいて、画素に接続された上記行ラインのそれぞれに順次出力する行駆動回路」に相当する。

(3-3)
引用発明の「表示データ信号D1,D2,…,D1024」は、本願補正発明の「表示データ」に相当し、引用発明の、前記画素に接続された前記ソースラインS1?S1024に前記表示データ信号D1,D2,…,D1024に対応した、「表示データ電圧」は、本願補正発明の、画素に接続された上記列ラインに上記表示データに対応した、「列駆動信号」に相当する。
そして、引用発明において、「表示データ電圧」は、引用発明の「ラッチ信号LS」の入力に合わせて、並列に、1ライン分のデータ電圧DHnとして一斉に出力されるものである。
一方、本願補正発明においても、「列駆動信号」は、本願補正発明の「列駆動用タイミング信号」に基づいて出力されるものである。
よって、引用発明の「ラッチ信号LS」は、本願補正発明の「列駆動用タイミング信号」に相当する。

したがって、引用発明の「表示データ信号D1,D2,…,D1024とイネーブル信号ENABとクロック信号CKとラッチ信号LSとが入力され、前記画素に接続された前記ソースラインS1?S1024に前記表示データ信号D1,D2,…,D1024に対応した表示データ電圧を、前記ラッチ信号LSの入力に合わせて、並列に、1ライン分のデータ電圧DHnとして一斉に出力するソースドライバ」は、本願補正発明の「表示データと上記表示パネルの列ラインを駆動するための列駆動用タイミング信号とが入力され、画素に接続された上記列ラインに上記表示データに対応した列駆動信号を上記列駆動用タイミング信号に基づいて出力する列駆動回路」に相当する。

(3-4)
引用発明の、前記ゲートドライバ10aの一番上に位置する、「出力端子og1」は、本願補正発明の、上記行駆動回路の最上段の、「上記行駆動信号の出力端子」に相当する。

よって、引用発明の「前記ゲートドライバ10aの一番上に位置する出力端子og1には、前記ダミーラインG0が接続される」ことは、本願補正発明の「上記行駆動回路の最上段の上記行駆動信号の出力端子が上記表示パネルのダミーラインに接続される」ことに相当する。

(3-5)
引用発明は、前記イネーブル信号ENABがアクティブになったタイミングに直ちに前記スタートパルスSPを出力し、続けて、前記ダミーラインG0用の出力端子og1から、前記ゲートラインG1?G768用の出力端子og2,…,og769に順次ゲート信号を出力するものであって、第1ラインのデータ信号DH1の出力タイミングと出力端子og2から出力されるゲートラインG1を駆動するゲート信号の出力タイミングとが一致しているものであるから、引用発明は、前記イネーブル信号がアクティブになったタイミングと第1ラインのデータ信号DH1の出力タイミングとの間に、前記ダミーラインG0用の出力端子og1から、前記ゲート信号が出力されているものである。
一方、本願補正発明も、上記データイネーブル信号の入力タイミングから上記列駆動回路が1垂直期間の最初の水平期間の上記列駆動信号を出力開始するまでの間に、上記行駆動回路の最上段の出力端子に出力される行駆動信号によって上記ダミーラインが駆動されるものである。
よって、引用発明の「前記イネーブル信号がアクティブになったタイミング」は、本願補正発明の「上記データイネーブル信号の入力タイミング」に相当し、引用発明の「第1ラインのデータ信号DH1の出力タイミング」は、本願補正発明の「上記列駆動回路が1垂直期間の最初の水平期間の上記列駆動信号を出力開始する」タイミングに相当する。
そして、引用発明の「前記イネーブル信号がアクティブになったタイミング」と「第1ラインのデータ信号DH1の出力タイミング」との間に、「前記ダミーラインG0用の出力端子og1」から、「前記ゲート信号」が出力されることは、本願補正発明の「上記データイネーブル信号の入力タイミングから上記列駆動回路が1垂直期間の最初の水平期間の上記列駆動信号を出力開始するまでの間に、上記行駆動回路の最上段の出力端子に出力される行駆動信号によって上記ダミーラインが駆動される」ことに相当する。

また、引用発明の「各ラインのデータ信号DH1,DH2,…,DH768を1ラインずつ遅延させる」ことは、本願補正発明の「入力される上記表示データを1水平期間遅延させる」ことに相当し、また、引用発明の「ENABモード」は、本願補正発明の「V-ENABモード」に相当する。

したがって、引用発明の「前記イネーブル信号がアクティブになったタイミングに直ちに前記スタートパルスSPを出力し、前記ダミーラインG0用の出力端子og1から、前記ゲートラインG1?G768用の出力端子og2,…,og769に順次ゲート信号を出力するために、各ラインのデータ信号DH1,DH2,…,DH768を1ラインずつ遅延させることにより、第1ラインのデータ信号DH1の出力タイミングと出力端子og2から出力されるゲートラインG1を駆動するゲート信号の出力タイミングとを一致させ、ENABモードで動作する」ことは、本願補正発明の「上記データイネーブル信号の入力タイミングから上記列駆動回路が1垂直期間の最初の水平期間の上記列駆動信号を出力開始するまでの間に、上記行駆動回路の最上段の出力端子に出力される行駆動信号によって上記ダミーラインが駆動されるように、上記データイネーブル信号の入力タイミングを基準にして上記行駆動用タイミング信号を生成」することにより、「V‐ENABモードで表示を行うことを可能」にし、「入力される上記表示データを1水平期間遅延させる」ことに相当する。

(3-6)
したがって、本願補正発明と引用発明の両者は、
「画素が行ラインと列ラインとの交差点に対応してマトリクス型に形成され、最上段にダミーラインが設けられている表示パネルと、
上記表示パネルの上記行ラインを駆動するための行駆動用タイミング信号が入力され、上記行ラインを駆動する行駆動信号を上記行駆動用タイミング信号に基づいて、画素に接続された上記行ラインのそれぞれに順次出力する行駆動回路と、
表示データと上記表示パネルの列ラインを駆動するための列駆動用タイミング信号とが入力され、画素に接続された上記列ラインに上記表示データに対応した列駆動信号を上記列駆動用タイミング信号に基づいて出力する列駆動回路とを備える表示装置において、
上記行駆動回路の最上段の上記行駆動信号の出力端子が上記表示パネルのダミーラインに接続され、
上記データイネーブル信号の入力タイミングから上記列駆動回路が1垂直期間の最初の水平期間の上記列駆動信号を出力開始するまでの間に、上記行駆動回路の最上段の出力端子に出力される行駆動信号によって上記ダミーラインが駆動されるように、上記データイネーブル信号の入力タイミングを基準にして上記行駆動用タイミング信号を生成することにより、V‐ENABモードで表示を行うことを可能にし、
入力される上記表示データを1水平期間遅延させる表示装置。」の点で一致し、以下の点で相違する。

[相違点]
行駆動回路及び列駆動回路に入力する各タイミング信号の生成に関して、本願補正発明は「上記表示データとデータイネーブル信号とクロック信号とが入力され、上記データイネーブル信号および上記クロック信号から上記行駆動用タイミング信号を生成して上記行駆動回路に入力するとともに、上記データイネーブル信号および上記クロック信号から上記列駆動用タイミング信号を生成して上記表示データとともに上記列駆動回路に入力する制御装置」を備えているのに対し、引用発明ではそのような発明特定事項が限定されていない点。また、これに派生して、「上記データイネーブル信号の入力タイミングから上記列駆動回路が1垂直期間の最初の水平期間の上記列駆動信号を出力開始するまでの間に、上記行駆動回路の最上段の出力端子に出力される行駆動信号によって上記ダミーラインが駆動されるように、上記データイネーブル信号の入力タイミングを基準にして上記行駆動用タイミング信号を生成することにより、V‐ENABモードで表示を行うことを可能にし、入力される上記表示データを1水平期間遅延させる」主体が、本願補正発明では「制御装置」であるのに対し、引用発明ではそのような発明特定事項が限定されていない点。

(4)当審の判断
相違点について
「液晶表示装置の駆動制御」の技術分野において、行駆動回路及び列駆動回路に入力する各タイミング信号の生成に関して、「表示データとデータイネーブル信号とクロック信号とが入力され、上記データイネーブル信号および上記クロック信号からスタートパルスSPを生成して上記行駆動回路に入力するとともに、上記データイネーブル信号および上記クロック信号からラッチ信号LSを生成して上記表示データとともに上記列駆動回路に入力する制御装置を設ける」ことは、例えば、引用刊行物の段落【0047】にも示唆されているように、周知・慣用の技術である。

よって、引用発明において、ゲートドライバ10a(本願補正発明の「行駆動回路」に対応する。以下同様。)及びソースドライバ(「列駆動回路」)に各タイミング信号(スタートパルスSP、ラッチ信号LS)が入力されているところ、上記周知・慣用の技術を適用し、表示データ信号D1,D2,…,D1024(「表示データ」)とイネーブル信号ENAB(「データイネーブル信号」)とクロック信号CK(「クロック信号」)とが入力され、上記イネーブル信号ENAB(「データイネーブル信号」)と上記クロック信号CK(「クロック信号」)からスタートパルスSPを生成して上記ゲートドライバ10a(「行駆動回路」)に入力するとともに、上記イネーブル信号ENAB(「データイネーブル信号」)と上記クロック信号CK(「クロック信号」)からラッチ信号LSを生成して上記表示データ信号D1,D2,…,D1024(「表示データ」)とともに上記ソースドライバ(「列駆動回路」)に入力する制御装置を設けることは、当業者が容易になし得たことである。ここで、引用発明において、各ラインのデータ信号DH1,DH2,…,DH768を1ラインずつ遅延させることにより、表示データ信号D1,D2,…,D1024(「表示データ」)とイネーブル信号ENAB(「データイネーブル信号」)のタイミングを変えているところ、かかる処理を行う主体を、各タイミング信号を生成する上記制御装置とすることは、上記適用に伴い、当業者が当然に想到し得ることである。

したがって、上記相違点に係る本願補正発明の発明特定事項は、当業者が引用発明及び上記周知・慣用の技術に基づいて容易に想到し得たことである。

そして、本願補正発明によってもたらされる効果は、引用発明及び上記周知・慣用の技術から想定することができない格別のものと認めることもできない。

したがって、本願補正発明は、引用発明及び上記周知・慣用の技術に基づいて当業者が容易に発明をすることができたものである。

よって、本願補正発明は、特許法第29条第2項の規定により、特許出願の際独立して特許を受けることができない。

(5)まとめ
以上のとおり、本件補正は、平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第5項において準用する特許法第126条第5項の規定に違反するから、特許法第159条第1項で読み替えて準用する特許法第53条第1項の規定により却下されるべきものである。

3 本願発明について

平成21年9月30日付け手続補正は上記のとおり却下されたので、本願の請求項4に係る発明(以下、「本願発明」という。)は、平成20年8月19日付けの手続補正により補正された明細書及び図面の記載からみて、その請求項4に記載された事項により特定されるとおりのものと認める。(前記「2」の項参照。)

4 引用刊行物

引用刊行物に記載された引用発明は、前記「2 (2-2-7)」に記載されたとおりである。

5 対比・判断

本願発明は、前記「2」で検討した本願補正発明から、制御装置に関して、「V‐ENABモードで表示を行うことを可能に」するとの発明特定事項を省いたものである。
そうすると、本願発明の発明特定事項をすべて含み、さらに他の発明特定事項を付加したものに相当する本願補正発明が、前記「2 (4)当審の判断」に記載したとおり引用発明及び上記周知・慣用の技術に基づいて当業者が容易に発明をすることができたものであるから、本願発明も同様の理由により、引用発明及び上記周知・慣用の技術に基づいて当業者が容易に発明をすることができたものである。

6.むすび
したがって、本願発明は、引用発明及び上記周知・慣用の技術に基づいて当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許を受けることができない。
以上のとおりであるから、他の請求項に係る発明について検討するまでもなく、本願は拒絶すべきものである。

よって、結論のとおり審決する。
 
審理終結日 2011-07-14 
結審通知日 2011-07-19 
審決日 2011-08-01 
出願番号 特願2002-246781(P2002-246781)
審決分類 P 1 8・ 575- Z (G09G)
P 1 8・ 121- Z (G09G)
最終処分 不成立  
前審関与審査官 堀部 修平濱本 禎広  
特許庁審判長 江塚 政弘
特許庁審判官 後藤 亮治
山川 雅也
発明の名称 表示装置および表示駆動回路の制御装置ならびに表示装置の駆動方法  
代理人 特許業務法人原謙三国際特許事務所  
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