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| 審決分類 |
審判 査定不服 5項独立特許用件 特許、登録しない。 G06F 審判 査定不服 2項進歩性 特許、登録しない。 G06F |
|---|---|
| 管理番号 | 1244063 |
| 審判番号 | 不服2010-11184 |
| 総通号数 | 143 |
| 発行国 | 日本国特許庁(JP) |
| 公報種別 | 特許審決公報 |
| 発行日 | 2011-11-25 |
| 種別 | 拒絶査定不服の審決 |
| 審判請求日 | 2010-05-25 |
| 確定日 | 2011-09-29 |
| 事件の表示 | 特願2008- 11672「値選択回路」拒絶査定不服審判事件〔平成21年 8月 6日出願公開、特開2009-175861〕について、次のとおり審決する。 |
| 結論 | 本件審判の請求は、成り立たない。 |
| 理由 |
第1 手続の経緯 本願は、平成20年1月22日の出願であって、平成21年10月2日付け拒絶理由通知に対して同年11月25日付けで意見書が提出されたが、平成22年2月22日付けで拒絶査定され、これに対し、同年5月25日に拒絶査定不服の審判が請求されるとともに、同時に手続補正がなされたものである。 第2 平成22年5月25日付けの手続補正についての補正却下の決定 [補正却下の決定の結論] 平成22年5月25日付けの手続補正(以下、「本件補正」という。)を却下する。 [理由] 1.本件補正前及び本件補正後の本願発明について 本件補正は、特許請求の範囲及び明細書についてするもので、特許請求の範囲については、 (1)本件補正前の請求項2,3を削除し、 (2)本件補正前の請求項1について、「テーブルを1以上有する選択信号出力手段」とあったところを「テーブルを2以上有する選択信号出力手段」と補正するとともに、「前記複数の入力値の中から前記選択信号出力手段が出力する1つの選択信号または2つ以上の選択信号の組み合わせに応じた入力値を選択して出力する選択手段」とあったところを「前記各テーブルに対応して設けられ、前記複数の入力値の中から該当のテーブルが出力する選択信号に応じた入力値を選択して出力する選択器を有する選択手段」と補正するものである。 よって、本件補正は、審判請求書「3.(a)本願発明の説明」欄にて請求人が述べているとおり、特許法第17条の2第5項第1号(請求項の削除)及び第2号(特許請求の範囲の減縮)に掲げる事項を目的とするものである。 そこで、本件補正後の特許請求の範囲に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができるものであるか(特許法第17条の2第6項において準用する同法第126条第5項に規定する要件を満たすか)否かを、請求項1に係る発明(以下、「本願補正発明」という。)について以下に検討する。 本願補正発明は、次のとおりのものである。 「【請求項1】 入力される複数の入力値のいずれかである2つの入力値で構成される組内の入力値同士を比較する比較器を当該複数の入力値で構成可能な各組について有する比較手段と、 前記各比較器から出力される信号の値の組み合わせで示すことができる各アドレスの位置に予め1以上の値を記憶するとともに当該組み合わせで示されたアドレスの位置に記憶された値を読み出して当該値を有する選択信号を出力するテーブルを2以上有する選択信号出力手段と、 前記各テーブルに対応して設けられ、前記複数の入力値の中から該当のテーブルが出力する選択信号に応じた入力値を選択して出力する選択器を有する選択手段と を備えることを特徴とする値選択回路。」 2.引用例 原査定の拒絶の理由に引用された、本願出願前に頒布された刊行物である、米国特許出願公開第2007/27944号明細書(以下、「引用例」という。)には、図面とともに、次の技術事項が記載されている(なお、翻訳にあたっては、上記米国特許出願のパテントファミリーである、特表2009-503683号公報の記載を参考にした。) (イ)「[0013] In a preferred embodiment the comparing unit may include a comparator circuit for comparing each pair of the inputs. Each comparator circuit may include a subtractor circuit for subtracting each pair of inputs. The greater and lesser members of each pair may be indicated by the sign of their difference. The decision circuit may include a logic circuit responsive to the pattern of signs of the differences to indicate the median filter value. The decision circuit may include a logic circuit responsive to the pattern of signs of the differences to indicate the maximum, minimum and median filter values.」(第1頁、第[0013]段落、第1?5文)(当審訳: 好ましい実施形態としては、比較ユニットは入力の各組を比較するコンパレータ回路を有することとしてもよい。各コンパレータ回路は、各入力の組について減算する減算回路を有することとしてもよい。各組の大きい数および小さい数は、差の符号で示されることとしてもよい。前記判定回路は、前記差の符号のパターンに応じて最大値フィルタ、最小値フィルタ及び中央値フィルタの値を指示する論理回路を有することとしてもよい。) (ロ)「[0028] In accordance with this invention it is understood that with a fixed number of inputs, for example, three, there will be a predictable number of sort patterns, each one representing a different sort pattern of inputs, P_(1), P_(2), and P_(3) occupying the positions of Min, Med, and Max. This can be shown in the truth table of FIG. 3 , which contains three columns, 38, 40 and 42, representing the three comparison combination pairs, P_(1>), P_(2); P_(1>), P_(3); and P_(2>)P_(3) that can occur with three inputs. With three inputs there are eight possible combinations; a check mark in one of columns 38, 40, 42 indicates the truth of the proposition at the top of the column. For example, in the first row there are all checks because it is true that P_(1) is greater than P_(2), it is true that P_(1) is greater than P_(3) and it is true that P_(2) is greater than P_(3). When all three of those conditions are true it is known that P_(3) will be the Min, P_(2) Med and P_(1) will be the Max as shown in column 44. In the next row down column 38 and 40 have a check, column 42 has a dash; the dash means that P_(2) is not larger than P_(3), to the contrary P_(3) is larger than P_(2). In that condition, then, where P_(1) is larger than P_(2), P_(1) is larger than P_(3) and P_(2) is not larger than P_(3), the Min, Med, Max outputs indicated in column 44 are P_(2), P_(3), and P_(1), respectively, and so on through the eight possible combinations of the three conditions. The truth table, FIG. 3, decision column 44 shows that not all eight possible combinations are proper. For example, the third row where P_(1>)P_(2), P_(3>)P_(1) and P_(2>)P_(3) is not proper because, if P_(1>)P_(2) and P_(3>)P_(1), it can't be that P_(2>)P_(3). [0029] An application of the realization according to this invention is shown in FIG. 4, where a compute unit 50 includes median filter 51 including a comparing circuit 52 which includes one comparator for each pair of inputs. Those comparators may be, for example, subtractors 54, 56, and 58, one for each possible combination of the pairs of inputs, P_(1) P_(2); P_(1) P_(3); and P_(2) P_(3), respectively. There are many different ways that the comparison can be implemented but in this case using subtractors it can be simply accomplished by outputting the sign of the subtraction. For example, if subtractor 54 puts out a + sign, then P_(1) is greater than P_(2), a - sign and P_(2) is greater than P_(1). These + and - signs are delivered from all three subtractors, 54, 56 and 58 to the decision circuits, logic circuits 60, 62, and 64. These subtractors and logic circuits are the decision circuits which identify the Min, Med and Max. When the logic circuits recognize a pattern apparent from the truth table of FIG. 3, they pass through the associated mux 66, 68, 70 the appropriate ones of inputs P_(1), P_(2), P_(3). For example, if the first row of the truth table in FIG. 3 is true, that is, each of the subtractors 54, 56, 58 puts out a + sign then logic circuit 60 will cause mux 66 to pass input P_(1) but not inputs P_(2) and P_(3); logic circuit 62 will cause mux 68 to pass input P_(2) but not inputs P_(1) and P_(3); and logic circuit 64 will cause mux 70 to pass input P_(1) but not inputs P_(2) and P_(3). One important advantage of this approach is that instantaneously upon the appearance of the inputs P_(1), P_(2), and P_(3) at compute unit 50, the outputs can be immediately generated from muxes 66, 68 and 70: one cycle is all that is required as contrasted with the three cycles in conventional devices.」(第2?3頁、第[0028]?[0029]段落)(当審訳:本発明のとおり、入力の所定数、例えば、3、に対して予測可能なソート・パターンの数があり、それぞれのパターンは、入力P_(1),P_(2),P_(3)が最小値、中央値および最大値の異なった位置を占める異なったソート・パターンを表していることが理解される。これは、図3の真理値表として示すことができ、この真理値表は、3つの入力により生じうる3つの比較組の組合せP_(1＞),P_(2);P_(1＞),P_(3);P_(2＞)P_(3)を表す3つの列38,40,42を有する。3つの入力に対しては、8つの可能な組み合わせがある。列38,40,42の内の一つのチェックマークは、その列の上端の命題が真であることを示す。例えば、P_(1)がP_(2)よりも大きいことが真であり、P_(1)がP_(3)よりも大きいことが真であり、P_(2)がP_(3)よりも大きいことが真であるので、第1行では全てチェックされている。それらの3つの条件の全てが真であるとき、列44に示すように、P_(3)が最小値になり、P_(2)が中央値になり、P_(1)が最大値になることが知られている。下側の次の行では、列38および列40がチェックされており、列42はダッシュとなっている。前記ダッシュは、P_(2)がP_(3)よりも大きくなく、それとは反対にP_(3)がP_(2)よりも大きいことを意味している。そして、P_(1)がP_(2)よりも大きく、P_(1)がP_(3)よりも大きく、P_(2)がP_(3)よりも大きくない、ことを条件として、列44において示された最小値、中央値、最大値の出力がそれぞれP_(2),P_(3)及びP_(1)となり、その他、3つの条件についての8つの可能な組み合わせがある。図3の真理値表は、判定列44は、8つの可能な組み合わせの全てが適切なものではないことを示している。例えば、P_(1)＞P_(2)かつP_(3)＞P_(1)である場合、P_(2)＞P_(3)とはならないので、第3行のP_(1)＞P_(2),P_(3)＞P_(1),P_(2)＞P_(3)は適切ではない。 図4は、本発明に従って実現した一つの応用例を示している。ここで、演算部50は、比較回路52を有する中央値フィルタ51を有している。比較回路52は、入力の各組に対して1つのコンパレータを備えている。それらのコンパレータは、例えば、入力のそれぞれ組の可能な組合せP_(1)P_(2);P_(1)P_(3);P_(2)P_(3)のそれぞれに対して1つの減算器54,56,58としてもよい。前記の比較を実現できる多くの各種方法があるが、この場合は減算器を使用しており、減算の符号を出力することによって簡便に達成することができる。例えば、減算器54が+符号を出力する場合、P_(1)がP_(2)よりも大きく、-符号を出力する場合、P_(2)がP_(1)よりも大きい。これらの+および-の符号は、3つの減算器54,56,58の全てから判定回路、論理回路60,62,64へ伝えられる。これらの減算器および論理回路は、最小値、中央値及び最大値を特定する判定回路である。論理回路が、図3の真理値表より明白なパターンを認識したとき、それらの論理回路は、対応するMUX66,68,70を通して入力P_(1),P_(2),P_(3)のうちの適切な1つを通過させる。例えば、図3の真理値表の第1行が真である場合、すなわち、減算器54,56,58のそれぞれが+符号を出力しているとき、論理回路60はMUX66において入力P_(1)を通過させるが入力P_(2)およびP_(3)は通過させず、論理回路62はMUX68において入力P_(2)を通過させるが入力P_(1)およびP_(3)は通過させず、論理回路64はMUX70において入力P_(1)を通過させるが入力P_(2)およびP_(3)は通過させない。論理回路62はMUX68において入力P_(2)を通過させるが入力P_(1)およびP_(3)は通過させず、論理回路64はMUX70において入力P_(1)を通過させるが入力P_(2)およびP_(3)は通過させない。このアプローチの重要な利点は、演算部50において入力P_(1),P_(2),P_(3)が現れると、即時に、出力をMUX66,68,70から直ちに発生させることができることであり、従来の装置が3サイクル用いていたのとは対照的に、必要とされる全サイクルが1サイクルである点である。) また、引用例のFIG.4には、Lｏgic ccｔ(論理回路)60、62、64のそれぞれから、対応するMｕｘ66、68、70のそれぞれへ信号が送られることが記載されている。 上記引用例記載事項及び図面を総合勘案すると、引用例には、次の発明(以下、「引用発明」という。)が記載されていると認められる。 「演算部50は、最大値フィルタ、最小値フィルタ、及び中央値フィルタを有し、演算部50の比較回路52は、入力P_(1),P_(2),P_(3)の各組を比較するコンパレータを備え、コンパレータは、例えば、入力P_(1),P_(2),P_(3)の組の可能な組合せP_(1)P_(2);P_(1)P_(3);P_(2)P_(3)のそれぞれに対して差の符号を出力する減算器54,56,58としてもよく、演算部50の判定回路は、前記差の符号のパターンに応じて最大値フィルタ、最小値フィルタ、及び中央値フィルタの値を指示する論理回路60,62,64を有し、減算器54,56,58から出力される差の符号のパターンが論理回路60,62,64へ伝えられ、論理回路60,62,64は、真理値表より明白である前記差の符号のパターンの認識に応じて、それぞれ最小値、中央値及び最大値を特定し、対応するMUX66,68,70に信号を送り、入力P_(1),P_(2),P_(3)のうちの適切な1つを通過させ、真理値表は、3つの命題(P_(1)＞P_(2);P_(1)＞P_(3);P_(2)＞P_(3))が真かどうかによって生じる8つの可能な組み合わせに対し、3つの入力P_(1),P_(2),P_(3)のどれが最小値、中央値、最大値であるかを表したものである、演算部50。」 3.対比 本願補正発明を引用発明と比較する。 引用発明における「入力P_(1),P_(2),P_(3)」、及び「入力P_(1),P_(2),P_(3)の組の可能な組合せP_(1)P_(2);P_(1)P_(3);P_(2)P_(3)」が、それぞれ本願補正発明の「入力される複数の入力値」、及び「入力される複数の入力値のいずれかである2つの入力値で構成される組」に相当する。 次に、引用発明の「入力P_(1),P_(2),P_(3)の各組を比較するコンパレータ」であって、「入力P_(1),P_(2),P_(3)の組の可能な組合せP_(1)P_(2);P_(1)P_(3);P_(2)P_(3)のそれぞれに対して差の符号を出力する減算器54,56,58」が、本願補正発明の「2つの入力値で構成される組内の入力値同士を比較する比較器」に相当する。 次に、引用発明の「比較回路52」は、「入力P_(1),P_(2),P_(3)の各組を比較するコンパレータを備え」ているから、本願補正発明の「比較器を当該複数の入力値で構成可能な各組について有する比較手段」に相当する。 次に、引用発明において、「減算器54,56,58から出力される差の符号のパターン」が、本願補正発明の「前記各比較器から出力される信号の値の組み合わせ」に相当する。 次に、引用発明において、「論理回路60,62,64」のそれぞれから対応する「MUX66,68,70」に送られる「最小値、中央値及び最大値を特定」する「信号」が、本願補正発明の「選択信号」に相当する。 次に、引用発明における「論理回路60,62,64」のそれぞれは、「減算器54,56,58から出力される差の符号のパターン」が伝えられ、「真理値表より明白である前記差の符号のパターンの認識に応じて、それぞれ最小値、中央値及び最大値を特定」し、「対応するMUX66,68,70に信号を送り、入力P_(1),P_(2),P_(3)のうちの適切な1つを通過させ」ているから、引用発明において、かかる「論理回路60,62,64」のそれぞれと、本願補正発明の「前記各比較器から出力される信号の値の組み合わせで示すことができる各アドレスの位置に予め1以上の値を記憶するとともに当該組み合わせで示されたアドレスの位置に記憶された値を読み出して当該値を有する選択信号を出力するテーブル」とは、「前記各比較器から出力される信号の値の組み合わせに応じた選択信号を出力する手段」である点で一致する。 次に、引用発明において、「判定回路」は、「MUX66,68,70に信号を送」る3つの「論理回路60,62,64」を有しているから、本願補正発明の「選択信号を出力するテーブルを2以上有する選択信号出力手段」とは、「選択信号を出力する手段を2以上有する選択信号出力手段」である点で一致する。 次に、引用発明において、「MUX66,68,70」の各々が本願補正発明の「選択器」に相当する。そして、引用発明において、3つの「MUX66,68,70」からなる手段は、「論理回路60,62,64」のそれぞれに「対応」して設けられており、「論理回路60,62,64」からの「最小値、中央値及び最大値を特定」する信号を受けて「入力P_(1),P_(2),P_(3)のうちの適切な1つを通過させ」ているから、本願補正発明の「前記各テーブルに対応して設けられ、前記複数の入力値の中から該当のテーブルが出力する選択信号に応じた入力値を選択して出力する選択器を有する選択手段」とは、「選択信号を出力する手段に対応して設けられ、前記複数の入力値の中から該当の選択信号を出力する手段が出力する選択信号に応じた入力値を選択して出力する選択器を有する選択手段」の点で一致する。 次に、引用発明の「演算部50」は、「比較回路52」「判定回路」を有し、「入力P_(1),P_(2),P_(3)」の中から「最小値、中央値及び最大値」を特定しているから、次の相違点は別として、本願補正発明の「値選択回路」に相当するといえる。 すると、本願補正発明と、引用発明とは、次の点で一致する。 ＜一致点＞ 入力される複数の入力値のいずれかである2つの入力値で構成される組内の入力値同士を比較する比較器を当該複数の入力値で構成可能な各組について有する比較手段と、 前記各比較器から出力される信号の値の組み合わせに応じた選択信号を出力する手段を2以上有する選択信号出力手段と、 前記各比較器から出力される信号の値の組み合わせに応じた選択信号を出力する手段に対応して設けられ、前記複数の入力値の中から該当する選択信号を出力する手段が出力する選択信号に応じた入力値を選択して出力する選択器を有する選択手段と を備えることを特徴とする値選択回路。」 一方で、両者は、次の点で相違する。 ＜相違点1＞ 本願補正発明では、「選択信号」が、「前記各比較器から出力される信号の値の組み合わせで示すことができる各アドレスの位置に予め1以上の値を記憶するとともに当該組み合わせで示されたアドレスの位置に記憶された値を読み出して」「出力するテーブル」から出力されるのに対し、引用発明では、「最小値、中央値及び最大値を特定」する信号(本願補正発明の「選択信号」に相当する。以下同じ。)が、「減算器54,56,58から出力される差の符号のパターン」(前記各比較器から出力される信号の値の組み合わせ)を伝えられ、「真理値表より明白である前記差の符号のパターンの認識に応じて」、「論理回路60,62,64」のそれぞれから送られ(出力され)ている点。 ＜相違点2＞ 本願補正発明では、「選択器」が、「前記各テーブルに対応して設けられ、前記複数の入力値の中から該当のテーブルが出力する選択信号に応じた入力値を選択して出力するの」に対し、引用発明では、「MUX66,68,70」(選択器)が、「論理回路60,62,64」のそれぞれに対応して設けられ、「論理回路60,62,64」のそれぞれから送られる「最小値、中央値及び最大値を特定」する信号(選択信号)に応じて「入力P_(1),P_(2),P_(3)のうちの適切な1つを通過」させている(入力値を選択して出力する)点。 4.判断 そこで上記相違点について検討すると、 ＜相違点1＞について: 特開平4-188283号公報第3頁右下欄第8?16行には、「第4図は第1図の総合判断部5の具体的内部構成を示すものである。総合判断部5では、入力されたA,B,C,Dのデータをお互いに組合せ(計6組)、この組合せたデータを比較器21?26により大小判定し、判定部27においてその判定結果を出すものであり、この判定部27はROM(リードオンリメモリ)、RAM(ランダムアクセスメモリ)等のルックアップテーブルで実現できる事はいうまでもない。」と記載され、その第4図には、比較器21?26からの大小判定の組合せが判定部27に入力され、判定部27から判定結果を出力することが記載されている。 また、特開平4-233885号公報第4頁第5欄第35?44行には「比較器45ｘ、47ｘおよび49ｘ並びにルックアップテーブル(LUT)51ｘによってそれぞれマルチプレクサ41ｘおよび43ｘにより出力されたベクトル成分1および2の中間値並びにブロックH自体のベクトル成分3の中間値を決めるようにする。・・・(中略)・・・LUT51ｘによる制御を行って、マルチプレクサ53ｘによりベクトル成分1、2および3の中間値を選択し、関連するサブブロックのｘ成分として出力を生ぜしめるようにする。」と記載され、その図4には、比較器45ｘによりベクトル成分1とベクトル成分2とが比較され、比較器47ｘによりベクトル成分1とベクトル成分3とが比較され、比較器49ｘによりベクトル成分2とベクトル成分3とが比較され、比較器45ｘ、47ｘおよび49ｘの比較結果がルックアップテーブル(LUT)51ｘに入力され、ルックアップテーブル(LUT)51ｘからの出力がマルチプレクサ53ｘに入力され、マルチプレクサ53ｘによりベクトル成分1、2および3の中間値を選択し、関連するサブブロックのｘ成分として出力することが記載されている。 これらの記載からみて、複数の入力データを組み合わせた信号を複数の比較器により大小判定し、該大小判定の組合せを入力とするROM(リードオンリメモリ)、RAM(ランダムアクセスメモリ)等のルックアップテーブルにより判定結果を出力することは、本願の出願時において周知技術であったものと認められる。 そして、ROM(リードオンリメモリ)、RAM(ランダムアクセスメモリ)等で構成されるルックアップテーブルとは、入力パターンをアドレスとする位置に予め真理値表を記憶しておき、該入力されたアドレスの位置に記憶された真理値表の値を読み出して出力するものである(必要であれば、特開平10-320176号公報第【0043】段落第1文の「また、真理値表を、例えばルックアップテーブルとして適切なメモリに記憶しておき、1ビット信号A,Bをアドレスとして読み出すようにしてもよい。」との記載、特開2001-84181号公報第【0062】段落第2文の「すなわち、ルックアップテーブル40では、使用状況信号をアドレスとしてアクセスし、対応する割当チャネル番号を読み出し、」との記載及び図4の記載、本願明細書に背景技術として記載された特開平5-165536号公報の「演算結果参照テーブル16」に関する記載参照。)。 よって、引用発明に上記周知技術を適用し、引用発明において、「論理回路60,62,64」のそれぞれに代え、最小値を特定する真理値表、中央値を特定する真理値表、及び最大値を特定する真理値表をそれぞれ記憶させた3つのルックアップテーブル(テーブル)を用い、「減算器54,56,58から出力される差の符号のパターン」(各比較器から出力される信号の値の組み合わせ)をアドレスとする位置に、予め、3つの入力P_(1),P_(2),P_(3)のどれが最小値、中央値、最大値であるかを表す真理値表の値を記憶しておき(各アドレスの位置に予め1以上の値を記憶するとともに)、当該「差の符号のパターン」をアドレスとする位置に記憶された「真理値表」の値を読み出して、出力する(「当該組み合わせで示されたアドレスの位置に記憶された値を読み出して」「出力する」)ようにすることは、当業者が容易になし得たことである。 ＜相違点2＞について: 上記「＜相違点1＞について:」にて述べたとおり、複数の入力データを組み合わせた信号を複数の比較器により大小判定し、該大小判定の組合せを入力とするルックアップテーブルにより判定結果を出力することは周知技術である。 よって、引用発明に上記周知技術を適用し、引用発明において、「MUX66,68,70」(選択器)を、「論理回路60,62,64」のそれぞれに対応して設けることに代え、最小値を特定する真理値表、中央値を特定する真理値表、及び最大値を特定する真理値表を記憶させた3つのルックアップテーブル(テーブル)のそれぞれに対応して設けるようにし、3つのルックアップテーブル(テーブル)のそれぞれから送られる「最小値、中央値及び最大値を特定」する信号(選択信号)に応じて「入力P_(1),P_(2),P_(3)のうちの適切な1つを通過」させる(入力値を選択して出力する)ことは、当業者が容易になし得たことである。 また、本願補正発明の作用効果も、引用発明及び周知技術から当業者が予測しうるものである。 従って、本願補正発明は、引用発明及び周知技術に基づいて当業者が容易に発明をすることができたものである。 5.本件補正についての結び 以上のとおり、本願補正発明は、特許法第29条第2項の規定により、特許出願の際独立して特許を受けることができないものであるから、本件補正は、特許法第17条の2第6項において準用する同法第126条第5項の規定に違反するので、同法第159条第1項において読み替えて準用する同法第53条第1項の規定により却下すべきものである。 第3 本願発明について 1.本願発明 平成22年5月25日付けの手続補正は上記のとおり却下されたので、本願の請求項1?3に係る発明は、出願当初の特許請求の範囲の請求項1?3に記載されたとおりのものであるところ、請求項1に係る発明(以下、「本願発明」という。)は、次のとおりのものである。 「【請求項1】 入力される複数の入力値のいずれかである2つの入力値で構成される組内の入力値同士を比較する比較器を当該複数の入力値で構成可能な各組について有する比較手段と、 前記各比較器から出力される信号の値の組み合わせで示すことができる各アドレスの位置に予め1以上の値を記憶するとともに当該組み合わせで示されたアドレスの位置に記憶された値を読み出して当該値を有する選択信号を出力するテーブルを1以上有する選択信号出力手段と、 前記複数の入力値の中から前記選択信号出力手段が出力する1つの選択信号または2つ以上の選択信号の組み合わせに応じた入力値を選択して出力する選択手段と を備えることを特徴とする値選択回路。」 2.引用例 原査定の拒絶の理由で引用された引用例及びその記載事項は,前記「第2 [理由]2.」に記載したとおりである。 3.対比判断 本願発明は、上記「第2 [理由]」で検討した本願補正発明から、「テーブルを2以上有する選択信号出力手段」とあったところを、「テーブルを1以上有する選択信号出力手段」と限定を解除し、「前記各テーブルに対応して設けられ、前記複数の入力値の中から該当のテーブルが出力する選択信号に応じた入力値を選択して出力する選択器を有する選択手段」あったところを「前記複数の入力値の中から前記選択信号出力手段が出力する1つの選択信号または2つ以上の選択信号の組み合わせに応じた入力値を選択して出力する選択手段」と限定を解除したものに相当する。 そうすると、本願発明の発明特定事項を全て含み、更に他の事項を付加したものに相当する本願補正発明が前記「第2 [理由]4.」に記載したとおり、引用例に記載された発明及び周知技術に基づいて、当業者が容易に発明をすることができたものであるから、本願発明も、同様の理由により、引用例に記載された発明及び周知技術に基づいて当業者が容易に発明をすることができたものである。 4.むすび 以上のとおり、本願の請求項1に係る発明は、特許法第29条第2項の規定により特許を受けることができないものである。 従って、その余の請求項について論及するまでもなく、本願は拒絶すべきものである。 よって、結論のとおり審決する。 |
| 審理終結日 | 2011-07-27 |
| 結審通知日 | 2011-08-03 |
| 審決日 | 2011-08-18 |
| 出願番号 | 特願2008-11672(P2008-11672) |
| 審決分類 |
P
1
8・
575-
Z
(G06F)
P 1 8・ 121- Z (G06F) |
| 最終処分 | 不成立 |
| 前審関与審査官 | 田中 友章 |
| 特許庁審判長 |
清水 稔 |
| 特許庁審判官 |
鈴木 重幸 大野 克人 |
| 発明の名称 | 値選択回路 |
| 代理人 | 三好 秀和 |