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審決分類 審判 査定不服 2項進歩性 特許、登録しない。 H01L
審判 査定不服 特17 条の２ 、４ 項補正目的 特許、登録しない。 H01L
審判 査定不服 5項独立特許用件 特許、登録しない。 H01L
管理番号 1245471
審判番号 不服2009-1904  
総通号数 144 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2011-12-22 
種別 拒絶査定不服の審決 
審判請求日 2009-01-23 
確定日 2011-10-18 
事件の表示 特願2005-217268「半導体デバイス」拒絶査定不服審判事件〔平成18年 2月16日出願公開,特開2006- 49895〕について,次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 第1 手続の経緯
本願は,平成17年7月27日(優先権主張 2004年7月28日,米国)の出願であって,平成19年11月13日付けで拒絶理由通知がされ,平成20年2月1日に意見書及び手続補正書が提出され,平成20年4月8日付けで最後の拒絶理由通知がなされ,平成20年9月10日に意見書及び手続補正書が提出されたが,平成20年10月23日付けで補正の却下の決定がなされるとともに,同日付で拒絶査定がなされ,これに対し,平成21年1月23日付けで審判が請求されるとともに,平成21年2月19日付けで手続補正書が提出されたものである。
その後,平成22年10月5日付けで審尋がされ,これに対し,平成23年3月10日に回答書が提出された。

第2 平成21年2月19日に提出された手続補正書による補正(以下「本件補正」という。)についての補正却下の決定

〔補正却下の決定の結論〕
本件補正を却下する。

〔理由〕
1 本件補正の内容
(1)本件補正は,補正前の請求項1?20を,補正後の請求項1?11に補正するものであり,また,特許請求の範囲の補正に対応して,明細書を補正するものであるところ,補正前後の特許請求の範囲の記載は,次のとおりである。

ア 本件補正前の特許請求の範囲(平成20年2月1日の手続補正書により補正された特許請求の範囲)
「【請求項1】
絶縁層,
前記絶縁層の第1の側面上に位置し,第1の結晶方位を有する第1および第2のシリコン活性領域と,
前記第1のシリコン活性領域の上に第1のゲート電極を形成し,前記第1のゲート電極の相反する側の前記第1のシリコン活性領域中に第1のソース領域および第1のドレイン領域を有する第1のトランジスタと,
前記第2のシリコン活性領域の上に第2のゲート電極を形成し,前記第2のゲート電極の相反する側の前記第2のシリコン活性領域中に第2のソース領域および第2のドレイン領域を有し,前記第1のトランジスタのソース-ドレイン方向に垂直なソース-ドレイン方向を有する第2のトランジスタと,
前記絶縁層の第2の側面上に位置し,前記第1の結晶方位からずれている第2の結晶方位を有する基板と
を含む半導体デバイス。
【請求項2】
前記第1の結晶方位が＜100＞方向であり,前記第2の結晶方位が前記第1の結晶方位と平行な＜110＞方向であることを特徴とする請求項1記載の半導体デバイス。
【請求項3】
前記第1および第2のシリコン活性領域および前記基板が(001)面の上面を備える請求項1記載の半導体デバイス。
【請求項4】
前記第1および第2のシリコン活性領域が引っ張り歪みを有する請求項1記載の半導体デバイス。
【請求項5】
前記第1および第2のシリコン活性領域が,実質的に前記＜100＞の結晶方位に沿った引っ張り歪みを有する請求項2記載の半導体デバイス。
【請求項6】
前記第1のトランジスタが,歪みがかけられたチャネル領域を備える第1の導電型のトランジスタである請求項1記載の半導体デバイス。
【請求項7】
前記歪みがかけられたチャネル領域が,ソース-ドレイン方向の引っ張り歪みを有する請求項6記載の半導体デバイス。
【請求項8】
前記第1のトランジスタ上に形成され,約200MPa?2GPaの応力を有する応力膜をさらに含む請求項6記載の半導体デバイス。
【請求項9】
前記第1および第2のシリコン活性領域の厚さが20?2000オングストロームである請求項7記載の半導体デバイス。
【請求項10】
前記第1および第2のシリコン活性領域が,面取りされたコーナーまたは丸みのあるコーナーを備える請求項7記載の半導体デバイス。
【請求項11】
絶縁層上に位置し,(001)面の上面を有すると共に結晶方位が＜100＞である第1および第2のシリコン活性領域と,
前記第1のシリコン活性領域の上に第1のゲート電極を形成し,前記第1のゲート電極の相反する側の前記第1のシリコン活性領域中に第1のソース領域および第1のドレイン領域を有する第1のトランジスタと,
前記第2のシリコン活性領域の上に第2のゲート電極を形成し,前記第2のゲート電極の相反する側の前記第2のシリコン活性領域中に第2のソース領域および第2のドレイン領域を有し,前記第1のトランジスタのソース-ドレイン方向に垂直なソース-ドレイン方向を有する第2のトランジスタと,
前記絶縁層下に位置し,結晶方位が＜110＞である基板とを含み,
前記シリコン活性領域の前記＜100＞の方向が,前記基板の前記＜110＞の方向と実質的に平行である半導体チップ。
【請求項12】
前記第1のトランジスタがNチャネルトランジスタで,前記第2のトランジスタがPチャネルトランジスタである請求項11記載の半導体チップ。
【請求項13】
前記第1のトランジスタおよび前記第2のトランジスタが,歪みがかけられたチャネル領域をそれぞれ有する請求項12記載の半導体チップ。
【請求項14】
前記基板が,(001)面の上面を有するシリコン基板である請求項13記載の半導体チップ。
【請求項15】
前記第1および第2のシリコン活性領域の厚さが20?300オングストロームである請求項11記載の半導体チップ。
【請求項16】
前記第1のトランジスタおよび前記第2のトランジスタが,メサ分離法または浅いトレンチ分離法によって分離される請求項11記載の半導体チップ。
【請求項17】
絶縁層上に位置し,(001)面の上面を有すると共に結晶方位が＜100＞である第1および第2のシリコン活性領域を含んだ半導体構造を準備する工程,
前記絶縁層下に位置し,結晶方位が前記シリコン活性領域の前記＜100＞の方向と実質的に平行な＜110＞である基板を準備する工程,
前記第1のシリコン活性領域の上に第1のゲート電極を,前記第2のシリコン活性領域の上に第2のゲート電極を形成する工程,
前記第1のゲート電極の相反する側に前記第1のシリコン活性領域中で第1のソース領域および第1のドレイン領域を形成して,前記第2のゲート電極の相反する側に前記第2のシリコン活性領域中で第2のソース領域および第2のドレイン領域を形成し,それぞれのソース-ドレイン方向が前記第1および第2のシリコン活性領域の前記＜100＞の結晶方位と実質的に一致し,かつ互いに垂直となる第1および第2トランジスタを形成する工程,ならびに,
少なくとも1つの前記第1および第2のトランジスタ上方に応力膜を形成する工程
を含む半導体デバイス製造方法。
【請求項18】
前記応力膜上方に保護層を形成する工程,
前記保護層中にコンタクトホールを形成する工程,および,
前記第1および第2のトランジスタとの電気的なコンタクトを形成すべく前記コンタクトホールを導電材料で充填する工程
をさらに含む請求項17記載の半導体デバイス製造方法。
【請求項19】
前記シリコン活性領域の厚さが20?500オングストロームである請求項17記載の半導体デバイス製造方法。
【請求項20】
前記シリコン活性領域どうしが,メサ分離法または浅いトレンチ分離法によって互いに分離される請求項17記載の半導体デバイス製造方法。」

イ 本件補正後の特許請求の範囲(下線を付した部分が補正箇所)
「【請求項1】
絶縁層,
前記絶縁層の第1の側面上に位置し,結晶方位が＜100＞方向であると共に(001)面の上面を有する第1および第2のシリコン活性領域と,
前記第1のシリコン活性領域の上に第1のゲート電極を形成し,前記第1のシリコン活性領域の[010]方向と平行な第1のソース-ドレイン方向を有しつつ,前記第1のゲート電極の相反する側の前記第1のシリコン活性領域中に第1のソース領域および第1のドレイン領域を有する第1のトランジスタと,
前記第2のシリコン活性領域の上に第2のゲート電極を形成し,前記第2のシリコン活性領域の[100]方向と平行な第2のソース-ドレイン方向を有しつつ,前記第2のゲート電極の相反する側の前記第2のシリコン活性領域中に第2のソース領域および第2のドレイン領域を有し,前記第2のソース-ドレイン方向は前記第1のソース-ドレイン方向に対し垂直である第2のトランジスタと,
前記絶縁層の第2の側面上に位置し,前記第1および第2のシリコン活性領域の＜100＞方向からずれている結晶方位を有する基板と
を含む半導体デバイス。
【請求項2】
前記結晶方位が前記第1および第2のシリコン活性領域の＜100＞方向と平行な＜110＞方向であることを特徴とする請求項1記載の半導体デバイス。
【請求項3】
前記第1および第2のシリコン活性領域および前記基板が(001)面の上面を備える請求項1記載の半導体デバイス。
【請求項4】
前記第1のトランジスタが,前記第1のソース領域と前記第1のドレイン領域との間で,前記＜100＞方向に引っ張り歪みを有する歪みがかけられたチャネル領域を備える請求項1記載の半導体デバイス。
【請求項5】
前記第1のトランジスタが,第1の導電型のトランジスタである請求項1記載の半導体デバイス。
【請求項6】
前記第1のトランジスタ上に形成され,200MPa?2GPaの応力を有する応力膜をさらに含む請求項1記載の半導体デバイス。
【請求項7】
前記第1および第2のシリコン活性領域の厚さが20?2000オングストロームである請求項1記載の半導体デバイス。
【請求項8】
前記第1および第2のシリコン活性領域が,面取りされたコーナーまたは丸みのあるコーナーを備える請求項1記載の半導体デバイス。
【請求項9】
前記第1のトランジスタがNチャネルトランジスタで,前記第2のトランジスタがPチャネルトランジスタである請求項1記載の半導体デバイス。
【請求項10】
前記第1および第2のシリコン活性領域の厚さが20?300オングストロームである請求項1記載の半導体デバイス。
【請求項11】
前記第1のトランジスタおよび前記第2のトランジスタが,メサ分離法または浅いトレンチ分離法によって分離される請求項1記載の半導体デバイス。」

(2)補正前後の請求項の対応関係
ア 補正後の請求項1ないし4は,補正前の請求項1ないし4に対応するものと認められる。
イ 補正後の請求項5は,補正前の請求項6に対応するものと認められる。
ウ 補正後の請求項6ないし8は,補正前の請求項8ないし10に対応するものと認められる。
エ 補正後の請求項9,10,11は,それぞれ,補正前の請求項12,15,16に対応するものと認められる。

(3)請求項1についての本件補正の内容の整理
ア 補正前の請求項1の「第1および第2のシリコン活性領域」は,「結晶方位が＜100＞方向であると共に(001)面の上面を有する」ことを限定した。(以下「補正事項1」という。)
イ 補正前の請求項1の「第1のトランジスタ」に関して,「前記第1のシリコン活性領域の[010]方向と平行な第1のソース-ドレイン方向を有し」ていることを限定した。(以下「補正事項2」という。)
ウ 補正前の請求項1の「第2のトランジスタ」に関して,「前記第2のシリコン活性領域の[100]方向と平行な第2のソース-ドレイン方向を有しつつ」,「前記第2のソース-ドレイン方向は前記第1のソース-ドレイン方向に対し垂直である」ことを限定した。(以下「補正事項3」という。)
エ 補正前の請求項1の基板の「結晶方位」は,「前記第1および第2のシリコン活性領域の＜100＞方向からずれている」ことを限定した。(以下「補正事項4」という。)

2 特許法第17条の2第4項について
(1)請求項1の補正目的について
上記補正事項1ないし4は,いずれも,補正前の請求項1の発明特定事項を限定するものであるから,特許法第17条の2第4項(平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第4項をいう。以下同様。)第2号に掲げる特許請求の範囲の限定的減縮を目的とするものに該当する。

(2)請求項2ないし4の補正目的について
補正後の請求項2ないし4は,いずれも補正後の請求項1を引用するものであり,また更に補正前の各請求項の発明特定事項を限定するものであるから,特許法第17条の2第4項第2号に掲げる特許請求の範囲の限定的減縮を目的とするものに該当する。

(3)請求項5の補正目的について
補正後の請求項5は,補正前の請求項6に対応するものと認められるところ,補正前の請求項6は,「前記第1のトランジスタが,歪みがかけられたチャネル領域を備える第1の導電型のトランジスタ」であることが特定されているのに対して,補正後の請求項5は,「前記第1のトランジスタが,第1の導電型のトランジスタ」と特定されており,「歪みがかけられたチャネル領域」についての記載が削除されている。
そして,補正後の請求項5が引用する補正後の請求項1には,「歪みがかけられたチャネル領域」についての記載はない。
したがって,この補正は,特許法第17条の2第4項第2号に掲げる特許請求の範囲の限定的減縮を目的とするものに該当せず,さらに,特許法第17条の2第4項第1号,第3号,及び第4号に掲げる請求項の削除,誤記の訂正,明りょうでない記載の釈明のいずれの事項をも目的とするものではない。

(4)請求項6ないし8の補正目的について
補正後の請求項6ないし8は,補正前の請求項8ないし10に対応するものと認められるところ,補正前の請求項8は補正前の請求項6を引用し,補正前の請求項9,10は補正前の請求項7を引用して,更に補正前の請求項6を引用しており,補正前の請求項6には,「前記第1のトランジスタが,歪みがかけられたチャネル領域を備える第1の導電型のトランジスタ」であると特定されている。
しかしながら,補正後の請求項6ないし8は,いずれも補正後の請求項1を引用しており,補正後の請求項1には,「歪みがかけられたチャネル領域を備える第1の導電型のトランジスタ」についての記載はないから,補正後の請求項6ないし8は,補正前の(請求項6に記載された)発明特定事項が削除されたこととなる。
したがって,この補正は,特許法第17条の2第4項第2号に掲げる特許請求の範囲の限定的減縮を目的とするものに該当せず,さらに,特許法第17条の2第4項第1号,第3号,及び第4号に掲げる請求項の削除,誤記の訂正,明りょうでない記載の釈明のいずれの事項をも目的とするものではない。

(4)請求項9ないし11の補正目的について
補正後の請求項9,10,11は,それぞれ,補正前の請求項12,15,16に対応するものと認められるところ,補正前の請求項12,15,16に係る発明が,いずれも「半導体チップ」の発明であったのに対し,補正後の請求項9,10,11に係る発明は,いずれも「半導体デバイス」の発明である。
そして,「半導体チップ」と「半導体デバイス」は,異なる概念の技術用語であるから,「半導体チップ」を「半導体デバイス」とする補正は,特許法第17条の2第4項第2号に掲げる特許請求の範囲の限定的減縮を目的とするものに該当せず,さらに,特許法第17条の2第4項第1号,第3号,及び第4号に掲げる請求項の削除,誤記の訂正,明りょうでない記載の釈明のいずれの事項をも目的とするものではない。

(5)特許法第17条の2第4項についてのむすび
以上のとおり,補正後の請求項5ないし11についての補正は,特許法第17条の2第4項第1号ないし第4号に掲げるいずれの事項をも目的とするものではないから,本件補正は,特許法第17条の2第4項に規定する要件を満たしておらず,同法第159条第1項において読み替えて準用する同法第53条第1項の規定により却下すべきものである。

3 独立特許要件について
上記したとおり,本件補正は,特許法第17条の2第4項に規定する要件を満たしていないが,仮に,本件補正が,特許法第17条の2第4項第2号に掲げる特許請求の範囲の減縮を目的とするものに該当するとした場合について,念のため本件補正後の請求項1に記載された事項により特定される発明(以下「本願補正発明」という。)が特許出願の際独立して特許を受けることができるものであるか(平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第5項において準用する同法第126条第5項の規定に適合するか)について以下に検討する。

(1)本願補正発明
本願補正発明は,上記1(1)イの請求項1の記載のとおりである。

(2)引用例の記載と引用発明
(2-1)引用例1の記載
原査定の拒絶の理由に引用された,本願の出願前に日本国内において頒布された刊行物である特開2004-140148号公報(以下「引用例1」という。)には,「半導体装置およびその製造方法」(発明の名称)に関して,図1?6,図19とともに,次の記載がある(下線は当審で付加したもの)。
「【0001】
【発明の属する技術分野】
この発明は,半導体基板上に形成される半導体装置およびその製造方法に関する。
【0002】
【従来の技術】
従来の半導体装置の一例として,SOI(Silicｏn On InｓｕlaｔｏｒまたはSemicｏndｕcｔｏｒ On Inｓｕlaｔｏｒ)基板上に形成されたPチャネルMOS(Meｔal Oｘide Semicｏndｕcｔｏｒ)トランジスタがある。
【0003】
SOI基板では,シリコン基板等の支持基板,酸化膜層およびSOI層がこの順に積層される。また,PチャネルMOSトランジスタは,ゲート電極,ゲート絶縁膜およびP型のソース/ドレイン活性層を備える。
【0004】
SOI基板にPチャネルMOSトランジスタを形成する場合,ゲート電極およびゲート絶縁膜の積層構造はSOI層の表面上に形成され,ソース/ドレイン活性層はSOI層内のゲート電極を挟む位置に形成される。
【0005】
さて,従来の半導体装置においては,MOSトランジスタのソース/ドレイン間のチャネル方向が半導体ウェハの結晶方位＜110＞と平行になるように配置されるのが一般的であった。
【0006】
しかし,チャネル方向を結晶方位＜110＞ではなく,結晶方位＜100＞と平行になるよう配置することで,トランジスタ特性を変化させることができる。具体的には,チャネル方向を結晶方位＜100＞と平行に配置することにより,PチャネルMOSトランジスタの電流駆動力が15パーセント程度向上し,さらに,短チャネル効果も小さくなることが分かっている(特許文献1を参照)。
【0007】
電流駆動力が向上する理由は,結晶方位＜100＞の正孔の移動度の方が結晶方位＜110＞のそれよりも大きいためであり,短チャネル効果が小さくなる理由は,結晶方位＜100＞のボロンの拡散係数の値の方が結晶方位＜110＞のそれよりも小さいためと考えられている。
【0008】
よって,PチャネルMOSトランジスタをSOI基板上に形成する場合も,そのチャネル方向がSOI層の結晶方位＜100＞と平行になるように配置されればよい。そのためには例えば,表面側のSOI層の結晶方位＜100＞に支持基板の結晶方位＜110＞を一致させて形成されたSOI基板を採用して,その表面にPチャネルMOSトランジスタ等のデバイスを形成するのがよい。
【0009】
(100)ウェハの場合,結晶面｛110｝が劈開面となる。よって,SOI層用ウェハの結晶方位＜100＞を支持基板のウェハの結晶方位＜110＞に一致させて貼り合わせれば,試験研究のための劈開時に,ウェハ厚の大部分を占める支持基板のウェハの劈開面に沿ってウェハ全体を割ることができる。そうすれば,支持基板において結晶方位＜110＞の断面を露出させつつ,SOI層において結晶方位＜100＞の断面を露出させることが可能になるという利点を有する。」
「【0020】
【発明の実施の形態】
＜実施の形態1＞
本実施の形態は,SOI層の結晶方位＜100＞に支持基板の結晶方位＜110＞を一致させて形成されたSOI基板上に,P型ボディ層を含むNチャネルMOSトランジスタと,P型ボディ層に接するボディ電圧印加用P型活性層とを形成し,P型ボディ層とボディ電圧印加用P型活性層とを結ぶ経路をSOI層の結晶方位＜100＞に平行に配置した半導体装置,及び,その製造方法である。
【0021】
本実施の形態に係る半導体装置を図1?図3に示す。なお,図2は図1中の切断線II-IIにおける断面を示した図であり,図3は図1中の切断線III-IIIにおける断面を示した図である。
【0022】
この半導体装置はNチャネルMOSトランジスタであり,シリコン基板等の支持基板1,酸化膜層2,および,シリコン層等のSOI層3が順に積層されたSOI基板の表面に,より具体的にはSOI層3に形成されている。また,このNチャネルMOSトランジスタは,ゲート電極12,ゲート絶縁膜11およびN型のソース/ドレイン活性層5を備える。・・・
【0026】
さて,このSOI基板のうち支持基板1とSOI層3とにおいては互いの結晶方位がずれている。より具体的には,SOI層3の結晶方位＜100＞の方向と支持基板1の結晶方位＜110＞の方向とが一致している(図2および図3中の点を内包する円は,紙面と垂直方向を示す。以下同じ)。
【0027】
図4にこのようなSOI基板の製造工程を示す。支持基板1のウェハには結晶方位＜110＞にオリエンテーションフラットOF1が形成され,SOI層3および酸化膜層2の形成母体たるSOI層用ウェハ300には結晶方位＜100＞にオリエンテーションフラットOF2が形成されている。そして,オリエンテーションフラットOF1,OF2を位置合わせに利用しつつ,両ウェハの貼り合わせBDが行われる。これにより,図2および図3に示すような,支持基板1,酸化膜層2およびSOI層3を含むSOI基板が形成できる。
【0028】
本実施の形態に係る半導体装置によれば,SOI基板の支持基板1とSOI層3とにおいて互いの結晶方位がずれて貼り合わせが行われ,SOI層3の結晶方位＜100＞の方向と支持基板1の結晶方位＜110＞の方向とが一致している。よって,特性の向上に資する結晶方位に整合してNチャネルMOSトランジスタを配置させつつ,試験研究のための劈開時に,当該結晶方位に平行な断面を得ることができる。」
「【0033】
なお,ゲート電極の形状およびボディ電圧印加用P型活性層6の形状は,図1?図3に示したものに限られるわけではない。例えば図5および図6に示すような形状としてもよい。なお,図6は図5中の切断線VI-VIにおける断面を示した図である。
【0034】
この形状では,ゲート電極12Hのゲート幅方向の両端にコンタクトプラグ(図示せず)と接続するための引き出し部分12cが設けられる。ボディ電圧印加用P型活性層6は,引き出し部分12cよりもゲート電極12Hから離れた位置にまでソース/ドレイン活性層5から引き出して形成される。
【0035】
よって,部分分離型の素子分離領域4に代わって,完全分離型の素子分離領域4aを採用することができる。」
「【0070】
図19では,PチャネルMOSトランジスタPM1において,そのソースとゲートとが短絡され,そのドレインは電圧信号入力端VinおよびCMOSトランジスタCM1の信号入力部N1に接続されている。また,ソースとゲートには共通して電源電位Vddが与えられている。そして,NチャネルMOSトランジスタNM1においては,そのソースとゲートとが短絡され,そのドレインは電圧信号入力端VinおよびCMOSトランジスタCM1の信号入力部N1に接続されている。また,ソースとゲートには共通して接地電位GNDが与えられている。
【0071】
PチャネルMOSトランジスタPM1およびNチャネルMOSトランジスタNM1はいずれも,図1?図3に示したNチャネルMOSトランジスタと同様,シリコン基板等の支持基板,酸化膜層,および,シリコン層等のSOI層が順に積層されたSOI基板の表面に形成される。そしてそれぞれが,図1?図3に示したNチャネルMOSトランジスタと同様,ゲート電極,ゲート絶縁膜およびソース/ドレイン活性層を備える。もちろん,NチャネルMOSトランジスタでは,ソース/ドレイン活性層はN型不純物が注入されたN型ソース/ドレイン活性層であり,PチャネルMOSトランジスタでは,ソース/ドレイン活性層はP型不純物が注入されたP型ソース/ドレイン活性層である。
【0072】
なお,SOI基板においては,SOI層の結晶方位＜100＞の方向と支持基板の結晶方位＜110＞の方向とが一致している。また,PチャネルMOSトランジスタPM1およびNチャネルMOSトランジスタNM1においてはいずれも,ゲート電極およびゲート絶縁膜の積層構造はSOI層の表面上に形成され,ソース/ドレイン活性層はSOI層内のゲート電極に隣接する位置に形成される。そして,PチャネルMOSトランジスタPM1およびNチャネルMOSトランジスタNM1のいずれにおいても,チャネルの方向はSOI層の結晶方位＜100＞に平行になるよう配置される。」

なお,引用例1の図4には,SOI用ウェハ300と支持基板1とが,ともに(100)面の上面を有し,SOI層ウェハ300の結晶方位＜100＞の方向と支持基板1の結晶方位＜110＞の方向とが一致していることが開示されている。
また,図1,図5等の平面図において,結晶方位＜100＞を示す矢印線が十字状に記載されており,ソース/ドレイン活性層5を含む素子形成領域は,結晶方位＜100＞に平行な境界を有していることが見て取れる。

(2-2)引用発明
上記(2-1)の記載と引用例1の図面を参照すると,引用例1には,支持基板1,酸化膜層2,及びSOI層3が順に積層され,SOI層3に複数のMOSトランジスタが形成された半導体装置が記載されており,各MOSトランジスタは,それぞれが結晶方位＜100＞に平行な境界を有する素子形成領域に形成されるとともに,いずれにおいてもチャネルの方向が結晶方位＜100＞に平行になるよう配置されていると認められるから,引用例1には,次の構造を有する半導体装置の発明(以下「引用発明」という。)が開示されていることが理解できる。
「酸化膜層2,
前記酸化膜層2の上面側に位置し,結晶方位が＜100＞方向であると共に(100)面の上面を有する複数の素子形成領域を含む,シリコン層からなるSOI層3と,
前記素子形成領域の上にゲート電極12を形成し,いずれにおいてもチャネルの方向はSOI層の結晶方位＜100＞に平行になるよう配置され,前記ゲート電極12の相反する側の前記素子形成領域中にソース活性層5およびドレイン活性層5を有する複数のトランジスタと,
前記酸化膜層2の下面側に位置し,前記SOI層3の結晶方位＜100＞の方向とは異なる,結晶方位＜110＞を有するシリコン基板である支持基板1と
を含む半導体装置。」

(2-3)引用例2
原査定の拒絶の理由に引用された,本願の出願前に日本国内において頒布された刊行物である特公昭51-39078号公報(以下「引用例2」という。)には,「半導体装置」(発明の名称)に関して,第1図?第5図とともに,次の記載がある。
「第3図はこのような本発明に係る相補型MIS-ICの構成例を平面的に示すもので図中Sはソース領域を,Dはドレイン領域を,Gはゲート電極部を,また矢印は正孔および電子の流れ方向をそれぞれ示す。」(第2頁第3欄第18行?第22行)
「第5図においそ⊥[100]と印した破線はNチャンネルの場合[100]に垂直な方向での電子の易動度を意味し,Pチャンネルの場合の//[100]は,平行方向の正孔易動度を意味する。[310]から[100]方向へ約11°(正確には11°18’)の面は810面であり,又,[310]から[100]方向へ約16°(正確には15°15’)の面の320面との間ではPチャンネル,Nチャンネル夫々の場合[100]方向に垂直であるか平行であるかにより易動度に異方が生じる。100面,110面では周知の通り異方性は生ぜず,近傍面では実用的に異方性はほとんど生じない。かくしてPチャンネルおよびNチャンネルを同一結晶面に設けて成る相補型MOS-ICにおいてはそれら両チャンネルを上記特定結晶面に互いに直角方向をなす位置に設け且つそれらの正孔および電子の流れ主方向を上記易動度を考慮して選択することにより,良好な性能,応答性を発揮することになる。」(第2頁第4欄第5行?第24行)
そして,第3図には,PチャンネルMOSトランジスタとNチャンネルMOSトランジスタとを,両チャンネルが互いに直角方向をなすように配置していることが見て取れる。

(3)本願補正発明と引用発明との対比
ア 本願補正発明と引用発明を対比すると,引用発明の「酸化膜層2」,「酸化膜層2の上面側」及び「酸化膜層2の下面側」は,それぞれ本願補正発明の「絶縁層」,「絶縁層の第1の側面上」及び「絶縁層の第2の側面上」に相当する。また,引用発明の「シリコン基板である支持基板1」及び「半導体装置」は,それぞれ本願補正発明の「基板」及び「半導体デバイス」に相当することは明らかである。
イ (100)面と(001)面は結晶面としては等価な面であり,引用発明の「素子形成領域」は本願補正発明の「シリコン活性領域」に相当するから,引用発明において,「結晶方位が＜100＞方向であると共に(100)面の上面を有する複数の素子形成領域を含む,シリコン層からなるSOI層3」を含むことは,本願補正発明において,「結晶方位が＜100＞方向であると共に(001)面の上面を有する第1および第2のシリコン活性領域」を含むことに実質的に相当する。
ウ 結晶方位の＜100＞は,[100],[010],[001]の結晶的に等価な方向をまとめて表現したものであり,＜100＞方向の一つを,[010]方向とみなすことができることは明らかであるから,引用発明において,トランジスタが「チャネルの方向はSOI層の結晶方位＜100＞に平行になるよう配置され」ることは,本願補正発明において,第1のトランジスタが「第1のシリコン活性領域の[010]方向と平行な第1のソース-ドレイン方向を有」することに相当する。なお,引用発明の「ソース活性層5」及び「ドレイン活性層5」が,本願補正発明の「ソース領域」及び「ドレイン領域」に相当することは,自明のことである。
エ 引用発明において,支持基板1が「前記SOI層3の結晶方位＜100＞の方向とは異なる,結晶方位＜110＞を有する」ことは,本願補正発明において,基板が「前記第1および第2のシリコン活性領域の＜100＞方向からずれている結晶方位を有する」ことに相当する。

オ したがって,本願補正発明と引用発明とを対比すると,両者は,
「絶縁層,
前記絶縁層の第1の側面上に位置し,結晶方位が＜100＞方向であると共に(001)面の上面を有する第1および第2のシリコン活性領域と,
前記第1のシリコン活性領域の上に第1のゲート電極を形成し,前記第1のシリコン活性領域の[010]方向と平行な第1のソース-ドレイン方向を有しつつ,前記第1のゲート電極の相反する側の前記第1のシリコン活性領域中に第1のソース領域および第1のドレイン領域を有する第1のトランジスタと,
前記絶縁層の第2の側面上に位置し,前記第1および第2のシリコン活性領域の＜100＞方向からずれている結晶方位を有する基板と
を含む半導体デバイス。」
である点で一致し,次の点で相違する。

〈相違点〉
本願補正発明は,「前記第2のシリコン活性領域の上に第2のゲート電極を形成し,前記第2のシリコン活性領域の[100]方向と平行な第2のソース-ドレイン方向を有しつつ,前記第2のゲート電極の相反する側の前記第2のシリコン活性領域中に第2のソース領域および第2のドレイン領域を有し,前記第2のソース-ドレイン方向は前記第1のソース-ドレイン方向に対し垂直である第2のトランジスタ」を含むのに対して,引用発明は,「いずれにおいてもチャネルの方向はSOI層の結晶方位＜100＞に平行になるよう配置され」た複数のトランジスタを有するものの,上記の第2のトランジスタの構成は明示されていない点。

(4)相違点についての検討
ア 引用例1の図1,図5等の平面図において,結晶方位＜100＞を示す矢印線が十字状に記載されていることから明らかなように,結晶方位＜100＞は,互いに垂直な2つの等価な方向を含んでおり,結晶面を(001)面としたとき,この2つの方向が[100]方向と[010]方向であることは,当業者にとって自明のことである。
したがって,引用発明において,「いずれにおいてもチャネルの方向はSOI層の結晶方位＜100＞に平行になるよう配置」することは,チャネルの方向(ソース-ドレイン方向)を[100]方向又は[010]方向に平行とすることを含むものである。
イ また,引用例2の第3図には,PチャンネルMOSトランジスタとNチャンネルMOSトランジスタとを,両チャンネルが互いに直角方向をなすように配置することが開示されている。
引用例2においては,良好な特性を得るために(001)面とは異なる面を選択することも記載されているが,第5図には,各種結晶面における,NチャンネルとPチャンネルの,[100]方向と水平及び垂直な方向での正孔・電子の易動度の測定結果が示されており,その一つの結晶面として(001)面において,P及びNチャンネルを[100]方向と水平及び垂直に配置した結果が示されている。また,引用例2には,100面では,[100]方向に垂直であるか水平であるかにより易動度に異方性が生じないことが周知であること(第4欄第15行?第17行参照)も記載されている。
すなわち,引用例2の記載によれば,MOSトランジスタのチャンネルを,(001)面において,[100]方向と,[010]方向([100]方向に垂直な方向)に配置することが周知な程度に行われていたといえ,第3図を参照すれば,2つのMOSトランジスタを,同一結晶面にチャンネルが互いに直角方向をなす位置に設けることが,一つの配置手段として開示されているといえる。
ウ さらに,以下の周知例から明らかなように,MOSトランジスタを所定の結晶方向に配置する際に,互いにチャネル方向が垂直な2つの方向を選択することは,従来から行われている周知技術にすぎない。
周知例(特開2002-134374号公報,平成14年5月10日公開)
「【0005】そして,SOI層3には,MOS(Metal Oxide Semiconductor)トランジスタTR1,TR2等のデバイス,およびそれらデバイス間を接続する配線などを含む半導体装置が形成される。なお,支持基板側ウェハ1およびSOI層3にはそれぞれ,結晶方位＜110＞の方向にノッチ1a,3aが形成されている。また,図17ではウェハ面内の結晶方位＜100＞および＜110＞をも合わせて表示している。
【0006】従来のSOIウェハにおいては,MOSトランジスタのソース/ドレイン間のチャネル方向が結晶方位＜110＞と平行になるように配置されるのが一般的であった。図17中のMOSトランジスタTR1,TR2がその一例である。なお,MOSトランジスタTR1,TR2中に示された記号Sはソースを,記号Dはドレインを,記号Gはゲートを,それぞれ示す。」
そして,図17には,いずれもチャネル方向が結晶方位＜110＞と平行になるように配置されたMOSトランジスタとして,互いにチャネル方向が垂直の関係にある2つのMOSトランジスタ(TR1,TR2)が記載されている。
エ よって,上記アないしウによれば,複数のMOSトランジスタを「いずれにおいてもチャネルの方向はSOI層の結晶方位＜100＞に平行になるよう配置」する際に,一つのMOSトランジスタを[010]方向と平行な第1のチャネル方向を有するように配置し,他のMOSトランジスタを[010]方向と垂直な方向,すなわち,[100]方向と平行な第2のチャネル方向を有するように配置することは,当業者が格別の困難性もなくなし得ることと認められる。
オ そうすると,引用発明において,第1のトランジスタと異なるトランジスタを,第1のトランジスタと垂直に,[100]方向と平行な第2のソース-ドレイン方向を有するように配置し,本願補正発明のように「前記第2のシリコン活性領域の上に第2のゲート電極を形成し,前記第2のシリコン活性領域の[100]方向と平行な第2のソース-ドレイン方向を有しつつ,前記第2のゲート電極の相反する側の前記第2のシリコン活性領域中に第2のソース領域および第2のドレイン領域を有し,前記第2のソース-ドレイン方向は前記第1のソース-ドレイン方向に対し垂直である第2のトランジスタ」を含む構成することは,当業者が容易になし得たことである。
カ また,この配置により,本願補正発明が奏する効果も,当業者が予測し得る程度のものにすぎない。

(5)小括
したがって,本願補正発明は,引用例1,2に記載された発明及び周知技術に基づいて,当業者が容易に発明をすることができたものであるから,特許法第29条第2項の規定により,特許出願の際独立して特許を受けることができないものである。
なお,審判請求人は,審判請求書の請求の理由において,引用例1の図29を参照して,引用例1のNチャンネルMOSトランジスタのソース-ドレイン方向と,PチャンネルMOSトランジスタのソース-ドレイン方向は,45°の角度に配置されており,本願発明とはその構成が明らかに相違する旨主張しているが,上記(2)で検討したとおり,引用例1には,トランジスタを,いずれにおいてもチャネルの方向はSOI層の結晶方位＜100＞に平行になるよう配置することが記載されているから,上記主張は失当といわざるを得ない。

(6)独立特許要件についてのむすび
以上のとおり,請求項1についての補正を含む本件補正は,平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第5項において準用する同法第126条第5項に違反するので,同法第159条第1項において読み替えて準用する同法第53条第1項の規定により却下すべきものである。

第3 本願発明について
1 本願発明
上記のとおり,本件補正は却下されたので,本願発明(本件補正前の特許請求の範囲の請求項1に係る発明)は,前記第2,1(1)アに摘記したとおりのものである。

2 引用例の記載と引用発明
引用例1,2の記載及び引用発明は,前記第2,3(2)で認定したとおりである。

3 対比・判断
前記第2,1(3)及び2(1)で検討したように,本願補正発明は,本件補正前に記載した発明特定事項を更に限定するものである。
そうすると,本願発明の構成要素をすべて含み,これを更に限定したものである本願補正発明が,前記第2,3で検討したように,引用例1,2に記載された発明及び周知技術に基づいて,当業者が容易に発明をすることができたものであるから,この限定をなくした本願発明も,同様の理由により,引用例1,2に記載された発明及び周知技術に基づいて,当業者が容易に発明をすることができたものであるから,特許法第29条第2項の規定により特許を受けることができない。

第4 結言
以上のとおり,本願発明(請求項1に係る発明)は特許法第29条第2項の規定により特許を受けることができないから,その余の請求項について検討するまでもなく,本願は拒絶をすべきものである。
よって,結論のとおり審決する。
 
審理終結日 2011-05-17 
結審通知日 2011-05-23 
審決日 2011-06-03 
出願番号 特願2005-217268(P2005-217268)
審決分類 P 1 8・ 57- Z (H01L)
P 1 8・ 575- Z (H01L)
P 1 8・ 121- Z (H01L)
最終処分 不成立  
前審関与審査官 宇多川 勉  
特許庁審判長 齋藤 恭一
特許庁審判官 小川 将之
近藤 幸浩
発明の名称 半導体デバイス  
代理人 牛木 護  

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