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審決分類 審判 査定不服 2項進歩性 特許、登録しない(前置又は当審拒絶理由) G06F
管理番号 1252571
審判番号 不服2009-18942  
総通号数 148 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2012-04-27 
種別 拒絶査定不服の審決 
審判請求日 2009-10-05 
確定日 2012-02-20 
事件の表示 平成10年特許願第169414号「多ポートバーストDRAMシステム」拒絶査定不服審判事件〔平成11年 6月22日出願公開、特開平11-167627〕について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 1.手続の経緯

本願は、平成10年4月30日(パリ条約による優先件主張 1997年4月30日 オーストラリア連邦(AU))に出願されたものであって、平成20年9月12日付け拒絶理由通知に対して平成20年11月18日付けで手続補正がなされたが、平成21年6月26日付けで拒絶査定がなされ、これに対して平成21年10月5日付けで拒絶査定不服審判が請求されるとともに、同日付けで手続補正がなされたものである。
審判合議体は、平成23年6月6日付けで拒絶理由を通知し、これに対し、平成23年8月9日付けで意見書及び手続補正書が提出されている。

2.本願特許請求の範囲

本願の発明は平成23年8月9日付け手続補正書により補正された特許請求の範囲の請求項1ないし13に記載されたものと認められるところ、請求項1に係る発明は以下のとおりである。
(以下、これを「本願発明」とする。)

[本願発明]
多ポートバーストダイナミックランダムアクセスメモリ(DRAM)システムであって、
メモリアレイと、
前記メモリアレイを制御するコントローラと、
前記メモリアレイにデータを書き込むための複数の書き込みポートと、
前記メモリアレイからデータを読み出すための複数の読み出しポートと、
前記メモリアレイと前記複数の読み出しポートのそれぞれとの間に配置され、データワード数がプリセットされ、前記メモリアレイから読み出されたデータを一時的に記憶する複数の先入れ先出し(FIFO)出力バッファと、
前記複数の書き込みポートのそれぞれに後続して配置され、データワード数がプリセットされ、前記メモリアレイに書き込まれる前にデータを一時的に記憶する複数の先入れ先出し(FIFO)入力バッファと、
前記複数の読み出しポート及び前記複数の書き込みポートによる前記メモリアレイへのアクセスを、現在のアクセスにおいて前記プリセットされている数のデータワードが転送されるまで割り込まれないように調停し、前記プリセットされている数のデータワードが転送された後で現在のアクセスが割り込まれた場合には、当該割り込みの終了後に、割り込まれた前記現在のアクセスを割り込まれた時点のアドレスから再開可能とする調停手段と、
を有する多ポートバーストDRAMシステム。

3.審判合議体による拒絶理由通知

当審において平成23年6月6日付けで通知した拒絶理由の内、[理由2]は以下のとおりである。

[理由2]
「 本件出願の全請求項に係る発明は、その出願前日本国内または外国において頒布された下記の刊行物に記載された発明に基づいて、その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許を受けることができない。


1.特開平2-281356号公報
3.特開平5-233422号公報
4.特開昭61-99996号公報

刊行物1には、特にその第9?11図からも理解できるように、共有メモリと、前記共有メモリを制御する共有メモリ制御回路と、前記共有メモリにデータを入出力する複数のCPUと、前記共有メモリと前記複数のCPUのそれぞれとの間に配置され、所定のワード数の容量を有し、前記共有メモリから読み出しされたデータを一時的に記憶する複数のリードFIFOと、前記複数のCPUのそれぞれに後続して配置され、所定のワード数の容量を有し、前記共有メモリに書き込まれる前にデータを一時的に記憶する複数のライトFIFOと、前記複数のCPUによる共有メモリへのアクセスの調停を行う共有メモリ制御回路と、前記複数のリードFIFO及び前記複数のライトFIFOへの所定数のワードが入出力されたタイミングでアドレスを更新するアドレスカウンタ、を備えるCPUユニット(「回路ユニット1」という。)と共有メモリ部(「回路ユニット2」という。)で構成される共有メモリ装置の発明が記載されている。
刊行物1に記載された発明は、4ワード毎にデータの入出力を行い、当該ワードが入出力されるタイミングでアドレスを更新するものであることから、本願発明における「前記プリセットされている数のデータワードが転送されるまで割り込まれないように調停し、割り込まれた場合に、割り込まれた時点のアドレスから再開可能とする」機能を有するものであって、結局、刊行物1に記載された発明は本願発明のシステム全体と等価な動作機能を有するものであると言える。
本願発明と刊行物1に記載された発明とを対比すると、各回路ユニットの役割分担において両者は相違するものの、各回路ユニットの有する役割分担をどのようにするかは当業者が適宜選択し得る設計的事項にすぎず、刊行物1に記載された発明における回路ユニット1が備えるリードFIFO及びライトFIFO、アドレスカウンタを回路ユニット2側として回路ユニット間の役割分担を変更すると共に、当該回路ユニットの役割分担の変更に伴ってデータ入出力ポートを設けることによって本願発明の構成とすることは、当業者が格別の困難性なくしてなし得る程度の事項にすぎない。
したがって、本願発明は刊行物1に記載された発明から当業者が容易に想到し得たものと認められる。

なお、刊行物3には各命令プロセッサからのメモリ参照要求を選択して処理するセレクタが記載されており、刊行物4には上位アドレスカウンタと下位アドレスカウンタとを備えたDRAM制御装置が記載されている。」

4.引用刊行物に記載された発明

引用刊行物1(引用文献1:特開平2-281356号公報)には、図面とともに以下の(ア)?(エ)が記載されている。
なお、下線は当審において付した。

(ア)「(4)複数のCPUよりアクセスされる共有メモリと該共有メモリの入力データをラッチするライトデータラッチと前記共有メモリからの出力データをラッチするリードデータラッチと共有メモリバスを制御し前記ライトデータラッチおよび前記リードデータラッチを制御する共有メモリ制御回路とを有する共有メモリ部と、CPUと該CPUの入力データを記憶してその数を計数し入力順に出力するリードデータ記憶部と前記CPUからの出力データを記憶してその数を計数し入力順に出力するライトデータ記憶部と前記リードデータ記憶部または前記ライトデータ記憶部のデータ数の計数値と前記CPUのアドレスロード信号に基づきアドレスを出力するアドレスカウンタと前記CPUのバスと前記共有メモリバスとの接続を前記共有メモリ制御回路の制御に対応して制御し前記リードデータ記憶部と前記ライトデータ記憶部と前記アドレスカウンタとを制御するインターフェース制御とを有するCPUユニットとを備えたことを特徴とする共有メモリ装置。」
(第1頁右下欄第18行?第2頁左上欄第17行)

(イ)「以下、本発明の実施例を第1図?第11図を用いて説明する。
第1図?第2図は第1実施例を示し、第1図は本実施例のブロック図を示し第2図は第1図のタイムチャートを示す。
第1図においては、共有メモリ部1と1つのCPUユニット2の取り合いを示しているが、CPUユニット2は複数個共有メモリアドレスバス31および共有メモリデータバス32に接続しているものとする。
共有メモリ部1は、共有メモリ10と、共有メモリ10へのデータの入出力を制御するスリーステートバッファであるライトデータバッファ12,リードデータバッファ13と、共有メモリアドレスバス31,共有メモリデータバス32のバス調停を行いライトデータバッファ12,リードデータバッファ13を制御する1つのLSIで構成された共有メモリ制御回路11から構成されている。
CPUユニット2は、CPU20と、CPUアドレスバス25を制御するスリーステートバッファであるアドレスバッファ24,CPUデータバス26を制御するスリーステートバッファであるライトデータバッファ22,リードデータバッファ23と、共有メモリアドレスバス31、共有メモリデータバス32を制御する共有メモリ制御回路11と調整し、ライトデータバッファ22,アドレスバッファ24を制御するインターフェース制御回路21から構成される。第13図に示した従来例との大きな相違は、共有メモリ制御回路11が、バス調停を1つのLSIとして行っていることである。
次に第2図を用いて動作を説明する。
CPUユニット2がCPU-1,CPU-2,CPU-3と3つある場合を示しているが、3つに限定されることはない。CPU-1?CPU-3はそれぞれバス要求を共有メモリ部1にバス要求信号線301を介して行う。共有メモリ制御回路11よりまずCPU-1に対してCPU-1バス使用許可が出されるとCPU-1のインタフェース制御回路21はaのタイミングでバッファイネーブル信号線203によりアドレスバッファ24をイネーブルとしライト時にはライトデータバッファ22もイネーブルとする。bのタイミングは後述するバスサイクル終了信号の立ち上がりのクロック時であり、CPU-1パス使用許可信号をインアクティブとする。c,dおよびe,fはそれぞれCPU-2,CPU-3のバス使用許可信号に対する同様のタイミングである。共有メモリ制御回路11から出力されるバスサイクル終了信号のgのタイミングで共有メモリ制御回路11内のバス調停ロジックはバスの終了準備を始め、次のクロックで上述したCPU-1バス使用許可をbのタイミングでインアクティブにすると共にhのタイミングでバス調停を行う。i,jおよびk,lはそれぞれCPU-2,CPU-3に対する同様のタイミングである。各CPUユニットのバスサイクルは6サイクルとなりその内訳はAのアドレスデコード期間、Bのメモリアクセスからバスサイクル終了信号完了までの期間、CのCPUがバスを切り離しバスの使用権を放棄し調停を行う期間よりなる。これを前述した第14図の場合と比較すると3サイクル短縮されている。そして、バス同期クロックを10MHz,メモリアクセスタイムを200nsecとして従来例と同じ条件とするとバスサイクルタイムは600nsecになる。これはバス調停を共有メモリ制御回路11の1個のLSIで一括して行うことにメリットである。さらに、1個のLSIで行うことにより調停周波数(バス同期クロック)を高周波化できるので高速化が可能となる。」
(第5頁左下欄第6行?第6頁右上欄第13行)

(ウ)「次に第6図?第8図により第3実施例を説明する。第6図は本実施例のブロック図を示し第7図はライト時のタイムチャートであり第8図はリード時のタイムチャートである。
第1実施例の第1図と本実施例の第6図との相違は、共有メモリ部1のライトデータバッファ12をライトデータラッチ14に変え、リードデータバッファ13をリードデータラッチ15に変更し、CPUユニット2のライトデータバッファ22をライトFIFO28に変え、リードデータバッファ23をリードFIFO29に変更した点である。また共有メモリはニブルモード制御回路付DRAMとしている。
第7図によりライト時の動作を説明する。CPU-1パス要求、CPU-2バス要求が出されると共有メモリ制御回路11はCPU-1パス使用許可、CPU-2バス使用許可をする。タイミングaでインターフェース制御回路21はアウトプットイネーブル信号線によりライトFIFO28の出力をハイインピーダンス状態から出力状態にし、バッファイネーブル信号線203によりアドレスバッフアラをアクティブにする。bのタイミングで後述するバスサイクル終了信号の立ち下がりより1サイクル後にCPU-1バス使用許可信号はインアクティブとなる。次に共有メモリのニブルモード制御回路よりRAS信号と、これに続いてCAS信号が出力されCAS信号の立ち下がりc,d,e,fのタイミングで共有メモリ制御部11はFIFOクロック線304を介してインタフェース制御回路21にFIFOクロック信号を送り、インタフェース制御回路21はFIFOシフトアウト信号を出力するとライトFIFO28はg,h,i,jのタイミングでデータをシフトアウトすると共にライトデータラッチ14もc,d,e,fのタイミングでライトデータをラッチする。バスサイクル終了信号にのタイミングでCPU-1にバスサイクルの終了を通知し1サイクル後のlのタイミングでCPU-1がバスサイクルの終了を認識するしないにかかわらずバスサイクル終了信号をインアクティブにすると共にCPU-1のバス使用許可をbのタイミングでインアクティブにする。本実施例の場合CPU-1,CPU-2のバスサイクルは11サイクルでありバス同期クロックを20MHzとするとバスサイクルは550nsecとなる。
次に第8図によりリード時の動作を説明する。
リード時はリードデータラッチ15,リードFIF029が使用される点が異なる外はライト時と同様である。
バスサイクルは12サイクルとなり、バス同期クロックを20MHzとすると600nsecとなる。
ニブルモードは1度に4ワードのデータをアクセスし、しかもそのアクセスタイムが早いという特徴がある。このアクセスタイムはCPUのサイクルタイムの数分の1でありCPUは効率的にニブルモードデータにアクセスできない。このため逆にCPUに合わせてニブルモードのサイクルタイムを遅くすると1アクセスの共有メモリ占有時間が大きくなり全体アクセス効果が低下する。そこで本実施例のようにライトFIFO,リードFIFOを設けることによりCPUおよび共有メモリの効率を最大とすることができる。」
(第5頁左下欄第19行?右上欄第2行)

(エ)「次に第9図?第11図を用いて第4実施例を説明する。
第9図は第4実施例のブロック図を示し、第10図はライト時、第11図はリード時のタイムチャートを示す。本実施例のブロック図と第3実施例のブロック図(第6図)との相違はCPUユニット2にアドレスカウンタ30が設けられ、ライトFIFO28,リードFIFO29で計数したデータ数が4ワードになる毎にアドレスロード信号を用いてアドレスを生成する点である。
次に第10図によりライト時の動作を説明する。
FIFO入力可信号(ライトレディ)がHである時CPU20はライトFIFO28にデータをライトする。CPUFIFOライト信号のa,b,c,dのタイミングで1ワードずつ計4ワードのデータがライトFIFO28に書き込まれる。すると、CPUはバス要求を出し、その後、共有メモリ制御回路11から、CPUバス使用許可がeのタイミングででる、ライトデータラッチ14にRAS信号とこれに続くCAS信号のf,g,h,iのタイミングでラッチされる。f,g,h,iのタイミングでラッチされるとライトFIF028は空くのでa1,b1,c1,d1のタイミングでライトFIFO列に次の4ワードが入力され、ライトPIF028はほぼ連続的にデータを入出力することができる。CAS信号の4つ目の信号が立ち上がったときアドレスカウンタ加算信号がjのタイミングで立ち下がり、アドレスカウンタ30に4を加算してアドレスを更新させ、次の4ワードがライトFIFO28に入力されるまで待ち、次のCPUバス使用許可信号出力する。
上述の説明から明らかなようにCPU20は高速なニブルモードアクセスを使用して共有メモリにアクセスするため、はとんど待ち時間なしでライトFIFO28から入出力を行うことができ、通常のアクセスの2?3倍の高速アクセスが可能となる。
第11図によりリード時の動作を説明する。FIFO出力可信号がHのときCPU20はリードFIFO29からデータをリードする。本実施例ではリードFIFO29の容量は8ワードとする。CPUバス使用許可のiのタイミングでバスの使用を開始し、リードFIFO29が最初空であるので、RAS信号とCAS信号l,m,n,oのタイミングでリードデータラッチ15へ、リードラッチ15からリードFIFO29へ、データの伝送を行い4ワードを読み込む。4ワード読み込んだところでtのタイミングでアドレスカウンタ加算信号が出力されアドレスカウンタ30に4を加算してアドレスを更新する。リードFIFO29はさらに4ワードの空きがあるのでCPUバス使用許可信号のjのタイミングでバスの使用を開始し、CAS信号p,q,r,sのタイミングでリードデータラッチ15およびリードFIFO29は4ワードを入出力する。一方CPUFIFOリード信号aのタイミングからリードFIFO29のデータを読出しb,c,e,f,hのタイミングで8ワードを読み出してゆく。CPUバス使用許可信号kのタイミングではリードFIFO29はa?eのタイミングで4ワード以上読み出しており4ワードの空きが出きたので次のサイクルのバスの使用を開始する。以上のようにCPU20はリードFIFO29から連続的にデータを読み出してゆくことが可能となる。本実施例によればCPU20からライトFIFO28,リードFIFO29,を見た場合、これらのFIFOから連続的にデータを入出力できることから超大容量のFIFOを設けたのと同等の効果を奏することになる。」
(第7頁右下欄第4行?第8頁左下欄第11行)

上記(エ)及び引用刊行物1の第9?11図(第4実施例の説明)には、単一のCPUによる共有メモリへのメモリアクセスの動作が記載されているものの、複数のCPUによる共有メモリへのメモリアクセスの調停動作については記載されていない。
しかしながら、上記(イ)及び引用刊行物1の第2図(第1実施例の説明)には、

(オ)CPU1による共有メモリへのメモリアクセスを、CPU1のメモリアクセス中においてCPU2のメモリアクセスを行わないようにし、CPU1のメモリアクセスの後でCPU2のメモリアクセスされた場合には、当該CPU2のメモリアクセスの終了後にCPU1のメモリアクセスを行う動作。
が記載されている。

引用刊行物1に記載された各実施例は、複数CPUによる共有メモリへのメモリアクセスの調停動作を行う共有メモリ装置に関するものであることから、上記(エ)及び引用刊行物1の第9?11図に記載された第4実施例の共有メモリ装置も上記(オ)の第1実施例と同じ調停動作を行うものであることが実質的に記載されている。

したがって、これらを総合すると、引用刊行物1には、次の(カ)なる発明が記載されている。
(以下、これを「引用発明」とする。)

[引用発明]
(カ)複数のCPUよりアクセスされるニブルモード制御回路付DRAMとされた共有メモリと、共有メモリアドレスバス、共有メモリデータバスのバス調停を行う共有メモリ制御回路とを有する共有メモリ部と、
CPUと、該CPUの入力データを記憶してその数を計数し入力順に出力するリードデータFIFOと、前記CPUからの出力データを記憶してその数を計数し入力順に出力するライトデータFIFOと、前記リードデータFIFOまたは前記ライトデータFIFOのデータ数で計数したデータ数が4ワードになる毎に前記CPUのアドレスロード信号に基づきアドレスを出力するアドレスカウンタと、前記CPUのバスと前記共有メモリバスとの接続を前記共有メモリ制御回路の制御に対応して制御し前記リードデータFIFOと前記ライトデータFIFOと前記アドレスカウンタとを制御するインターフェース制御回路とを有するCPUユニットと、
を備え、
CPU1による共有メモリへのメモリアクセスを、CPU1のメモリアクセス中においてCPU2のメモリアクセスを行わないようにし、CPU1のメモリアクセスの後でCPU2のメモリアクセスされた場合には、当該CPU2のメモリアクセスの終了後にCPU1のメモリアクセスを行う調停動作を行う
共有メモリ装置。

5.本願発明と引用発明との対比

本願発明と引用発明(カ)とを対比する。

引用発明は、「複数のCPU」と「共有メモリ」との間でバースト状に発生するデータのリード又はライトを行うものであって、当該「共有メモリ」自体がDRAMで構成されるものであって本願発明の「メモリアレイ」に相当するものであることから、引用発明と本願発明とは「バーストダイナミックランダムアクセスメモリ(DRAM)システム」であって、「メモリアレイ」を備えるものである点で一致する。

引用発明の「共有メモリ制御回路」と「インターフェース制御回路」は協働して「複数のCPU」と「共有メモリ」との間のデータのリード又はライトを制御するものであるから、引用発明は、本願発明の「メモリアレイを制御するコントローラ」を備えるものであると言える。

引用発明の「リードデータFIFO」及び「ライトデータFIFO」は、「複数のCPU」と「共有メモリ」との間に配置され、それぞれ「4ワードのデータ」のリード又はライトを行うものであって、且つ、「FIFO」がデータを一時的に記憶する機能を備えることは当業者の技術常識であることから、引用発明の「リードデータFIFO」及び「ライトデータFIFO」は、本願発明の「データワード数がプリセットされ、前記メモリアレイから読み出されたデータを一時的に記憶する複数の先入れ先出し(FIFO)出力バッファ」及び「データワード数がプリセットされ、前記メモリアレイに書き込まれる前にデータを一時的に記憶する複数の先入れ先出し(FIFO)入力バッファ」にそれぞれ相当する。

引用発明の「共有メモリへのメモリアクセス」は本願発明の「メモリアレイへのアクセス」に相当し、引用発明の「CPU1のメモリアクセス」及び「CPU2のメモリアクセス」は本願発明の「現在のアクセス」及び「割り込み」にそれぞれ相当する。
引用発明は「CPU1のメモリアクセス中においてCPU2のメモリアクセスを行わない」もの、すなわち、「CPU1」から「4ワードのデータ」のリード又はライトが行われるまで、「CPU2」から割り込まれないようにするものであることから、引用発明と本願発明とは「現在のアクセスにおいて前記プリセットされている数のデータワードが転送されるまで割り込まれないように」動作するものである点で一致する。
また、引用発明は「前記リードデータFIFOまたは前記ライトデータFIFOのデータ数で計数したデータ数が4ワードになる毎に前記CPUのアドレスロード信号に基づきアドレスを出力するアドレスカウンタ」を備え、「CPU1のメモリアクセスの後でCPU2のメモリアクセスされた場合には、当該CPU2のメモリアクセスの終了後にCPU1のメモリアクセスを行う」ものであるが、「当該CPU2のメモリアクセスの終了後にCPU1のメモリアクセスを行う」場合、「CPU1のメモリアクセス」のアドレスは「CPU2のメモリアクセス」によってリセットされる訳ではなく、「CPU2のメモリアクセス」が行われた時点のアドレスから更新されるものであることが当業者に明らかであって、引用発明もCPU2のメモリアクセスの終了後に、CPU1のメモリアクセスをCPU2のメモリアクセスされた時点のアドレスから再開可能に構成されているものであると言える。
よって、引用発明と本願発明とは「前記プリセットされている数のデータワードが転送された後で現在のアクセスが割り込まれた場合には、当該割り込みの終了後に、割り込まれた前記現在のアクセスを割り込まれた時点のアドレスから再開可能とする」ものである点で一致する。

したがって、引用発明における構成要素を本願発明において用いられる用語に置き換えれば、本願発明と引用発明は以下の点で一致、あるいは相違する。

[一致点]
(キ)(多ポート)バーストダイナミックランダムアクセスメモリ(DRAM)システムであって、
メモリアレイと、
前記メモリアレイを制御するコントローラと、
(前記メモリアレイにデータを書き込むための複数の書き込みポートと、
前記メモリアレイからデータを読み出すための複数の読み出しポートと、
前記メモリアレイと前記複数の読み出しポートのそれぞれとの間に配置され、)データワード数がプリセットされ、前記メモリアレイから読み出されたデータを一時的に記憶する複数の先入れ先出し(FIFO)出力バッファと、
(前記複数の書き込みポートのそれぞれに後続して配置され、)データワード数がプリセットされ、前記メモリアレイに書き込まれる前にデータを一時的に記憶する複数の先入れ先出し(FIFO)入力バッファと、
(前記複数の読み出しポート及び前記複数の書き込みポートによる)前記メモリアレイへのアクセスを、現在のアクセスにおいて前記プリセットされている数のデータワードが転送されるまで割り込まれないように調停し、前記プリセットされている数のデータワードが転送された後で現在のアクセスが割り込まれた場合には、当該割り込みの終了後に、割り込まれた前記現在のアクセスを割り込まれた時点のアドレスから再開可能とする調停手段と、
を有する(多ポート)バーストDRAMシステム。

[相違点]
(ク)本願発明は、「複数の書き込みポート」及び「複数の読み出しポート」を備えた「多ポート」のシステムとして、「メモリアレイ」と「読み出しポート」との間に「先入れ先出し(FIFO)出力バッファ」を配置し、「メモリアレイ」と「書き込みポート」との間に「先入れ先出し(FIFO)入力バッファ」を配置するものであるのに対し、引用発明は、「CPUユニット」及び「共有メモリ部」を備えた「共有メモリ装置」として、「共有メモリ」と「CPU」との間に「ライトデータFIFO」及び「リードデータFIFO」を備えるものであって、前記「書き込みポート」及び「読み出しポート」を備えるものではない点。

6.当審の判断

上記相違点(ク)について検討する。

共有メモリを用いたシステムにおいて、複数の書き込みポートと複数の読み出しポートを設けて多ポートのシステムとすることは周知慣用された技術であって(例えば、本願出願前周知の技術事項を示す文献である特開平8-335944号公報に、そのような技術が記載されている。)、当該書き込みポート及び読み出しポートをシステム内のいずれの箇所に配置するかは当業者が適宜選択し得る設計的事項にすぎない。
してみれば、引用発明に上記周知慣用された技術を適用して、複数の書き込みポート及び複数の読み出しポートを備えた多ポートの装置として、共有メモリと読み出しポートとの間にリードデータFIFOを配置し、共有メモリと書き込みポートとの間にライトデータFIFOを配置する本願発明の構成とすることは、当業者にとって想到困難な事項ではない。

したがって、本願発明は引用発明及び周知慣用された技術から当業者が容易に想到し得たものと認められる。

なお、審判請求人は、平成23年8月9日付け意見書において、
「例えば、第6ページ右上欄第6?9行、同ページ右下欄第13?15行、第7ページ左下欄第4?12行などの記載から明らかなように、刊行物1における共有メモリ制御回路11は、一定のバスサイクルが終了すると、次のバス調停を行います。
(中略)
しかしながら、刊行物1記載の共有メモリ制御回路11は、一定のバスサイクルが終了するごとにバス調停を行うものに過ぎず、刊行物1には、本願発明のように、現在のアクセスが、プリセットされている数のデータワードが転送されるまで割り込まれないように調停し、プリセットされている数のデータワードが転送された後では、現在のアクセスが割り込まれる(割り込みが許可される)ことが開示も示唆もされていません。」と主張している。

しかしながら、上記主張における「第6ページ右上欄第6?9行、同ページ右下欄第13?15行、第7ページ左下欄第4?12行などの記載」は、引用刊行物1の「第1実施例」?「第3実施例」に関する記載であって、前記「4.引用刊行物に記載された発明」の欄で検討したように、引用刊行物1の「第4実施例」の共用メモリ装置は、上記(オ)の調停動作を行うものであることから、「刊行物1には、本願発明のように、現在のアクセスが、プリセットされている数のデータワードが転送されるまで割り込まれないように調停し、プリセットされている数のデータワードが転送された後では、現在のアクセスが割り込まれる(割り込みが許可される)ことが開示も示唆もされていません。」とする審判請求人の主張は採用することができない。

7.むすび

以上のとおり、本願発明は、引用刊行物1に記載された発明及び周知慣用された技術に基づいて、当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許を受けることができない。
したがって、残る請求項2ないし13に係る発明について特に検討するまでもなく、本願は拒絶すべきものである。

よって、原査定を取り消す、この出願は特許すべきものとする、との審決を求める、という本願審判請求の趣旨は認められないから、結論のとおり審決する。
 
審理終結日 2011-12-21 
結審通知日 2011-12-22 
審決日 2012-01-05 
出願番号 特願平10-169414
審決分類 P 1 8・ 121- WZ (G06F)
最終処分 不成立  
前審関与審査官 酒井 伸芳菅原 道晴真木 健彦  
特許庁審判長 板橋 通孝
特許庁審判官 溝本 安展
千葉 輝久
発明の名称 多ポートバーストDRAMシステム  
代理人 永川 行光  
代理人 高柳 司郎  
代理人 木村 秀二  
代理人 下山 治  
代理人 大塚 康弘  
代理人 大塚 康徳  

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