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審決分類 審判 査定不服 2項進歩性 特許、登録しない。 H01L
審判 査定不服 5項独立特許用件 特許、登録しない。 H01L
管理番号 1258844
審判番号 不服2010-29642  
総通号数 152 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2012-08-31 
種別 拒絶査定不服の審決 
審判請求日 2010-12-28 
確定日 2012-06-21 
事件の表示 特願2001-289505「高耐圧MOSトランジタ」拒絶査定不服審判事件〔平成15年 4月 4日出願公開、特開2003-100771〕について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 1.手続の経緯
本願は、平成13年9月21日の出願であって、平成22年9月6日に手続補正がなされ、同年9月21日付けで拒絶査定がなされ、それに対して、同年12月28日に拒絶査定に対する審判請求がなされるとともに、同日に手続補正がなされ、その後当審において、平成23年12月26日付けで審尋がなされ、平成24年3月12日に回答書が提出されたものである。

2.補正の却下の決定
【補正の却下の決定の結論】
平成22年12月28日になされた手続補正を却下する。

【理由】
(1)補正の内容
平成22年12月28日になされた手続補正(以下「本件補正」という。)は、補正前の特許請求の範囲の請求項1及び2を、補正後の特許請求の範囲の請求項1及び2に補正するとともに、明細書を補正するものであり、そのうちの補正前後の請求項は、以下のとおりである。

(補正前)
「【請求項1】 半導体基板と、
前記半導体基板上に絶縁膜を介して配置されるゲート電極と、
前記半導体基板の表層側に形成されるとともに、前記ゲート電極下は所定距離離間して配置される一対の第1の拡散層と、
前記第1拡散層の前記ゲート電極から離れた側にそれぞれ隣接するとともに、前記第1拡散層のそれよりも高い不純物濃度を有する一対の第2拡散層と、を有し、
一方の前記第1拡散層と前記一方の第1拡散層に隣接する第2拡散層とからソース領域が構成され、
他方の前記第1拡散層と前記他方の第1拡散層に隣接する第2拡散層とからドレイン領域が構成された高耐圧MOSトランジスタにおいて、
前記半導体基板における単位幅当りの最大基板電流が5μA/μm以下となるように、ドレイン領域の前記第1拡散層が前記ゲート電極と0.5μm以上重ねられて配置されており、該第1拡散層の肉厚寸法を前記第1拡散層と前記ゲート電極とが重なる長さの1/2以下としたことを特徴とする高耐圧MOSトランジスタ。
【請求項2】 前記第1拡散層の肉厚方向において、表層側の濃度が中層の濃度よりも低濃度とされていることを特徴とする請求項1記載の高耐圧MOSトランジスタ。」

(補正後)
「【請求項1】
半導体基板と、
前記半導体基板上に絶縁膜を介して配置されるゲート電極と、
前記半導体基板の表層側に形成されるとともに、前記ゲート電極下は所定距離離間して配置される一対の第1の拡散層と、
前記第1拡散層の前記ゲート電極から離れた側にそれぞれ隣接するとともに、前記第1拡散層のそれよりも高い不純物濃度を有する一対の第2拡散層と、を有し、
一方の前記第1拡散層と前記一方の第1拡散層に隣接する第2拡散層とからソース領域が構成され、
他方の前記第1拡散層と前記他方の第1拡散層に隣接する第2拡散層とからドレイン領域が構成された高耐圧MOSトランジスタにおいて、
前記半導体基板における単位幅当りの最大基板電流が5μA/μm以下となるように、ドレイン領域の前記第1拡散層が前記ゲート電極と0.5μm以上重ねられて配置されており、該第1拡散層の肉厚寸法を0.25μmとし、かつ、当該第1拡散層の肉厚方向において、表層側の濃度が中層の濃度よりも低濃度とされていることを特徴とする高耐圧MOSトランジスタ。
【請求項2】
前記第1拡散層の肉厚方向において、表層側の濃度が中層の濃度よりも低濃度とされており、該表層側の濃度を4E17cm^(-3)とし、該中層の濃度を7E17cm^(-3)としたことを特徴とする請求項1記載の高耐圧MOSトランジスタ。」

(2)補正事項の整理
(補正事項a)補正前の請求項1の「該第1拡散層の肉厚寸法を前記第1拡散層と前記ゲート電極とが重なる長さの1/2以下とした」を補正後の請求項1の「該第1拡散層の肉厚寸法を0.25μmとし、かつ、当該第1拡散層の肉厚方向において、表層側の濃度が中層の濃度よりも低濃度とされている」と補正すること。

(補正事項b)補正前の請求項2の「前記第1拡散層の肉厚方向において、表層側の濃度が中層の濃度よりも低濃度とされている」を、補正後の請求項2の「前記第1拡散層の肉厚方向において、表層側の濃度が中層の濃度よりも低濃度とされており、該表層側の濃度を4E17cm^(-3)とし、該中層の濃度を7E17cm^(-3)とした」と補正すること。

(3)新規事項追加の有無及び補正の目的の適否についての検討
(3-1)補正事項aについて
補正事項aは、補正前の請求項1に係る発明の発明特定事項である「第1拡散層の肉厚寸法」について、「第1拡散層の肉厚寸法を0.25μmとし、かつ、当該第1拡散層の肉厚方向において、表層側の濃度が中層の濃度よりも低濃度とされている」と限定的に減縮する事項を付加する補正である。
そして、この補正は、本願の願書に最初に添付した明細書の【0043】段落及び図7の記載に基づく補正である。
したがって、補正事項aは、平成14年法律第24号改正附則第2条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第3項の規定(以下「特許法第17条の2第3項」という。)に規定された新規事項の追加禁止の要件を満たしており、平成14年法律第24号改正附則第2条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第4項の規定(以下「特許法第17条の2第4項」という。)第2号に掲げられた特許請求の範囲の減縮を目的とするものである。

(3-2)補正事項bについて
補正事項bは、補正前の請求項1に係る発明の発明特定事項である「第1拡散層の肉厚方向にお」ける「表層側の濃度」と「中層の濃度」について、「表層側の濃度を4E17cm^(-3)とし、」「中層の濃度を7E17cm^(-3)とした」と限定的に減縮する事項を付加する補正である。
そして、この補正は、本願の願書に最初に添付した明細書の【0043】、【0044】段落及び図7の記載に基づく補正である。
したがって、補正事項bは、特許法第17条の2第3項に規定された新規事項の追加禁止の要件を満たしており、特許法第17条の2第4項第2号に掲げられた特許請求の範囲の減縮を目的とするものである。

(3)独立特許要件について
(3-1)はじめに
上記(2)において検討したとおり、本件補正は、特許法第17条の2第4項第2号に掲げる特許請求の範囲の減縮を目的とする補正を含むものであるから、本件補正が、平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第5項(以下「特許法第17条の2第5項」という。)において準用する同法第126条第5項の規定に適合するか否かについて、検討する。

(3-2)補正後の請求項1に係る発明
本件補正による補正後の請求項1及び2に係る発明は、平成22年12月28日になされた手続補正により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項1及び2に記載されている事項により特定されるとおりのものであって、そのうちの補正後の請求項1に係る発明(以下「補正後の発明」という。)は、その特許請求の範囲の請求項1に記載されている事項により特定される上記2.(1)の補正後の請求項1として記載したとおりのものである。

(3-3)引用刊行物
(3-3-1)原査定の拒絶の理由に引用され、本願の出願前である平成4年10月26日に日本国内で頒布された刊行物である特開平4-302434号公報(以下「引用刊行物1」という。)には、図1?8とともに、以下の事項が記載されている。なお、下線は、当合議体において付加したものである。(以下同様。)

「【0001】
【産業上の利用分野】この発明はLDD型絶縁ゲ-ト型電界効果トランジスタおよびその製造方法に係わり、特に高耐圧型のものに関する。
【0002】
【従来の技術】図8(a)は、従来の高耐圧型LDD-MOSFETの断面図、図8(b)および(c)はそれぞれ、図8(a)の断面における電子ポテンシャル分布図である。
【0003】まず、図8(a)の断面に示すように、基板100上には、酸化膜102を介してゲ-ト電極104が形成されている。また基板100内には、ゲ-ト電極104をマスクとして、ゲ-ト電極104に自己整合的に形成された低不純物濃度拡散領域106(以下低濃度ソ-スと称す)、108(低濃度ドレインと称す)がそれぞれ形成されている。また高不純物濃度拡散領域110(以下高濃度ソ-スと称す)、112(以下高濃度ドレインと称す)がそれぞれ、低濃度ソ-ス/ドレイン領域106、108に囲まれて基板100内に形成されている。
【0004】上記構成の高耐圧型LDD-MOSFETは、通常、ソ-ス?ドレイン間に約30V以上の高い電圧をかけて駆動されている。
【0005】しかし、上記構成のLDD-MOSFETを、高い電圧で駆動した場合、次のような欠点を有することが判明した。」
「【0008】第2の欠点は、ドレイン電圧が高く、ゲ-ト電圧が低い場合、今度は反対に、低濃度ドレイン108とチャネル114との間に高い電界が集中的にかかってしまうことである。図8(c)に、その電子ポテンシャル分布図を示す。同図中I線は、低濃度ドレイン108のうち、特にチャネル114近傍における電子ポテンシャルの傾きを示している。
【0009】この要因は、次のような点にある。図10(a)は図8(a)のゲ-ト電極近傍の拡大図、図10(b)は図10(a)における断面の表面濃度分布図である。ゲ-ト電極104に対して自己整合的に形成された低濃度ソ-ス/ドレイン106、108は、図10(b)に示すような表面濃度分布を持つ。またゲ-ト電極104とオ-バ-ラップした低濃度ソ-ス/ドレイン106、108の領域ｒでは、不純物イオンがゲ-ト電極104でマスクされるため、イオンがほとんど注入されない。従って、領域ｒは拡散した不純物によってのみ形成され、その領域ｒの表面濃度は、ゲ-ト電極104の下に延びるに従い、徐々に薄くなる。即ち、ゲ-ト電極104直下の低濃度ソ-ス/ドレイン106、108は、さらに低濃度化している。
【0010】このように、さらに低濃度化した領域ｒには、高い電界がかかりやすいため、図9(b)に示すような基板電流I_(SUB )が増大する。この基板電流I_(SUB )が増大すると、図9(c)に示す、一般にスナップバック現象として知られるトランジスタの耐圧劣化現象を引き起こす。
【0011】
【発明が解決しようとする課題】以上のように、従来の高耐圧型LDD-MOSFETでは、ソ-ス?チャネル(もしくはバックゲ-ト)間の電界集中に起因する電流駆動能力の劣化、およびドレイン?チャネル(もしくはバックゲ-ト)間の電界集中に起因する耐圧の劣化、という問題があった。
【0012】この発明は上記のような点に鑑みてなされたもので、その目的は、ソ-ス?チャネル(もしくはバックゲ-ト)間、およびドレイン?チャネル(もしくはバックゲ-ト)間の電界集中をともに緩和でき、電流駆動能力、耐圧の双方ともが劣化しにくいLDD型絶縁ゲ-ト型電界効果トランジスタと、その製造方法を提供することにある。」
「【0018】
【実施例】以下、図面を参照して、この発明を一実施例により説明する。
【0019】図1(a)は、この発明に係わる高耐圧型LDD-MOSFETの断面図、図1(b)および(c)はそれぞれ、図1(a)の断面における電子ポテンシャル分布図である。図2(a)は、図1(a)のゲ-ト電極近傍の拡大図で、図2(b)は、図2(a)の断面における表面濃度分布を示す図である。
【0020】まず、図1(a)、図2(a)それぞれの断面に示すように、P型シリコン基板あるいはP型ウェル領域より成る基体10上には、例えばシリコン酸化膜より成るゲ-ト絶縁膜12が形成されている。ゲ-ト絶縁膜12上には、例えばポリシリコンより成るゲ-ト電極14が形成されている。基体10内には、ゲ-ト電極14にオ-バ-ラップした領域Rを含む低濃度ソ-ス/ドレイン16、18がそれぞれ形成されている。
【0021】上記構成の高耐圧型LDD-MOSFETによれば、低濃度ソ-ス/ドレイン16、18に、ゲ-ト電極14とオ-バ-ラップする領域Rが設けられている。この領域Rでは、ゲ-ト電極104に電圧が印加されると、このゲ-ト電極104からの電界により、その近傍、特にチャネル24近傍のキャリア濃度が高められる。これにより、ソ-ス?チャネル(もしくはバックゲ-ト)間の電界が緩和される。
【0022】この状態を表す電子ポテンシャル分布図を図1(b)に示す。図1(b)は、ゲ-ト電圧およびドレイン電圧がともに高い場合である。同図に示す電子ポテンシャルの傾きを示すI線は、領域Rによってその傾きが従来よりも緩くなっており、ソ-ス?チャネル間の電界が緩和されたことを示している。
【0023】よって、ホットキャリアは発生しにくく、ホットキャリアのトラップを抑制できる。この結果、ソ-ス抵抗はほとんど増加しなくなり、電流駆動能力が劣化することもない。
【0024】また、ゲ-ト電圧が低く、ドレイン電圧が高い場合でも、図1(c)に示すように、電子ポテンシャルの傾きを示すI線の傾きが、従来より緩くなっており、電界が緩和されたことを示している。これは、図2(b)の表面濃度分布図に示すようにゲ-ト電極104直下の領域Rの不純物濃度が、従来の拡散によって得られた領域ｒ(図10参照)よりも高いため、上記同様に、キャリア濃度が高まり、その近傍の電界が緩和されるためである。
【0025】よって、基板電流がほとんど増加しなくなり、耐圧の劣化を抑制できる。
【0026】次に、上記高耐圧型LDD-MOSFETの製造方法について説明する。
【0027】図3?図7はそれぞれ、上記MOSFETを製造工程順に示した断面図である。図3?図7それぞれにおいて、(a)はパタ-ン平面図を示し、(b)は(a)中のb-b線に沿う断面図を示している。
【0028】まず、図3(a)および(b)に示すように、例えばN型シリコン基板8内に、P型ウェル領域10を形成する。次いで、LOCOS法を用いて、基板8の表面に、素子領域を分離するためのフィ-ルド酸化膜4を形成する。次いで、分離された素子領域の表面に、ゲ-ト絶縁膜となる酸化膜12を形成する。次いで、ホトレジストでチャネルイオン注入用のマスク(図示せず)を形成する。次いで、図示せぬホトレジストをマスクに、MOSFETのしきい値を制御するためのイオン注入を行う。注入された領域には、参照符号6を付す。
【0029】次いで、図4(a)および(b)に示すように、ホトレジストで、低濃度ソ-ス/ドレインを形成するためのイオン注入用のマスク(図示せず)を形成する。次いで、図示せぬホトレジストをマスクに、N型の不純物をイオン注入し、低濃度ソ-ス/ドレイン16、18となる注入領域を得る。
【0030】次いで、図5(a)および(b)に示すように、全面に、例えばCVD法により、ポリシリコン膜を形成する。次いで、ホトレジストでゲ-ト電極パタ-ン(図示せず)を、低濃度N型ソ-ス/ドレイン16、18にオ-バ-ラップするように形成する。次いで、図示せぬレジストパタ-ンをマスクにポリシリコン膜をエッチングして、ゲ-ト電極14を形成する。
【0031】次いで、図6(a)および(b)に示すように、ホトレジストで高濃度ソ-ス/ドレイン20、22を形成するためのイオン注入用のマスク(図示せず)を形成する。次いで、図示せぬホトレジストをマスクに、N型の不純物をイオン注入し、高濃度N型ソ-ス/ドレイン20、22となる注入領域を得る。次いで、ホトレジストでP型ガ-ドリング8を形成するためのイオン注入用のマスク(図示せず)を形成する。次いで、図示せぬホトレジストをマスクに、P型の不純物をイオン注入し、P型ガ-ドリング8となる注入領域を得る。
【0032】なお、高濃度N型ソ-ス/ドレイン20、22を、低濃度N型ソ-ス/ドレイン16、18で囲むように形成することにより、MOSFETの耐圧が向上する。またP型ガ-ドリングを形成することにより、隣接する図示せぬ素子に対して、寄生MOSFETの導通が防止される。」

そうすると、引用刊行物には、以下の発明(以下「刊行物発明」という。)が記載されているものと認められる。

「P型シリコン基板より成る基体10上に形成されたゲ-ト絶縁膜12と、前記ゲ-ト絶縁膜12上に形成されたゲ-ト電極14と、前記基体10内に形成され、前記ゲ-ト電極14にオ-バ-ラップした領域Rを含む低濃度ソ-ス/ドレイン16、18と、前記低濃度N型ソ-ス/ドレイン16、18で囲むように形成された高濃度N型ソ-ス/ドレイン20、22からなる、
高耐圧型LDD-MOSFET。」

(3-3-2)原査定の拒絶の理由に引用され、本願の出願前である平成6年1月21日に日本国内で頒布された刊行物である特開平6-13401号公報(以下「引用刊行物2」という。)には、図13、14とともに、以下の事項が記載されている。

「【0002】
【従来の技術】従来より、特にNchMOS型トランジスタでは、高信頼性をそなえるため、ゲート電極にサイドウォールを設けた後、高濃度のソース領域,ドレイン領域の注入を行うことにより、ドレイン領域のチャネル近くの濃度を積極的に低くしたLDD(Lightly Doped Drain )構造が用いられてきた。この構造では、低濃度ドレインがドレイン近傍の電界を緩和する役割を果たすので、ドレイン耐圧等に高い信頼性が得られる。しかし、これらのLDD構造のMOS型トランジスタは、一般に低濃度ドレインの大部分がゲート電極の外側に位置するため、ゲートの外側に位置した低濃度ドレインがピンチオフし高抵抗層になり、駆動電流の劣化を招きやすい。また、サイドウォール直下でホットキャリアが発生し、ホットキャリアがサイドウォールに注入捕獲されるため、低濃度ドレインがピンチオフし著しく高抵抗化する。その結果、単一ソース,ドレイン構造に比べ、ホットキャリアによる駆動電流の劣化が早いという問題があった。
【0003】そこで、上記LDD構造の変形として、IEDM TECHNICAL DIGEST,1989,p777 に開示されるごとく、図13に示すようないわゆるLATID(Large-Angle-Tilt Implanted Drain)構造を用いたMOS型トランジスタもある。即ち、低濃度ソース,ドレインを作る際に、従来のごとく基板面の法線に対して平行に近い角度で(チャネリング防止のため通常7゜傾ける)イオン注入を行うのではなく、45゜程度傾けた2ステップ注入を用いることにより、積極的に低濃度ソース4,低濃度ドレイン5をゲート電極3下に位置させるものである。このため、LATID構造のMOSトランジスタでは、低濃度ドレインのピンチオフによる高抵抗化を防ぐことが出来る。このことにより、LDD構造のMOSトランジスタよりも、著しく高い駆動力及び信頼性を持つ。
【0004】図14(a),(b)は、それぞれ上記LATID構造,LDD構造のMOS型トランジスタについて、横方向の電界E// (MV/cm ),電子濃度Ne(cm^(-3)),ホットキャリア対の発生度合Rg(cm^(-3)・ｓ^(-1))をドレイン近傍で2次元シミュレートした結果を示す。斜線領域はホットキャリア対の発生度合Rgが10^(28)以上の領域である。基板不純物濃度は約 1×10^(17)cm^(-3)である。バイアス条件はドレイン電圧Vd=5V ,ゲート電圧Vg=2V ,基板電圧Vsub=0V であり、NchMOS型トランジスタを最も劣化させるドレインアバランシェホットキャリアが発生している。Vg＜Vdではゲート電極付近のドレイン領域が空乏化する。電流はこの空乏領域を迂回するように流れる。LATID構造のMOS型トランジスタでは空乏領域を迂回し、電流がより深く流れ、ホットキャリアの発生する地点も深くなり、発生したホットキャリアが散乱され易くゲート酸化膜に注入されにくい。一方、LDD構造では空乏領域が小さく、電界が集中する地点とは離れて形成されている。従って、電流はこの空乏領域にほとんど影響されず、表面近傍を流れ、ホットキャリアも表面近傍で発生する。このことがLATID構造のMOS型トランジスタが高い信頼性を有する理由の1つである。
【0005】しかしながら、上記LATID構造のMOS型トランジスタでは、低濃度ソース,ドレインが、ゲート電極下にはいる分、基板表面に対して浅く形成されるため、上記の効果が生かしきれていないという問題を有していた。また、ゲート-ドレインオーバラップ量Lov が大きくなることにより、ゲート-ドレイン間容量Cgd が大きくなってしまい、増加した駆動力が回路動作速度に生かしきれないという問題を有していた。」
「【0009】本発明は、主として、上記LDD構造,LATID構造及びBLDD構造では、いずれも低濃度ソース,ドレイン領域の表面部で、基板内部側から基板表面部に向かって実効不純物濃度が高くなるように形成されているために、ゲート-ドレイン間容量を低減することができず、半導体装置の動作速度の向上を図る上で限界がある点に着目してなされたものであって、その目的は、上記LATID構造を有するトランジスタを基本とし、その低濃度ソース領域,ドレイン領域において、実効不純物濃度が基板内部から表面に向かって漸次低くなるような濃度分布をもたせることにより、信頼性の向上を図り、かつショートチャネル効果の発生を招くことなく、トランジスタの動作の高速化を図ることにある。」
「【0026】
【作用】以上の構成により、請求項1の発明では、LATID構造を有するトランジスタと同様の優れた電流駆動力が維持されるとともに、低濃度ソース領域又は低濃度ドレイン領域の基板表面部の実効不純物濃度が低いことから、ゲート-ドレイン間容量が減小し、回路動作速度が向上する。また、LATID構造を有するMOSトランジスタに比べ、ホットキャリアの発生領域がさらに基板表面から深くなり、発生したホットキャリアのゲート酸化膜への注入が散乱によって抑制されるので、ホットキャリア耐性が向上する。すなわち、高速性及び高信頼性が得られることとなる。」

(3-4)対比・判断
(3-4-1)刊行物発明の「P型シリコン基板より成る基体10」、「ゲ-ト絶縁膜12」、「ゲート電極14」及び「高耐圧型LDD-MOSFET」は、各々補正後の発明の「半導体基板」、「絶縁膜」、「ゲート電極」及び「高耐圧MOSトランジスタ」に相当する。

(3-4-2)刊行物発明の「低濃度ソ-ス/ドレイン16、18」は、補正後の発明の「一対の第1の拡散層」に相当する。そして、刊行物発明の「低濃度ソ-ス/ドレイン16、18」は、「ゲ-ト電極14にオ-バ-ラップした領域Rを含む」から、「ゲート電極14」の直下に所定距離離間して配置されていることは明らかである。

(3-4-3)刊行物発明の「高濃度N型ソ-ス/ドレイン20、22」は、補正後の発明の「第1拡散層のそれよりも高い不純物濃度を有する一対の第2拡散層」に相当する。そして、刊行物発明の「高濃度N型ソ-ス/ドレイン20、22」は、「低濃度N型ソ-ス/ドレイン16、18で囲むように形成され」ていることから、「低濃度N型ソ-ス/ドレイン16、18」の「ゲート電極14」から離れた側に隣接していることも明らかである。

(3-4-4)刊行物発明の一方の「低濃度ソ-ス/ドレイン16、18」と、前記一方の「低濃度ソ-ス/ドレイン16、18」で囲むように形成された一方の「高濃度N型ソ-ス/ドレイン20、22」とからソース領域が構成され、他方の「低濃度ソ-ス/ドレイン16、18」と、前記他方の「低濃度ソ-ス/ドレイン16、18」で囲むように形成された一方の「高濃度N型ソ-ス/ドレイン20、22」とからドレイン領域が構成されていることは明らかである。

(3-4-5)そうすると、補正後の発明と刊行物発明とは、
「半導体基板と、
前記半導体基板上に絶縁膜を介して配置されるゲート電極と、
前記半導体基板の表層側に形成されるとともに、前記ゲート電極下は所定距離離間して配置される一対の第1の拡散層と、
前記第1拡散層の前記ゲート電極から離れた側にそれぞれ隣接するとともに、前記第1拡散層のそれよりも高い不純物濃度を有する一対の第2拡散層と、を有し、
一方の前記第1拡散層と前記一方の第1拡散層に隣接する第2拡散層とからソース領域が構成され、
他方の前記第1拡散層と前記他方の第1拡散層に隣接する第2拡散層とからドレイン領域が構成された高耐圧MOSトランジスタにおいて、
ドレイン領域の前記第1拡散層が前記ゲート電極と重ねられて配置されていることを特徴とする高耐圧MOSトランジスタ。」である点で一致し、次の3点で相違する。

(相違点1)補正後の発明では、「半導体基板における単位幅当りの最大基板電流が5μA/μm以下となるように、ドレイン領域の」「第1拡散層が」「ゲート電極と0.5μm以上重ねられて配置されて」いるのに対し、刊行物発明では、「P型シリコン基板より成る基体10」において単位幅当たりの最大基板電流について特定されておらず、また、「オ-バ-ラップした領域R」の幅について、具体的な数値が特定されていない点。

(相違点2)補正後の発明では、「第1拡散層の肉厚寸法を0.25μmとし」ているのに対し、刊行物発明では、「低濃度ソ-ス/ドレイン16、18」の拡散深さについて、特定がなされていない点。

(相違点3)補正後の発明では、「第1拡散層の肉厚方向において、表層側の濃度が中層の濃度よりも低濃度とされている」のに対し、刊行物発明では、「低濃度ソ-ス/ドレイン16、18」の深さ方向の濃度分布について、特定がなされていない点。

(3-5)判断
(3-5-1)相違点1について
引用刊行物1に「【0010】このように、さらに低濃度化した領域ｒには、高い電界がかかりやすいため、図9(b)に示すような基板電流I_(SUB )が増大する。この基板電流I_(SUB )が増大すると、図9(c)に示す、一般にスナップバック現象として知られるトランジスタの耐圧劣化現象を引き起こす。
【0011】
【発明が解決しようとする課題】以上のように、従来の高耐圧型LDD-MOSFETでは、ソ-ス?チャネル(もしくはバックゲ-ト)間の電界集中に起因する電流駆動能力の劣化、およびドレイン?チャネル(もしくはバックゲ-ト)間の電界集中に起因する耐圧の劣化、という問題があった。
【0012】この発明は上記のような点に鑑みてなされたもので、その目的は、ソ-ス?チャネル(もしくはバックゲ-ト)間、およびドレイン?チャネル(もしくはバックゲ-ト)間の電界集中をともに緩和でき、電流駆動能力、耐圧の双方ともが劣化しにくいLDD型絶縁ゲ-ト型電界効果トランジスタと、その製造方法を提供することにある。」
と記載されているように、刊行物発明も、基板電流を低減することを意図した発明であり、基板電流が小さければ小さいほどよいことは、当業者にとって明らかなことである。そして、補正後の発明の「半導体基板における単位幅当りの最大基板電流が5μA/μm以下となるように」することは、単に、単位幅当りの最大基板電流が小さければ小さいほどよいということを規定するにすぎない事項であり、また、発明の詳細な説明を参酌しても、当該数値範囲に臨界的意義は認められない。
そうすると、刊行物発明において、「P型シリコン基板より成る基体10」の流れる「単位幅当たりの最大基板電流」をどのような値に設定するかということは、当業者が適宜設定し得る、単なる設計的事項にすぎない。
また、ゲート電極とLDD領域とのオーバーラップ長を大きくすることが基板電流の低減に資するものであるということは、以下の周知例1及び2に記載された技術思想を勘案すれば、当業者が当然に予想し得ることである。

(周知例1)特開2001-7325号公報には、ホットキャリア(基板電流の増大に伴って発生)などの信頼性確保の面からゲートとソース・ドレインのオーバーラップを大きくすることについて、以下のように記載されている。
「【0002】
【従来の技術】近年、LSI(大規模集積回路)の高集積化および高速化のために素子の微細化が急速に図られている。金属-絶縁膜(酸化膜)-半導体電界効果型トランジスタ(MISFET)等の電界効果型トランジスタでは、素子の微細化にともなってゲート長がますます短くなり、ゲートを精度良く加工することが非常に難しくなってきている。
【0003】MISFETの駆動能力を向上させるにはゲート長を短くすることが有効であるが、前述のようにゲート加工が非常に難しくなってきているため、ゲート電極はそのままでゲートとソース・ドレインのオーバーラップ(以下、オーバーラップという)を大きくし実効ゲート長(ソース・ドレイン間の長さ)を短くすることが行われている。また、ゲート絶縁膜の薄膜化に伴いホットキャリアなどの信頼性の確保が困難となってきており、信頼性確保の面からもオーバーラップを大きくする傾向にある。」

(周知例2)特開平2-306663号公報には、基板電流により基板電位が上昇し、バイポーラブレイクダウンが起こること、及びNMOSトランジスタのゲート端部とLDD領域とのオーバーラップを約3μm(実際には、高濃度不純物領域のゲート端部からの拡散を考慮すれば、3μm以上)とすることにより、バイポーラ・ブレイクダウン耐圧が向上し、基板電流が少なくなることについて、第1ないし3及び5図とともに、以下のように記載されている。
「(従来の技術)
第5図に一般的Nチャネル型MOS(NMOS)トランジスタの出力特性の一例を示す。このトランジスタはチャネル幅W=40μm、チャネル長L=5μmのものである。ドレイン・ソース間の電圧VDSを上げていくと、ゲート電圧に対応したドレイン電流IDが流れるが、VDSが6?7V程度になると急に大電流が流れだしてトランジスタとして動作しなくなる。この現象はバイポーラ・ブレイクダウンとして説明されており、これにより耐圧が定まる。
バイポーラ・ブレイクダウンは一般的に次のように考えられている。ゲート電極にバイアス電圧を印加することによりゲート電極直下にチャネルが形成され、その結果ドレイン端で発生した電子とホールの対のうちホールが基板へ行ってこれがいわゆる基板電流となり、基板電位が上昇する。NMOSトランジスタではドレイン、ソース及び基板の間には寄生NPNトランジスタが構成されているが、基板電位が上昇すると、この寄生NPNトランジスタがオンとなることによりバイポーラ・ブレイクダウンが起こる。」(第1頁左下欄19行?同頁右下欄第20行)
「(作用)
本発明の工程により形成されるドレイン領域は不純物濃度の低いウェルの内側に不純物濃度の高い領域をもつ二重拡散構造となっている。ウェルとその内側の高濃度領域とを異なるマスクを用いて別工程で形成するので、ドレイン端の低濃度領域の幅及び濃度はバイポーラ・ブレイクダウンを防ぐのに有効な値に自由に設定することができる。」(第2頁左下欄第19行?同頁右下欄第6行)
「第1図のプロセスによって第2図に示されるNMOSトランジスタが形成される。ここで、・・・チャネル幅Wが約40μmであり、ドレイン端の幅lが約3μmである場合の出力特性を第3図に示す。各曲線はゲート電圧を変えていったものであり、電流値IDの大きいもの程ゲート電圧を高くしている。
第3図の結果によれば、本発明で形成される一例のNMOSトランジスタのバイポーラ・ブレイクダウン耐圧が15V以上となっており、従来のものと比べて大幅に改善されている。このことは、基板電流のデータからも裏付けられる。実施例で示したサイズと同じサイズでドレインが一重拡散の従来のトランジスタでは、基板電流が約10^(-6)Aの単位であるのに対し、実施例のMOSトランジスタでは約10^(-9)Aの単位である。」(第3頁右上欄第1行?同頁左下欄第1行)
「(発明の効果)
本発明では少なくともドレイン領域にウェルによって低濃度不純物領域を形成しておき、そのウェルの内側に高濃度不純物領域を形成して、二重拡散ドレインを形成するようにしたので、従来のDDD構造よりもドレイン端での不純物濃度を低く、かつ、低濃度領域の幅を広く設定することが容易であり、バイポーラ・ブレイクダウンにより定まる電圧を大幅に向上させることができる。」(第3頁左下欄第12?20行)

そして、どの程度基板電流を低減できるかということは、ゲート電極とLDD領域とのオーバーラップ長のみによって決定されるのではなく、LDD領域の濃度、ゲート絶縁膜厚、ゲート絶縁膜材料、印加するドレイン電圧及びゲート電圧、ゲート長等の諸条件によっても大きく変動するものであり、単に、オーバーラップ長のみを規定する補正後の請求項の特定事項だけでは、格別な作用効果を奏するものとは認められず、刊行物発明において、ゲート電極とLDD領域とのオーバーラップ長をどの程度にするかということは、上記周知例1及び2に記載された技術思想を勘案し、上記諸条件を考慮することによって、当業者が必要に応じて適宜設定し得る、単なる設計的事項であるといわざるを得ない。
そうすると、刊行物発明において、上記の周知例1ないし3に記載された技術思想を勘案し、上記の諸条件を考慮することによって、補正後の発明のように、「半導体基板における単位幅当りの最大基板電流が5μA/μm以下となるように、ドレイン領域の」「第1拡散層が」「ゲート電極と0.5μm以上重ねられて配置され」た構成とすることは、当業者が容易になし得たことである。
よって、上記相違点1は、当業者が容易になし得た範囲に含まれる程度のものである。

(3-5-2)相違点2について
一般に、LDD構造のMOSFETにおいて、LDD領域(低濃度ソース・ドレイン領域)の拡散深さは、求められるパンチスルー耐性、オン抵抗等によって、適宜設定するものであるところ、本件明細書の発明の詳細な説明の記載を参酌しても、一実施形態として、「0.25μm」という数値が記載されているのみで、他の数値と比較し、顕著な作用効果を奏する数値として、「0.25μm」という数値を導きだしたものとも認められないので、補正後の発明において、「第1拡散層の肉厚寸法」をどの程度とするかは、当業者が適宜設定し得る、単なる設計的事項と言わざるを得ない。
そうすると、刊行物発明の「低濃度ソ-ス/ドレイン16、18」の拡散深さを「0.25μm」とすることにより、補正後の発明のように、「第1拡散層の肉厚寸法を0.25μm」とすることは、当業者が容易になし得たことである。
よって、上記相違点2は、当業者が容易になし得た範囲に含まれる程度のものである。

(3-5-3)相違点3について
引用刊行物2には、
「【0009】本発明は、主として、上記LDD構造,LATID構造及びBLDD構造では、いずれも低濃度ソース,ドレイン領域の表面部で、基板内部側から基板表面部に向かって実効不純物濃度が高くなるように形成されているために、ゲート-ドレイン間容量を低減することができず、半導体装置の動作速度の向上を図る上で限界がある点に着目してなされたものであって、その目的は、上記LATID構造を有するトランジスタを基本とし、その低濃度ソース領域,ドレイン領域において、実効不純物濃度が基板内部から表面に向かって漸次低くなるような濃度分布をもたせることにより、信頼性の向上を図り、かつショートチャネル効果の発生を招くことなく、トランジスタの動作の高速化を図ることにある。」
「【0026】
【作用】以上の構成により、請求項1の発明では、LATID構造を有するトランジスタと同様の優れた電流駆動力が維持されるとともに、低濃度ソース領域又は低濃度ドレイン領域の基板表面部の実効不純物濃度が低いことから、ゲート-ドレイン間容量が減小し、回路動作速度が向上する。また、LATID構造を有するMOSトランジスタに比べ、ホットキャリアの発生領域がさらに基板表面から深くなり、発生したホットキャリアのゲート酸化膜への注入が散乱によって抑制されるので、ホットキャリア耐性が向上する。すなわち、高速性及び高信頼性が得られることとなる。」
と記載されている。そして、MOSFETにおいて、ホットキャリア耐性を向上させることは、上記周知例1に記載されているように、従来から周知の課題であるから、刊行物発明の「低濃度ソ-ス/ドレイン16、18」に対して、このような周知の課題を勘案しつつ、引用刊行物2に記載された「低濃度ソース領域,ドレイン領域において、実効不純物濃度が基板内部から表面に向かって漸次低くなるような濃度分布をもたせる」という公知の構成を適用することにより、補正後の発明のように、「第1拡散層の肉厚方向において、表層側の濃度が中層の濃度よりも低濃度とされている」構成とすることは、当業者が容易になし得たことである。
よって、上記相違点3は、当業者が容易になし得た範囲に含まれる程度のものである。

(3-6)独立特許要件についてのまとめ
以上検討したとおり、補正後の発明と刊行物発明との相違点は、引用刊行物2に記載された技術思想及び周知技術を勘案することにより、当業者が、容易に想到し得た範囲に含まれる程度のものにすぎず、補正後の発明は、引用刊行物1及び2に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により、特許出願の際、独立して特許を受けることができない。

(4)補正の却下についてのむすび
本件補正は、平成14年法律第24号改正附則第2条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第4項に掲げる特許請求の範囲の減縮を目的とする補正を含むものであるが、本件補正は、平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第5項において準用する同法第126条第5項の規定に適合しないものである。
したがって、本件補正は、特許法第159条第1項において読み替えて準用する同法第53条第1項の規定により却下すべきものである。

3.本願発明
平成22年12月28日になされた手続補正は上記のとおり却下されたので、本願の請求項1及び2に係る発明は、平成22年9月6日になされた手続補正により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項1及び2に記載されている事項により特定されるとおりのものであって、そのうちの請求項1に係る発明(以下「本願発明」という。)は、その特許請求の範囲の請求項1に記載されている事項により特定される上記2.(1)の補正前の請求項1として記載したとおりのものである。

4.刊行物に記載された発明
これに対して、原査定の拒絶の理由に引用された刊行物には、上記2.(3-3-1)及び(3-3-2)に記載したとおりの事項及び発明が記載されているものと認められる。

5.判断
上記2.(2)において検討したとおり、補正後の請求項1は、補正前の請求項1に係る発明における発明特定事項である「第1拡散層の肉厚寸法」について、「第1拡散層の肉厚寸法を0.25μmとし、かつ、当該第1拡散層の肉厚方向において、表層側の濃度が中層の濃度よりも低濃度とされている」と限定的に減縮する事項を付加したものである。逆に言えば本件補正前の請求項1に係る発明(本願発明)は,補正後の発明から上記の限定をなくしたものである。
そうすると、上記2.(3)において検討したように、補正後の発明が,引用刊行物1及び2に記載された発明に基づいて、当業者が容易に発明をすることができたものであるから、本願発明も、当然に、引用刊行物1及び2に記載された発明に基づいて、当業者が容易に発明をすることができたものといえる。
したがって、本願発明は、特許法第29条第2項の規定により特許を受けることができない。

6.むすび
以上のとおりであるから、本願は、他の請求項に係る発明について検討するまでもなく、拒絶をすべきものである。
よって、結論のとおり審決する。
 
審理終結日 2012-04-13 
結審通知日 2012-04-17 
審決日 2012-05-08 
出願番号 特願2001-289505(P2001-289505)
審決分類 P 1 8・ 575- Z (H01L)
P 1 8・ 121- Z (H01L)
最終処分 不成立  
前審関与審査官 松嶋 秀忠  
特許庁審判長 北島 健次
特許庁審判官 近藤 幸浩
小野田 誠
発明の名称 高耐圧MOSトランジタ  
代理人 加藤 和詳  
代理人 福田 浩志  
代理人 中島 淳  

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