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| 審決分類 |
審判 査定不服 1項3号刊行物記載 特許、登録しない。 H01L 審判 査定不服 特17条の2、3項新規事項追加の補正 特許、登録しない。 H01L |
|---|---|
| 管理番号 | 1260084 |
| 審判番号 | 不服2011-1296 |
| 総通号数 | 153 |
| 発行国 | 日本国特許庁(JP) |
| 公報種別 | 特許審決公報 |
| 発行日 | 2012-09-28 |
| 種別 | 拒絶査定不服の審決 |
| 審判請求日 | 2011-01-19 |
| 確定日 | 2012-07-12 |
| 事件の表示 | 特願2006- 84834「半導体装置、及び半導体装置の製造方法」拒絶査定不服審判事件〔平成19年10月11日出願公開、特開2007-266023〕について、次のとおり審決する。 |
| 結論 | 本件審判の請求は、成り立たない。 |
| 理由 |
1.手続の経緯 本願は、平成18年3月27日の出願であって、平成22年9月27日に手続補正がなされ、同年10月14日付けで拒絶査定がなされ、それに対して、平成23年1月19日に拒絶査定に対する審判請求がなされるとともに、同日に手続補正がなされ、その後当審において、平成24年1月18日付けで審尋がなされ、同年3月26日に回答書が提出されたものである。 2.補正の却下の決定 【補正の却下の決定の結論】 平成23年1月19日になされた手続補正を却下する。 【理由】 (1)補正の内容 平成23年1月19日になされた手続補正(以下「本件補正」という。)は、補正前の特許請求の範囲の請求項1ないし5を、補正後の特許請求の範囲の請求項1ないし4に補正するものであり、そのうちの補正前後の請求項は、以下のとおりである。 (補正前) 「【請求項1】 シリコン基板上に下部電極、強誘電体膜、及び上部電極からなるキャパシタと、 前記強誘電体膜を構成する元素のうち少なくとも一以上の元素と同一の元素を含有する膜によって、前記下部電極と前記強誘電体膜と前記上部電極とを覆うキャパシタ蒸発防止膜と、 前記キャパシタ蒸発防止膜を覆うキャパシタ保護膜とを有する半導体装置。 【請求項2】 シリコン基板上に下部電極、強誘電体膜、及び上部電極からなるキャパシタを形成する工程と、 前記強誘電体膜を構成する元素のうち少なくとも一以上の元素と同一の元素を含有する膜によって、前記下部電極と前記強誘電体膜と前記上部電極とを覆うキャパシタ蒸発防止膜を形成する工程と、 前記強誘電体膜に回復アニールを施す工程とを有する半導体装置の製造方法。 【請求項3】 前記回復アニールは酸素を含有する雰囲気中で行う、請求項2に記載の半導体装置の製造方法。 【請求項4】 前記回復アニールは前記強誘電体膜を550?700℃にして行う、請求項2又は3に記載の半導体装置の製造方法。 【請求項5】 MOSトランジスタの上に絶縁膜を形成する工程と、 前記MOSトランジスタのソース/ドレイン領域と電気的に繋がるプラグを前記絶縁膜のホール内に形成する工程と、 前記絶縁膜と前記プラグの上面を窒素含有プラズマに曝す工程と、 前記絶縁膜と前記プラグの上に下地導電膜を形成する工程と、 前記下地導電膜の上に下地導電密着膜を形成する工程と、 前記下地導電密着膜の上に下部電極、強誘電体膜、及び上部電極からなるキャパシタを形成する工程と、 前記強誘電体膜を構成する元素のうち少なくとも一以上の元素と同一の元素を含有する膜によって、前記下部電極と前記強誘電体膜と前記上部電極とを覆うキャパシタ蒸発防止膜を形成する工程と、 前記強誘電体膜に回復アニールを施す工程と、を有する半導体装置の製造方法。」 (補正後) 「【請求項1】 シリコン基板上に下部電極、強誘電体膜、及び上部電極からなるキャパシタを形成する工程と、 前記強誘電体膜を構成する元素のうち少なくとも一以上の元素と同一の元素を含有する膜によって、前記下部電極と前記強誘電体膜と前記上部電極とを覆うキャパシタ蒸発防止膜を形成する工程と、 前記強誘電体膜に回復アニールを2段階の温度で施す工程とを有する半導体装置の製造方法。 【請求項2】 前記回復アニールは酸素を含有する雰囲気中で行う、請求項1に記載の半導体装置の製造方法。 【請求項3】 前記回復アニールは前記強誘電体膜を550?700℃にして行う、請求項1又は2に記載の半導体装置の製造方法。 【請求項4】 MOSトランジスタの上に絶縁膜を形成する工程と、 前記MOSトランジスタのソース/ドレイン領域と電気的に繋がるプラグを前記絶縁膜のホール内に形成する工程と、 前記絶縁膜と前記プラグの上面を窒素含有プラズマに曝す工程と、 前記絶縁膜と前記プラグの上に下地導電膜を形成する工程と、 前記下地導電膜の上に下地導電密着膜を形成する工程と、 前記下地導電密着膜の上に下部電極、強誘電体膜、及び上部電極からなるキャパシタを形成する工程と、 前記強誘電体膜を構成する元素のうち少なくとも一以上の元素と同一の元素を含有する膜によって、前記下部電極と前記強誘電体膜と前記上部電極とを覆うキャパシタ蒸発防止膜を形成する工程と、 前記強誘電体膜に回復アニールを2段階の温度で施す工程と、を有する半導体装置の製造方法。」 (2)補正事項の整理 (補正事項a) 補正前の請求項1を削除するとともに、当該削除に伴って、請求項の番号及び引用する請求項の番号を修正したこと。 (補正事項b) 補正前の請求項2及び請求項5の「前記強誘電体膜に回復アニールを施す工程」を、各々補正後の請求項1及び請求項4の「前記強誘電体膜に回復アニールを2段階の温度で施す工程」と補正したこと。 (3)新規事項の追加の有無についての検討 上記補正事項a及びbのうち、補正事項bについて検討する。 (3-1)補正事項bは、補正前の請求項2及び4に係る発明の発明特定事項である「回復アニールを施す工程」について、「2段階の温度で」という事項を付加する補正である。 (3-2)一方、本願の願書に最初に添付した明細書(以下「当初明細書」という。また、本願の願書に最初に添付した明細書、特許請求の範囲及び図面を「当初明細書等」という。)には、「【0053】 次に、図18において示すように、第1マスク材料層35、及びキャパシタ37で覆われていない部分の第1下部電極膜25(酸素バリア膜)、下地導電密着膜24、下地導電膜23をエッチングして除去する。エッチバックとしては、例えば、ダウンフロー型プラズマエッチングチャンバ内に、CF_(4)ガスとO_(2)ガス(流量比5:95)との混合ガスをエッチングガスとして供給すると共に、チャンバ内の上部電極に周波数2.45GHｚ、高周波電力(1400W)、基板温度200℃の条件で行う。或いは、H_(2)O_(2)、NH_(2)OH、及び純水の混合溶液をエッチング液とするウエットエッチングにより上記のエッチバックを行ってもよい。以上により、キャパシタ37が形成される。 【0054】 次に、図19において示すように、キャパシタ蒸発防止膜38としてPZT膜を半導体装置1の上面にMOCVD法により1?100nmの厚さに形成する。具体的には、Pb(DPM)2、Zｒ(DMHD)4、及びTi(O-iOｒ)2(DPM)2をTHF溶媒中に、いずれも0.3mｏl/lの濃度で溶解し、Pb、Zｒ、及びTiの各液体原料を生成する。次に、これらの液体原料をMOCVD装置の気化器に、Pb(0.326ml/分)、Zｒ(0.200ml/分)、Ti(0.200ml/分)、及びTHF溶媒(0.474ml/分)をそれぞれ供給する。これらを気化させることにより、Pb,ZｒおよびTiの原料ガスが生成される。次に、MOCVD装置内で、上記生成されたPb、Zｒ、及びTiの原料ガスを665Pa(5Tｏｒｒ)の圧力下、半導体装置1温度を620℃の状態で62秒間作用させる。これにより、半導体装置1上にはキャパシタ蒸発防止膜38であるPZT膜が厚さ10nmに形成される。なお、キャパシタ蒸発防止膜38の形成方法としては、上述したMOCVD法の他、スパッタ法やALD(Aｔｏmic Laｙeｒ Dielecｔｒic)法でもよい。キャパシタ37を十分保護することが可能な膜が形成される方法であればよい。キャパシタ蒸発防止膜38の厚さは1?100nmであればよいが、より好ましくは20?30nmである。 【0055】 次に、強誘電体膜33がスパッタリングによって受けたダメージを回復させる目的で、図20において示すように、酸素を含有する雰囲気中で強誘電体膜33に対して回復アニールを施す。この回復アニールの条件は特に限定されないが、本実施形態では、炉内において半導体装置1の温度を550?700℃にして行う。より好ましくは、酸素の雰囲気中、半導体装置1の温度を650℃にして60分間アニールを行う。強誘電体膜33の側面はキャパシタ蒸発防止膜38によって保護されているため、回復アニールが施されても強誘電体膜33の組成が蒸発しにくい(換言すれば、Pb欠損が抑制される)。従って、強誘電体膜33に回復アニールを施すことにより、強誘電体膜33の膜組成を均一に維持しつつ、強誘電体膜33のダメージが回復されることになる。 【0056】 次に、図21において示すように、キャパシタ保護膜39としてAl_(2)O_(3)膜を半導体装置1の上面にスパッタ法で形成する。Al_(2)O_(3)膜は、水素や水分等の還元性物質が透過するのを阻止する機能に優れている。従って、Al_(2)O_(3)膜からなるキャパシタ保護膜39は、外部からキャパシタ37に侵入しようとする水素を阻止する。キャパシタ37への水素の侵入が阻止されることにより、キャパシタ37の一部を構成する強誘電体膜33への水素の侵入も阻止される。強誘電体膜33への水素の侵入が阻止されることにより、強誘電体膜33を構成するPZTが還元性物質(水素)によって還元されないことになる。換言すれば、半導体装置1を水素雰囲気中に曝しても、強誘電体膜33を構成するPZTの強誘電体特性が劣化しない。なお、スパッタ法でキャパシタ保護膜39を形成する前に酸素アニール(例えば、半導体装置1の温度350℃にて1時間)してもよい。これにより、キャパシタ保護膜39が剥がれにくくなる。また、キャパシタ保護膜39はAl_(2)O_(3)膜のみならず、チタン酸化膜、タンタル酸化膜、ジルコニウム酸化膜、アルミニウム窒化膜、タンタル窒化膜、及びアルミニウム酸窒化膜でもよい。キャパシタ保護膜39を形成した後、酸素アニールを行うことでスパッタリングにより損傷しているキャパシタ保護膜39のダメージを回復させる。」と記載されているように、当初明細書には、550?770℃で回復アニールを行うこと、及びキャパシタ保護膜39を剥がれにくくするために、350℃にて1時間アニール行うことが記載されている。しかしながら、後者のアニールは、「キャパシタ保護膜39が剥がれにくく」するために行われるものであって、「強誘電体膜33がスパッタリングによって受けたダメージを回復させる目的で」行われるものではない。 また、当初明細書には、温度や時間に関係なく、「アニールを2段階の温度で施す」ことについても記載されていない。 (3-3)そして、「キャパシタ保護膜39を形成する前に」行う「温度350℃」という低い温度での「酸素アニール」が、「強誘電体膜33がスパッタリングによって受けたダメージを回復させる」作用をも有しているとは、技術常識に鑑みて考えられないことを勘案すると、当初明細書等には、補正事項bによる補正後の「前記強誘電体膜に回復アニールを2段階の温度で施す工程」を当事者が認識できる記載は見い出せない。 (3-4)したがって、本件補正のうち、補正前の請求項2及び4に係る発明の発明特定事項である「回復アニールを施す」ことに、「2段階の温度で」という事項を付加する補正事項bは、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において、新たな技術的事項を導入するものであり、当初明細書等に記載された事項の範囲内においてしたものとはいえない。 (4)補正の却下の決定についてのむすび 以上、検討したとおりであるから、他の補正事項について検討するまでもなく、本件補正は、平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第3項の規定に違反するものである。 したがって、本件補正は、特許法第159条第1項において読み替えて準用する同法第53条第1項の規定により却下すべきものである。 3.本願発明 平成23年1月19日付けの手続補正は上記のとおり却下されたので、本願の請求項1ないし5に係る発明は、平成22年9月27日付けの手続補正により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項1ないし5に記載されている事項により特定されるとおりのものであって、そのうちの請求項1に係る発明(以下「本願発明」という。)は、その特許請求の範囲の請求項1に記載されている事項により特定される上記2.(1)の補正前の請求項1として記載したとおりのものである。 4.引用刊行物に記載された発明 (4-1)原査定の拒絶の理由に引用された、本願の出願前である平成14年4月12日に頒布された刊行物である特開2002-110937号公報(以下「引用刊行物」という。)には、図1?18及び21とともに、以下の事項が記載されている。(なお、下線は、当審において、特に強調する点に付与したものである。以下同様。) 「【0001】 【発明の属する技術分野】本発明は、半導体集積回路装置およびその製造技術に関し、特に、FeRAM(強誘電体メモリ、Ferro-electric Random Access Memory)に適用して有効な技術に関するものである。」 「【0026】(実施の形態1)本発明の実施の形態1であるFeRAMの製造方法を図1?図18を用いて工程順に説明する。 【0027】まず、図1に示すように、例えば、10Ωcm程度の比抵抗を有するn型の単結晶シリコンからなる半導体基板1中に、ｐ型ウエル3およびn型ウエル4を形成する。このｐ型ウエル3は、半導体基板1に、ｐ型不純物、例えばホウ素(B)をイオン打ち込みした後、半導体基板1をアニールして不純物を熱拡散させることによって形成する。n型ウエル4は、半導体基板1に、n型不純物、例えばリン(P)をイオン打ち込みした後、半導体基板1をアニールして不純物を熱拡散させることによって形成する。 【0028】次いで、半導体基板1の主表面に、素子分離用のフィールド酸化膜2を形成する。このフィールド酸化膜2は、周知のLOCOS(Local Oxidation of silicon)法によって形成する。 【0029】次に、フッ酸系の洗浄液を用いて半導体基板1(ｐ型ウエル3およびn型ウエル4)の表面をウェット洗浄した後、ウエット酸化によってｐ型ウエル3およびn型ウエル4のそれぞれの表面に清浄なゲート酸化膜5を形成する。 【0030】次に、ゲート酸化膜5の上部に多結晶シリコン膜等の導電性膜を堆積し、次いで、酸化シリコン膜等を薄く堆積し、パターニングする。これにより、n型ウエル4上の広いフィールド酸化膜2上に、多結晶シリコン膜を下部電極FG、酸化シリコン膜を容量絶縁膜6とする容量素子Dを形成する。この容量素子Dの上部電極は、ｐ型ウエル3およびn型ウエル4の主表面に形成されるMISFETQｓ、Qｐのゲート電極SGと同時に形成される。 【0031】次に、半導体基板1の上部に多結晶シリコン膜等の導電性膜を堆積し、パターニングする。これにより、ｐ型ウエル3およびn型ウエル4の主表面にゲート電極SGを形成する。また、フィールド酸化膜2上に、配線や抵抗等に用いられる導電層SG1を形成する。さらに、容量絶縁膜6上に上部電極SG2を形成する。 【0032】次いで、ｐ型ウエル3上のゲート電極SGの両側に、n型不純物、例えばリン(P)をイオン打ち込みしてn型半導体領域7(ソース、ドレイン)を形成する。また、n型ウエル4上のゲート電極SGの両側に、ｐ型不純物、例えばホウ素(B)をイオン打ち込みしてｐ型半導体領域8(ソース、ドレイン)を形成する。次いで、半導体基板1の上部に、BPSG膜9を堆積する。なお、このBPSG膜9を、後述するTEOS膜やSOG膜としてもよい。 【0033】この後、n型半導体領域7およびｐ型半導体領域8とゲート酸化膜5との界面の欠陥を回復させるために水素雰囲気下でアニールを行う。 【0034】以上の工程により、FeRAMを構成するnチャネル型MISFETQnと周辺回路を構成するｐチャネル型MISFETQｐが形成される。 【0035】次に、図2に示すように、酸化シリコン膜9の上部に、シールド膜となるPZT膜B1をスパッタリング法で堆積する。さらに、下部電極となるTi膜およびPｔ膜の積層膜10を堆積し、次いで、PZT膜11を堆積する。 【0036】ここで、PZT膜の組成について説明する。PZTは、Pb(Zｒ_(y)Ti_(z))O_(3)(ｙ+ｚ=1)で表される。PZT膜を構成するこれらの原子の組成比は、PZTの結晶構造から導かれる。PZT中のPb原子は、立方体の8つの隅に1個づつ配置され、ZｒもしくはTi原子が、立方体のほぼ中心に配置されている。さらに、酸素原子は、立方体の各面の中心に配置されている。従って、立方体中には、1個(1/8×8個)のPbと、1個のZｒもしくはTiと、3個(1/2×6個)の酸素原子が存在する。ただし、このような結晶の粒界には、酸化鉛が存在する。 【0037】また、PZT中のPb原子は、揮発しやすい性質を有するため、PZT膜11の成膜時には、Pbの組成比を1+α_(1)としたアモルファス状の膜を堆積する。このアモルファス状の膜は、成膜後に行われるアニールにより結晶化する。 【0038】また、シールド膜として形成するPZT膜B1は、追って詳細に説明するように、PZT膜11から抜け出したPbを補償するため、その成膜時のPbの組成比を1+α_(2)(α_(2)＞α_(1))としている。このPZT膜B1も、成膜時には、アモルファス状である。 【0039】この後、PZT膜11を結晶化するためのアニールを行う。この際、PZT膜B1も結晶化する。次いで、PZT膜11上に、上部電極となるPｔ膜12を堆積する。次いで、Pｔ膜12をパターニングすることによって、ｐ型ウエル3上の広いフィールド酸化膜2の上部に、上部電極12aを形成する。 【0040】次に、図3に示すように、上部電極12aおよびPZT膜11上に、シールド膜となるPZT膜B2をスパッタリング法で堆積する。このPZT膜B2も、PZT膜11から抜け出したPbを補償するため、その成膜時においてPbの組成比が1+α_(2)(α_(2)＞α_(1))である。また、成膜時には、アモルファス状である。 【0041】次に、図4に示すように、上部電極12a上部にレジスト膜(図示せず)を形成する。次いで、このレジスト膜をマスクに、PZT膜B2をプラズマエッチングすることによって、上部電極12a上にシールド膜B2aを形成する。この際、上部電極12aのパターンより、シールド膜B2aのパターンを大きくすれば、上部電極12aの側部もシールド膜B2aで覆われることとなり、シールド効果がより大きくなる。次いで、レジスト膜をアッシングにより除去する。次に、プラズマエッチングやアッシングにより生じたPZT膜11の欠陥を回復させるため、アニールを行う。 【0042】次に、PZT膜11上に、上部電極12aおよびその周辺上部にレジスト膜(図示せず)を形成する。次いで、このレジスト膜をマスクに、PZT膜11、Ti膜およびPｔ膜の積層膜10、およびPZT膜B1をプラズマエッチングすることによって、上部電極12a下に、容量絶縁膜11a、下部電極10aおよびシールド膜B1aを形成する(図5)。ここで、上部電極12aのパターンより、容量絶縁膜11a、下部電極10aおよびシールド膜B1aのパターンを大きく形成するのは、下部電極10a上に、下部電極10aと後述する中間配線L1との接続領域を確保するためである。次いで、レジスト膜をアッシングにより除去する。次に、プラズマエッチングやアッシングにより生じたPZT膜11の欠陥を回復させるため、アニールを行う。 【0043】以上の工程によりFeRAMを構成するキャパシタCが形成される。このキャパシタCは、上部電極12a、容量絶縁膜11aおよび下部電極10aで構成され、上部電極12aは、シールド膜B2aでその上部が覆われている。また、下部電極10aの下部にはシールド膜B1aが形成されている。」 「【0048】一方、前述した通り、Pbは揮発しやすい性質を有するため、容量絶縁膜11a中のPbが拡散し、欠陥が生じる。しかしながら、本実施の形態においては、シールド膜B1a、B2aを構成するPZTのPbの組成比を大きくした(α_(2)＞α_(1))ので、容量絶縁膜11aのPbの欠損を補償することができる。即ち、シールド膜B1a、B2a中のPbが、上部電極12aもしくは下部電極10aを通して容量絶縁膜11a中に補給され、欠陥を回復させる。」 「【0051】次いで、図6に示すように、CVD法により、テトラエトキシシランを材料とした酸化シリコン膜(以下、TEOS膜という)13を堆積する。 【0052】続いて、TEOS膜13上に、n型半導体領域7(ソース、ドレイン)、ｐ型半導体領域8(ソース、ドレイン)および容量素子Dの下部電極FG上に開口部を有するレジスト膜(図示せず)を形成する。次いで、図7に示すように、このレジスト膜をマスクに、n型半導体領域7(ソース、ドレイン)およびをｐ型半導体領域8(ソース、ドレイン)上の酸化シリコン膜9、13をプラズマエッチングにより除去することによりコンタクトホールC1を形成する。次いで、アッシングによりレジスト膜を除去し、コンタクトホールC1内を含むTEOS膜13上にPｔ膜(図示せず)を形成する。次いで、Pｔ膜とn型半導体領域7(ソース、ドレイン)、ｐ型半導体領域8(ソース、ドレイン)および容量素子Dの下部電極FGとの接触部にシリサイド層14を形成する。次いで、未反応のPｔ膜を除去する。 【0053】続いて、キャパシタCの上部電極12aおよび下部電極10a上に開口部を有するレジスト膜(図示せず)を形成する。次いで、図8に示すように、上部電極12a上のシールド膜B2aとTEOS膜13と、下部電極10a上のTEOS膜13と容量絶縁膜11aとをプラズマエッチングにより除去することによりコンタクトホールC2を形成する。次いで、アッシングによりレジスト膜を除去し、PZT膜の膜質の改善のためにO_(2)(酸素)雰囲気下でアニールする。」 「【0096】(実施の形態4)実施の形態2においては、下部電極10a上のPZT膜B3を除去したが、かかる工程を省略することも可能である。 【0097】まず、図4に示した半導体基板を準備する。なお、図4に示した半導体基板を形成するまでの工程は、実施の形態1の場合と同様であるためその説明を省略する。図21(a)は、図4に示した半導体基板のシールド膜B2a近傍(キャパシタC部)の拡大図である。図21(a)に示すように、BPSG膜9上には、PZT膜B1、Ti膜およびPｔ膜の積層膜10およびPZT膜11が形成されている。また、このPZT膜11上には上部電極12aが形成され、この上部電極12aの上部および側部は、シールド膜B2aで覆われている。 【0098】次いで、図21(b)に示すように、PZT膜11とTi膜およびPｔ膜の積層膜10とをプラズマエッチングすることによって、上部電極12a下に、容量絶縁膜11aおよび下部電極10aを形成する。この際、この下部電極10aの側部は、シールド膜B1aで覆われていない。 【0099】次いで、下部電極10a形成領域を含む領域にPZT膜B33をスパッタリング法で堆積する。 【0100】ここで、PZT膜B33も、PZT膜B1、B2と同様に、その成膜時においてPbの組成比が1+α_(2)(α_(2)＞α_(1))である、アモルファス状の膜である。 【0101】次いで、図19(c)(当審注:図21(c)の誤記と認められる。)に示すように、下部電極10aより少し大きいパターンを用いて下部電極10aの周囲のPZT膜B33およびB1を除去する。 【0102】以上の工程により、シールド膜B2aおよび下部電極10aの側壁を覆うシールドPZT膜B33aを形成することができる。 【0103】次いで、CVD法によりTEOS膜13を堆積する。以降の工程は、図7?図18を参照しながら説明した実施の形態1の場合と同様であるためその説明を省略する。 【0104】このように、本実施の形態によれば、下部電極10aの側壁をシールドPZT膜B33aで覆ったので、実施の形態2の場合と同様に、下部電極10aの側部からのH_(2)もしくはH_(2)Oの侵入をも防止することができる。 【0105】なお、本実施の形態においては、上部電極12a上にもシールドPZT膜B33aが残存するため、上部電極12aとその上部のシールド膜B2aを、同じマスクで形成することも可能である。」 (4-2)上記記載からみて、引用刊行物には、以下の発明(以下「刊行物発明」という。)が記載されているものと認められる。 「単結晶シリコンからなる半導体基板1の上部に堆積されたBPSG膜9上に、上部電極12a、PZT膜からなる容量絶縁膜11aおよび下部電極10aで構成されたキャパシタCが形成され、 前記キャパシタCの前記上部電極12aは、シールド膜となるPZT膜B2aでその上部及び側部が覆われ、 前記下部電極10aの下部にはシールド膜となるPZT膜B1aが形成され、 前記PZT膜B2aおよび前記下部電極10aの側壁は、シールドとなるPZT膜B33aで覆われ、 前記PZT膜B33a上にTEOS膜13が形成された、 FeRAM。」 5.対比・判断 (5-1)刊行物発明の「単結晶シリコンからなる半導体基板1」、「下部電極10a」、「PZT膜からなる容量絶縁膜11a」、「上部電極12a」、「キャパシタC」及び「FeRAM」は、各々本願発明の「シリコン基板」、「下部電極」、「強誘電体膜」、「上部電極」、「キャパシタ」及び「半導体装置」に相当する。 (5-2)刊行物発明の「シールド膜となるPZT膜B1a」、「シールド膜となるPZT膜B2a」及び「シールド膜となるPZT膜B33a」は、「PZT膜からなる容量絶縁膜11a」を構成する元素と同一の元素を含有しており、かつ、「上部電極12a」、「PZT膜からなる容量絶縁膜11a」及び「下部電極10a」を覆っていることは、図21(c)からも明らかであるから、刊行物発明の「シールド膜となるPZT膜B1a」、「シールド膜となるPZT膜B2a」及び「シールド膜となるPZT膜B33a」と、本願発明の「前記強誘電体膜を構成する元素のうち少なくとも一以上の元素と同一の元素を含有する膜によって、前記下部電極と前記強誘電体膜と前記上部電極とを覆うキャパシタ蒸発防止膜」とは、「前記強誘電体膜を構成する元素のうち少なくとも一以上の元素と同一の元素を含有する膜によって、前記下部電極と前記強誘電体膜と前記上部電極とを覆う」「膜」という点で共通する。 (5-3)刊行物発明の「TEOS膜13」は、後の製造工程において、その上層に形成される配線、層間絶縁膜などの構成要素から「キャパシタC」を保護する機能を有することは明らかであるから、本願発明の「キャパシタ保護膜」に相当する。 (5-4)そうすると、本願発明と刊行物発明とは、 「シリコン基板上に下部電極、強誘電体膜、及び上部電極からなるキャパシタと、 前記強誘電体膜を構成する元素のうち少なくとも一以上の元素と同一の元素を含有する膜によって、前記下部電極と前記強誘電体膜と前記上部電極とを覆う膜と、 前記覆う膜を覆うキャパシタ保護膜とを有する半導体装置。」である点で一致し、次の点で一応相違する。 (相違点)本願発明では、「前記強誘電体膜を構成する元素のうち少なくとも一以上の元素と同一の元素を含有する膜によって、前記下部電極と前記強誘電体膜と前記上部電極とを覆う膜」が「キャパシタ蒸発防止膜」であるのに対して、刊行物発明では、「シールド膜となるPZT膜B1a」、「シールド膜となるPZT膜B2a」及び「シールド膜となるPZT膜B33a」について、そのような特定はなされていない点。 (5-5)上記の相違点について、以下、検討する。 刊行物発明の「シールド膜となるPZT膜B1a」、「シールド膜となるPZT膜B2a」及び「シールド膜となるPZT膜B33a」は、本願発明の実施例と同様に、「PZT」膜であることから、本願発明と同様に、「キャパシタ蒸発防止」という機能を当然に有しているものと認められ、また、引用刊行物の「【0048】一方、前述した通り、Pbは揮発しやすい性質を有するため、容量絶縁膜11a中のPbが拡散し、欠陥が生じる。しかしながら、本実施の形態においては、シールド膜B1a、B2aを構成するPZTのPbの組成比を大きくした(α_(2)＞α_(1))ので、容量絶縁膜11aのPbの欠損を補償することができる。即ち、シールド膜B1a、B2a中のPbが、上部電極12aもしくは下部電極10aを通して容量絶縁膜11a中に補給され、欠陥を回復させる。」という記載からも、刊行物発明において、「シールド膜となるPZT膜B1a」、「シールド膜となるPZT膜B2a」及び「シールド膜となるPZT膜B33a」が、「PZT膜からなる容量絶縁膜11a」からのPbの蒸発を防止する機能を有することは明らかである。 したがって、刊行物発明の「シールド膜となるPZT膜B1a」、「シールド膜となるPZT膜B2a」及び「シールド膜となるPZT膜B33a」は、本願発明の「キャパシタ蒸発防止膜」に相当する。 したがって、当該相違点は、実質的なものでない。 (5-6) よって、本願発明は、引用刊行物に記載された発明であると認められるので、特許法第29条第1項第3号に該当し、特許を受けることができない。 6.むすび 以上のとおりであるから、本願は、他の請求項に係る発明について検討するまでもなく、拒絶されるべきものである。 よって、結論のとおり審決する。 |
| 審理終結日 | 2012-05-09 |
| 結審通知日 | 2012-05-15 |
| 審決日 | 2012-05-28 |
| 出願番号 | 特願2006-84834(P2006-84834) |
| 審決分類 |
P
1
8・
561-
Z
(H01L)
P 1 8・ 113- Z (H01L) |
| 最終処分 | 不成立 |
| 前審関与審査官 | 吉田 安子 |
| 特許庁審判長 |
北島 健次 |
| 特許庁審判官 |
小野田 誠 早川 朋一 |
| 発明の名称 | 半導体装置、及び半導体装置の製造方法 |
| 代理人 | 平川 明 |
| 代理人 | 松倉 秀実 |
| 代理人 | 高田 大輔 |