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| 審決分類 |
審判 査定不服 2項進歩性 特許、登録しない(前置又は当審拒絶理由) H01L |
|---|---|
| 管理番号 | 1260396 |
| 審判番号 | 不服2008-32935 |
| 総通号数 | 153 |
| 発行国 | 日本国特許庁(JP) |
| 公報種別 | 特許審決公報 |
| 発行日 | 2012-09-28 |
| 種別 | 拒絶査定不服の審決 |
| 審判請求日 | 2008-12-26 |
| 確定日 | 2012-07-17 |
| 事件の表示 | 特願2003-579283「SOI電解効果トランジスタを製造する方法および対応する電界効果トランジスタ」拒絶査定不服審判事件〔平成15年10月 2日国際公開,WO03/81675,平成17年 9月29日国内公表,特表2005-529479〕について,次のとおり審決する。 |
| 結論 | 本件審判の請求は,成り立たない。 |
| 理由 |
1 手続の経緯 本願は,2003年3月20日(パリ条約による優先権主張外国庁受理2002年3月26日,ドイツ連邦共和国)を国際出願日とする出願であって,平成19年2月23日付けの拒絶理由通知に対して,平成19年8月27日に手続補正書及び意見書が提出されたが,平成20年10月1日付けで拒絶査定がされ,平成20年12月26日に審判請求がされ,その後,当審において平成23年10月3日付けで拒絶理由が通知され,これに対し,平成24年2月2日に手続補正書及び意見書が提出されたものである。 2 当審の拒絶理由の要旨 当審において平成23年10月3日付けで通知された拒絶理由(以下「当審拒絶理由」という。)の要旨は, ・本願の請求項18?34の記載は不明確であり,特許法36条6項2号に規定する要件を満たしていない。 ・本願の請求項1?34に係る発明は,引用例2?7に記載の周知技術に照らし引用例1に記載された発明に基づいて当業者が容易に発明をすることができたものであるから,特許法29条2項の規定により特許を受けることができない。 というものである。 3 本願発明の内容 平成24年2月2日に提出された手続補正書によれば,本願の特許請求の範囲の請求項1に係る発明(以下「本願発明」という。)は,次のとおりのものである。 「第1の完全空乏薄膜SOI電界効果トランジスタを製造する方法であって,第1の完全空乏薄膜SOI電界効果トランジスタは,所定のトランジスタ特性を有しており, 該方法は, 横方向に区分された層シーケンスを本質的にアンドープの本体領域の上に形成するステップであって,該横方向に区分された層シーケンスは,ゲート絶縁層と,該ゲート絶縁層の上に形成されたゲート領域とを含み,該本質的にアンドープの本体領域は,20nmより小さい厚さを有している,ステップと, 所定の厚さを有するスペーサ層を該横方向に区分された層シーケンスの側壁に形成するステップと, 該スペーサ層によって隣接される該本質的にアンドープの本体領域に隣接する2つの表面領域にドーパント原子を導入することによって,所定のドーパント濃度プロファイルを有する2つのソース/ドレイン領域を形成するステップであって,該横方向に区分された層シーケンスおよび該スペーサ層は,該2つのソース/ドレイン領域の間にある該本質的にアンドープの本体領域にドーパント原子が導入されることを防止する被覆構造を形成するステップと を包含し, 該第1の完全空乏薄膜SOI電界効果トランジスタの該所定のトランジスタ特性は,該スペーサ層の厚さを設定し,かつ,該2つの表面領域から該本体領域へ該ドーパント原子が拡散する領域のドーパント濃度の該横方向の空間依存を設定することによって設定される,方法。」 4 本願発明の容易想到性について 4-1 引用例の記載と引用発明 (1)引用例の記載 当審拒絶理由において引用例1として引用された,本願の優先権主張日前に日本国内において頒布された刊行物である特開平11-44892号公報(以下「引用例」という。)には,図3,6とともに,次の記載がある(下線は当審で付加。以下同じ。)。 ア.製造方法について 「【0015】 【実施例】 〔実施例1〕本実施例では絶縁表面を有する基板上に本発明によるTFTを形成し,画素マトリクス回路と周辺回路とをモノリシックに構成する例を示す。なお,本実施例ではドライバー回路やロジック回路等の周辺回路の例として,基本回路であるCMOS回路を示す。 【0016】まず,絶縁表面を有する基板として石英基板301を準備する。石英基板の代わりに表面に0.5?5μmの厚さの絶縁膜を形成したセラミックス基板,シリコン基板等を用いることができる。なお,太陽電池に使用される様なグレードの低いシリコン基板は安価であるので反射型表示装置の様に透光性基板を用いる必要のない用途において有効である。 【0017】302は非晶質珪素膜であり,最終的な膜厚(熱酸化後の膜減りを考慮した膜厚)が10?75nm(好ましくは15?45nm)となる様に調節する。本実施例で作製するTFTは活性層が非常に薄いため,オン状態(チャネルが形成された状態)においてチャネル形成領域が完全に空乏化するFD(Full-Depletion)型TFTとなる。 【0018】なお,非晶質珪素膜302の成膜は減圧熱CVD法またはプラズマCVD法によれば良い。また,非晶質珪素膜の代わりにSi_(1-X) Ge_(X) で示される様なゲルマニウムを含有した珪素膜を用いても良い。 【0019】次に,非晶質珪素膜302の結晶化工程を行う。結晶化の手段としては本発明者による特開平7-130652号公報記載の技術を用いる。同公報の実施例1および実施例2のどちらの手段でも良いが,本願発明では実施例2に記載した技術内容(特開平8-78329号公報に詳しい)を利用するのが好ましい。 【0020】特開平8-78329号公報記載の技術は,まず触媒元素の添加領域を選択するマスク絶縁膜303を形成する。マスク絶縁膜303は触媒元素を添加するために複数箇所の開口部を有している。この開口部の位置によって結晶領域の位置を決定することができる。 【0021】そして,非晶質珪素膜の結晶化を助長する触媒元素としてニッケル(Ni)を含有した溶液をスピンコート法により塗布し,Ni含有層304を形成する。なお,触媒元素としてはニッケル以外にも,ゲルマニウム(Ge),コバルト(Cｏ),鉄(Fe),パラジウム(Pd),白金(Pｔ),銅(Cｕ),金(Aｕ)等を用いることができる。(図3(A)) 【0022】また,上記触媒元素の添加工程は,レジストマスクを利用したイオン注入法またはプラズマドーピング法を用いることもできる。この場合,添加領域の占有面積の低減,横成長領域の成長距離の制御が容易となるので,微細化した回路を構成する際に有効な技術となる。 【0023】次に,触媒元素の添加工程が終了したら,450℃1時間程度の水素出しの後,不活性雰囲気,水素雰囲気または酸素雰囲気中において500?700℃(代表的には550?650℃)の温度で4?24時間の加熱処理を加えて非晶質珪素膜302の結晶化を行う。本実施例では窒素雰囲気で570 ℃14時間の加熱処理を行う。 【0024】この時,非晶質珪素膜302の結晶化はニッケルを添加した添加領域305,306から優先的に進行し,基板301の基板面に対してほぼ平行に成長した結晶領域307,308が形成される。本発明者らはこの結晶領域307,308を横成長領域と呼んでいる。(図3(B)) 【0025】結晶化のための加熱処理が終了したら,マスク絶縁膜303を除去してパターニングを行い,横成長領域307,308のみでなる島状半導体層(活性層)309?311を形成する。ここで309はCMOS回路を構成するN型TFTの活性層,310はCMOS回路を構成するP型TFTの活性層,311は画素マトリクス回路を構成するN型TFT(画素TFT)の活性層である。 【0026】活性層309?311を形成したら,その上に珪素を含む絶縁膜でなるゲイト絶縁膜312を成膜する。ゲイト絶縁膜312の膜厚は後の熱酸化工程による増加分も考慮して20?250nmの範囲で調節すれば良い。また,成膜方法は公知の気相法(プラズマCVD法,スパッタ法等)を用いれば良い。 【0027】次に,図3(C)に示す様に触媒元素(ニッケル)を除去または低減するための加熱処理(触媒元素のゲッタリングプロセス)を行う。この加熱処理は処理雰囲気中にハロゲン元素を含ませ,ハロゲン元素による金属元素のゲッタリング効果を利用するものである。」 「【0120】〔実施例2〕本実施例では,実施例1に示したハロゲン元素によるゲッタリング効果に加えてリン元素によるゲッタリング効果を得るための構成について説明する。説明には図6を用いる。 【0121】まず,実施例1の工程に従ってハロゲン元素によるゲッタリングプロセスまで行い,図6(A)の状態を得る。図6(A)において,601は石英基板,602は活性層,603はゲイト絶縁膜である。 【0122】次に,タンタルとタンタルを主成分とする材料との積層膜でなるゲイト電極604を形成する。次いでゲイト電極604の表面を陽極酸化することによって陽極酸化膜605を形成する。陽極酸化膜605は保護膜として機能する。(図6(A)) 【0123】次に,ゲイト電極604をマスクとしてゲイト絶縁膜602をドライエッチング法によりエッチングする。そして,その状態でリン元素をイオン注入法により添加して不純物領域606,607を形成する。(図6(B)) 【0124】次に,窒化珪素膜を厚く形成した後,ドライエッチング法によるエッチバックを行い,サイドウォール608を形成する。そして,サイドウォール608を形成した後,再びリン元素を添加してソース領域609,ドレイン領域610を形成する。(図6(C)) 【0125】なお,サイドウォール608の下は2度目のリン元素が添加されず,ソース/ドレイン領域よりも低濃度にリン元素を含む一対の低濃度不純物領域611となる。また,ゲイト電極604の下は不純物の添加されないチャネル形成領域612となる。 【0126】こうして図6(C)の状態が得られたら,450?650℃(代表的には600℃)で8?24時間(代表的には12時間)の加熱処理を行う。 【0127】この加熱処理はリン元素による触媒元素(ここではニッケル)のゲッタリングを目的とした工程であるが,同時に不純物の活性化,活性層が受けたイオン注入時の損傷の回復が行われる。 【0128】この工程では,加熱処理を行うことでチャネル形成領域612に残存するニッケルがソース/ドレイン領域609,610に移動し,そこでゲッタリングされて不活性化する。即ち,チャネル形成領域612内部に残存するニッケルを除去することが可能である。 【0129】なお,ソース/ドレイン領域609,610は導電性を有していれば電極としての機能を果たすのでニッケルの有無が電気特性に影響を与える恐れがない。そのため,ゲッタリングサイトとして機能させうるのである。 【0130】以上の様にして図6(D)の状態が得られたら,実施例1と同様に層間絶縁膜613,ソース電極614,ドレイン電極615を形成して図6(E)に示す薄膜トランジスタが完成する。 【0131】なお,本実施例ではゲイト電極としてタンタルを用いているが,導電性を有する結晶性珪素膜を用いても良い。また,低濃度不純物領域の形成方法は本実施例の手段に限定されるものではない。 【0132】本実施例で最も重要な構成は,チャネル形成領域に残存する触媒元素をソース領域およびドレイン領域に移動させてゲッタリングすることにある。これは,リン元素による金属元素のゲッタリング効果に着目した発明である。 【0133】なお,本実施例ではN型TFTの例を示したが,P型TFTの場合,ボロン元素だけではゲッタリング効果が得られないので,リン元素とボロン元素の両方をソース/ドレイン領域に添加することが必要である。」 イ.図面について 図6(C)によれば,「サイドウォール608」は「ゲイト絶縁膜603」及び「ゲイト電極604」の側壁に形成されていること,及び,「サイドウォール608」に隣接する「島状半導体層602」の表面領域にリン元素を添加して「ソース領域609」及び「ドレイン領域610」を形成していることが見て取れる。 (2)引用例に記載された発明 そうすると,引用例には次の発明(以下「引用発明」という。)が記載されているものと認められる。 「絶縁表面を有する基板上にFD(Full-Depletion)型TFTを形成する方法であって,該方法は, 最終的な膜厚が10?75nmとなるように非晶質珪素膜を形成する工程と, 非晶質珪素膜の結晶化とパターニングを行い,島状半導体層を形成する工程と, 島状半導体層の上にゲイト絶縁膜を成膜する工程と, ゲイト電極を形成する工程と, ゲイト電極をマスクとしてゲイト絶縁膜をエッチングする工程と, 窒化珪素膜を厚く形成した後,ドライエッチング法によるエッチバックを行い,サイドウォールを形成する工程と, サイドウォールを形成した後,リン元素を添加してソース領域,ドレイン領域を形成し,ゲイト電極の下は不純物の添加されないチャネル形成領域となる工程と, を含む,方法。」 4-2 本願発明と引用発明の対比 本願発明と引用発明とを対比する。 ア 引用発明における「絶縁表面を有する基板上にFD(Full-Depletion)型TFTを形成する方法」は,本願発明における「第1の完全空乏薄膜SOI電界効果トランジスタを製造する方法」に相当する。また,引用発明の「絶縁表面を有する基板上」に形成された「FD(Full-Depletion)型TFT」が,本願発明の「第1の完全空乏薄膜SOI電界効果トランジスタ」と同様に「所定のトランジスタ特性を有して」いることは,自明である。 イ 引用発明における「島状半導体層」,「ゲイト絶縁膜」及び「ゲイト電極」は,本願発明における「本質的にアンドープの本体領域」,「ゲート絶縁膜」及び「ゲート領域」に,それぞれ相当する。 ウ 引用発明における「島状半導体層」は,「最終的な膜厚が10?75nmとなるように非晶質珪素膜を形成する工程と,非晶質珪素膜の結晶化とパターニングを行い,島状半導体層を形成する工程」により形成されたものであるから,10?20nmの範囲において,本願発明と引用発明は,「本質的にアンドープの本体領域は,20nmより小さい厚さを有している」点で一致する。 エ 引用発明は,「島状半導体層の上にゲイト絶縁膜を成膜する工程と,ゲイト電極を形成する工程と」を有し「ゲイト電極をマスクとしてゲイト絶縁膜をエッチング」していることから,引用発明の「ゲイト絶縁膜」と「ゲイト電極」は,本願発明における「横方向に区分された層シーケンス」に相当する。また,引用発明における「島状半導体層の上にゲイト絶縁膜を成膜・・・ゲイト絶縁膜をエッチングする工程」は,本願発明における「横方向に区分された層シーケンスを本質的にアンドープの本体領域の上に形成するステップ」に相当する。 オ 引用例の図6(C)(上記4-1(1)イ参照。)から,引用発明の「サイドウォール」は「ゲイト絶縁膜」及び「ゲイト電極」の側壁に形成されているものであり,上記エで検討したとおり,当該「ゲイト絶縁膜」及び「ゲイト電極」は,本願発明における「横方向に区分された層シーケンス」に相当するから,引用発明の「窒化珪素膜を厚く形成した後,ドライエッチング法によるエッチバックを行い,サイドウォールを形成する工程」と,本願発明の「所定の厚さを有するスペーサ層を該横方向に区分された層シーケンスの側壁に形成するステップ」とは「所定の厚さを有する層を該横方向に区分された層シーケンスの側壁に形成するステップ」である点で共通する。 カ 引用例の図6(C)(上記4-1(1)イ参照。)から,引用発明における「サイドウォールを形成した後,リン元素を添加してソース領域,ドレイン領域を形成」する工程は,サイドウォールに隣接する島状半導体層の表面領域にリン元素を添加することで,ソース領域,ドレイン領域を形成する工程であると理解できる。また,上記オで検討したとおり,引用発明の「サイドウォール」と本願発明の「スペーサ層」は「層」である点で共通し,引用発明の「リン元素を添加」することは,本願発明の「ドーパント原子を導入すること」に相当する。したがって,本願発明と引用発明は「層によって隣接される該本質的にアンドープの本体領域に隣接する2つの表面領域にドーパント原子を導入することによって,所定のドーパント濃度プロファイルを有する2つのソース/ドレイン領域を形成するステップ」を有する点で一致する。 キ 引用発明における「サイドウォールを形成した後,リン元素を添加してソース領域,ドレイン領域を形成」する工程では,「ゲイト電極の下は不純物の添加されないチャネル形成領域」となることから,引用発明の「ゲイト絶縁膜」,「ゲイト電極」及び「サイドウォール」と本願発明の「横方向に区分された層シーケンスおよび該スペーサ層」とは,「2つのソース/ドレイン領域の間にある該本質的にアンドープの本体領域にドーパント原子が導入されることを防止する被覆構造を形成する」ものである点で一致する。 そうすると,本願発明と引用発明の一致点及び相違点は,次のとおりとなる。 ＜一致点＞ 「第1の完全空乏薄膜SOI電界効果トランジスタを製造する方法であって,第1の完全空乏薄膜SOI電界効果トランジスタは,所定のトランジスタ特性を有しており, 該方法は, 横方向に区分された層シーケンスを本質的にアンドープの本体領域の上に形成するステップであって,該横方向に区分された層シーケンスは,ゲート絶縁層と,該ゲート絶縁層の上に形成されたゲート領域とを含み,該本質的にアンドープの本体領域は,20nmより小さい厚さを有している,ステップと, 所定の厚さを有する層を該横方向に区分された層シーケンスの側壁に形成するステップと, 該層によって隣接される該本質的にアンドープの本体領域に隣接する2つの表面領域にドーパント原子を導入することによって,所定のドーパント濃度プロファイルを有する2つのソース/ドレイン領域を形成するステップであって,該横方向に区分された層シーケンスおよび該層は,該2つのソース/ドレイン領域の間にある該本質的にアンドープの本体領域にドーパント原子が導入されることを防止する被覆構造を形成するステップと を包含する,方法。」 である点。 ＜相違点1＞ 本願発明では,「所定の厚さを有する層を該横方向に区分された層シーケンスの側壁に形成するステップ」及び「該層によって隣接される該本質的にアンドープの本体領域に隣接する2つの表面領域にドーパント原子を導入することによって,所定のドーパント濃度プロファイルを有する2つのソース/ドレイン領域を形成するステップ」において,「所定の厚さを有する層」が「スペーサ層」であるのに対し,引用発明では「サイドウォール」である点。 ＜相違点2＞ 本願発明では,「第1の完全空乏薄膜SOI電界効果トランジスタの該所定のトランジスタ特性は,該スペーサ層の厚さを設定し,かつ,該2つの表面領域から該本体領域へ該ドーパント原子が拡散する領域のドーパント濃度の該横方向の空間依存を設定することによって設定され」るのに対し,引用発明ではトランジスタ特性をどのように設定するかについて教示がない点。 4-3 相違点についての判断 (1)相違点1について ゲート電極が形成された半導体全面にスペーサ機能を果たす絶縁膜を形成し,当該絶縁膜を通して不純物をイオン注入してソース/ドレイン領域を形成する技術,すなわち,スペーサ層を用いたソース/ドレイン領域形成技術は,次の周知例1?3にも記載されているように,工程簡略化やばらつき低減に有効な技術として既に周知のものである。したがって,引用発明におけるソース/ドレイン領域形成において,サイドウォールに代えて当該周知技術を採用することは,当業者が容易に想到し得たことである。 ・周知例1:特開平4-196438号公報 当審拒絶理由において引用例5として引用された,本願の優先権主張日前に日本国内において頒布された刊行物である上記周知例1には,第1図(a)?(c)とともに次の記載がある。 ア 「まずP型不純物を含むシリコン基板101上にゲートシリコン酸化膜102を介してゲート電極103を形成する。次に第1のイオン注入としてN型不純物であるリンをエネルギーは60keVでドーズ量を2E13cm^(-2)だけイオン注入することによりゲート電極をマスクとして低濃度の拡散層104を形成する｛第1図(a)｝。次に絶縁膜としてシリコン酸化膜105をCVD法によりウェハー全面に約2000Å形成する｛第1図(b)｝。次に前記シリコン酸化膜をイオン注入透過膜としてリンを注入エネルギー150keV程度,ドーズ量3.8E16cm^(-2)程度で第2のイオン注入を行なう。同じN型の不純物としてヒ素を用いる場合はエネルギーを340keV程度でドーズ量を3.8E16cm^(-2)程度で第2のイオン注入を行なう｛第1図(c)｝。」(第2頁右上欄第19行?左下欄14行) イ 「本発明の半導体装置の製造方法では従来のようにサイドウオールを形成するよりも工程数を低減した分,低濃度の拡散層の長さのばらつきを約50%少なくすることができるために特性のばらつきの少ないトランジスタを提供することができるという効果を有する。・・・(略)・・・ この拡散深さや不純物濃度分布は注入透過膜厚と注入エネルギー,ドーズ量を変化することにより自由に調節することができる。」(第3頁右上欄第10行?左下欄第5行) ・周知例2:特開平5-218075号公報 当審拒絶理由において引用例6として引用された,本願の優先権主張日前に日本国内において頒布された刊行物である上記周知例2には,図3とともに次の記載がある。 「【0016】この発明に従って,LDDスペーサ18はゲート金属16上に生成された正角の薄膜28によって置換される。この生成された膜はスペーサエッチングを必要とすることなくLDD接合形成のためのスペーサ機能を果たし,それによってフィールド酸化物12の損失およびそのガウジングを回避する。 【0017】従来のフロントエンドのMOSプロセスを使って,約500ないし2000Åの範囲の厚さを有する薄膜28はゲートが形成された後生成される。この膜をドーピングしてもよいししなくてもよい。TEOS(テトラ-エチルオルトケイ酸塩)はその正角およびよい均質性/厚さ制御のために,薄膜28として好ましくは使用される。もし膜28がリンでドーピングされれば,ｐ^(+)ソース/ドレイン注入の間の逆ドーピングがｐ^(+)接合深さを効果的に低減するであろう。重要なことに,スペーサエッチングは何も必要とされない。 【0018】矢印32で示されるソース/ドレイン注入はこの薄膜28を介して基板10に直接注入され,ソースおよびドレインコンタクト(図3に示されない)が作られ得るn^(+)領域34を形成する。薄膜28の厚さは予め定められたスペーサ幅要求を満たすように選択される。注入エネルギは注入ピークがシリコン基板10の内側のシリコン/薄膜インタフェース10aの真下になるように選択される。その後不十分な温度アニーリングが行なわれて接合を形成する。ソース/ドレイン接合は正角のTEOS膜28のスペーサ効果のためにゲートおよびフィールド端縁の近くでより浅い。・・・(略)・・・」 ・周知例3:特開平10-242460号公報 本願の優先権主張日前に日本国内において頒布された刊行物である上記周知例3には,次の記載がある。 「【0008】本発明の目的は,LDD構造のMOSFETと類似したMOSFETを簡単な製造プロセスをもって形成でき,優れたホットキャリア耐性を備えているMOSFETを有する半導体集積回路装置およびその製造方法を提供することにある。」 「【0014】(実施の形態1)図1?図9は,本発明の実施の形態1である半導体集積回路装置の製造工程を示す概略断面図である。同図を用いて,本実施の形態1の半導体集積回路装置およびその製造方法を説明する。 ・・・(略)・・・ 【0017】その後,レジスト膜5をエッチング用マスクとして使用して,ドライエッチングなどの選択エッチング技術を使用して,ゲート電極4およびゲート絶縁膜3のパターンを形成する。次に,半導体基板1の上に,CVD法を使用して,厚膜の酸化シリコン膜6を堆積し,ゲート電極4の側壁に側壁酸化シリコン膜を備えている酸化シリコン膜6を形成する(図3)。 ・・・(略)・・・ 【0020】その後,不要となったレジスと膜11を取り除いた後,酸化シリコン膜6を通して,半導体基板1に,イオン注入法を使用して,不純物としてのヒ素(Aｓ)を200keVのエネルギーで5×10^(15)cm^(-2)のイオン注入量をもってイオン打ち込みする。その後,アニール(熱拡散処理)を行って,イオン打ち込みされたヒ素を拡散して,ソース/ドレインとしてのn型の半導体領域7を形成する(図5)。 【0021】この製造工程の他の態様として,図3に示した酸化シリコン膜6の状態で,酸化シリコン膜6を通して,半導体基板1に,イオン注入法を使用して,不純物としてのヒ素(Aｓ)を200keVのエネルギーで5×10^(15)cm^(-2)のイオン注入量をもってイオン打ち込みする態様とすることができる。」 (2)相違点2について トランジスタ特性がチャネル長に依存し,チャネル長がソース/ドレイン領域の間隔に依存することは,当業者の技術常識である。 一方,上記周知例1イの摘記や,上記周知例2の【0018】の記載によれば,周知技術である上記スペーサ層を用いたソース/ドレイン領域形成技術において,スペーサ層の厚みを調整することは,普通に行われていることであるといえる。また,ソース/ドレイン領域形成のために導入したドーパントの横方向拡散の影響によりチャネル長が変わることは,次の周知例4?6にも記載されているように,当業者に周知の事項である。 そうすると,ソース/ドレイン領域形成を上記周知技術によって行う際,スペーサ層の厚さと横方向拡散の程度を適宜設定することで,ソース/ドレイン領域の間隔を調整し,それにより所定のトランジスタ特性に設定できることは,上記の技術常識や周知の事項から当業者が直ちに察知し得たことであるといえる。 したがって,引用発明において,「スペーサ層の厚さを設定し,かつ,該2つの表面領域から該本体領域へ該ドーパント原子が拡散する領域のドーパント濃度の該横方向の空間依存を設定すること」は,上記周知技術を適用する際に当然に行う設計事項であって,当業者が適宜なし得たことである。 ・周知例4:特開平7-249771号公報 本願の優先権主張日前に日本国内において頒布された刊行物である上記周知例4には,次の記載がある。 「【0008】図4に見られる従来例に於いては,低不純物濃度ソース領域4及び低不純物濃度ドレイン領域5はゲート電極3をマスクとしてセルフ・アライメント方式で形成され,また,図5に見られる従来例に於いては,低不純物濃度ソース領域15及び低不純物濃度ドレイン領域16はゲート電極14をマスクとしてセルフ・アライメント方式で形成されていることから,何れにしても,そのチャネル長は,ゲート電極3の長さ或いはゲート電極14の長さに依って決まってしまう。」 「【0011】 【課題を解決するための手段】本発明では,薄膜SOIに於ける不純物拡散の特徴,即ち,イオン注入された不純物の活性化アニールを適切に行って,不純物の横方向への拡散を利用してチャネル長を実質的に短くすることが基本になっている。」 ・周知例5:特開平9-148581号公報 本願の優先権主張日前に日本国内において頒布された刊行物である上記周知例5には,次の記載がある。 「【0005】 【発明が解決しようとする課題】多結晶シリコン薄膜トランジスタのn^(+) 層およびｐ^(+) 層の形成において,リンまたはボロン等の不純物は質量分離しないイオンシャワードープあるいはイオンインプランテーションの手法を用いて注入される。そして,注入された不純物は,その後の熱プロセスでチャネルに向かって,横方向に拡散するという問題がある。多結晶シリコンの場合,単結晶と異なり,結晶粒界が存在する。不純物の拡散係数は結晶粒内と比較して結晶粒界の方が桁違いに早い。その結果,多結晶シリコン薄膜トランジスタでは,実効的なオフセット長あるいはLDD長はμmオーダーで減る。 【0006】また,多結晶シリコン薄膜トランジスタでは,ゲート絶縁膜と真性半導体層の界面準位密度が単結晶シリコンの場合に比べて多いため,n^(+) 層およびｐ^(+) 層で不純物の界面拡散が起こる。その結果,チャネル長の長さが数μm以下になると,ゲート電圧-ドレイン電流特性がn^(-)chの場合はマイナス側へ,ｐ^(-)chの場合はプラス側へシフトするという現象が起こる。このようなことから,トランジスタサイズをより小型化するには,限界があった。したがって,n^(+) 層およびｐ^(+) 層の形成前に,多結晶シリコン半導体層中の欠陥およびゲート絶縁膜と真性半導体層の欠陥を減らす必要がある。」 「【0011】次に,本発明の作用を説明する。本発明は,上記のような課題を解決するためになされたものであり,n^(+) 層およびｐ^(+) 層を形成する前に,多結晶シリコン半導体層中の欠陥およびゲート絶縁膜と真性半導体層の欠陥を減らし,注入された不純物はその後の熱プロセスでチャネルに向かっての横方向拡散を低減できることにより,オフセット長およびチャネル長を短くできる薄膜トランジスタが作製でき,薄膜トランジスタの信頼性および特性を向上させることができる。」 ・周知例6:特開2001-196601号公報 本願の優先権主張日前に日本国内において頒布された刊行物である上記周知例6には,次の記載がある。 「【0004】第1の問題点に関しては,イオン打ち込みによって,半導体中に打ち込まれたイオンが2次散乱によって,横方向に拡散してしまうことと,熱処理工程によって熱的に周囲に拡がってしまうことのためである。このような効果は,デザインルール(典型的にはMOSFETのゲイト電極の幅)が1.0μm以上の場合にはほとんど問題ではなかったが,それ以下では,上記の効果による拡散部分が,図2(A)に示すように,ゲイト電極の幅に比して大きくなり,ゲイト電極205と拡散領域(ソース,ドレイン)202,203の幾何学的重なりが生じる。このような重なりはゲイト電極とソース,ドレインの寄生容量のもととなり,動作速度の低下をもたらす。」 「【0008】本発明の解決すべき課題は以下のようにまとめられる。すわなち,第1に不純物の横方向の拡散を防止することであり,第2にその拡散の深さを制御して,0.1μm以下,好ましくは50nm以下とすることである。本発明は,この2点の問題点において,単結晶もしくは多結晶あるいはそれらに準ずる半導体材料の一部あるいは全部において,少なくとも1つを解決する方法を提供することを目的とする。以上の条件を満たすことによって,チャネル長1.0μm以下,典型的には0.1?0.3μmのMOSデバイスを安定して作製することができる。」 (3)小括 したがって,相違点1及び2に係る構成とすることは,当業者が容易に想到し得たことである。また,相違点1及び2に係る構成により本願発明が奏する効果も,当業者が予測し得る程度のものに過ぎない。 4-4 容易想到性についてのまとめ 以上検討したとおり,本願発明は,従来周知の技術を勘案することにより,引用発明に基いて当業者が容易に発明をすることができたものであるから,特許法29条2項の規定により特許を受けることができない。 5 結言 以上のとおり,本願発明は,特許法29条2項の規定により特許を受けることができないものであるから,本願は,他の請求項について検討するまでもなく,拒絶をすべきものである。 よって,結論のとおり審決する。 |
| 審理終結日 | 2012-02-23 |
| 結審通知日 | 2012-02-24 |
| 審決日 | 2012-03-06 |
| 出願番号 | 特願2003-579283(P2003-579283) |
| 審決分類 |
P
1
8・
121-
WZ
(H01L)
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| 最終処分 | 不成立 |
| 前審関与審査官 | 綿引 隆 |
| 特許庁審判長 |
齋藤 恭一 |
| 特許庁審判官 |
小川 将之 近藤 幸浩 |
| 発明の名称 | SOI電解効果トランジスタを製造する方法および対応する電界効果トランジスタ |
| 代理人 | 森下 夏樹 |
| 代理人 | 安村 高明 |
| 代理人 | 山本 秀策 |