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審決分類 審判 査定不服 5項独立特許用件 特許、登録しない。 G11C
審判 査定不服 2項進歩性 特許、登録しない。 G11C
管理番号 1262820
審判番号 不服2010-28609  
総通号数 154 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2012-10-26 
種別 拒絶査定不服の審決 
審判請求日 2010-12-17 
確定日 2012-09-05 
事件の表示 特願2004-377088「半導体素子の高電圧スイッチ回路」拒絶査定不服審判事件〔平成17年9月8日出願公開、特開2005-243215〕について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 第1.手続の経緯
本願は、平成16年12月27日(パリ条約に基づく優先権主張 2004年2月25日、大韓民国)の特許出願であって、平成21年11月6日付けの拒絶理由通知に対して平成22年3月23日に意見書及び手続補正書が提出されたが、同年8月11日付けで拒絶査定がなされた。
それに対して、同年12月17日に拒絶査定不服審判が請求されるとともに手続補正書が提出され、その後、平成23年9月6日付けで審尋がなされ、平成24年1月13日に回答書が提出された。

第2.補正の却下の決定
【補正の却下の決定の結論】
平成22年12月17日に提出された手続補正書による補正を却下する。

【理由】
1.補正の内容
平成22年12月17日に提出された手続補正書による補正(以下「本件補正」という。)は、補正前の特許請求の範囲の請求項1?3を補正して、補正後の特許請求の範囲の請求項1?3とするとともに、補正前の明細書の補正を行うものであり、補正前後の請求項1は各々次のとおりである。

(補正前)
「【請求項1】
制御電圧が生成される制御ノードと、
前記制御電圧に応じて第1高電圧を伝送する第1トランジスタと、
スイッチ制御信号が活性化したとき所定のプリチャージ電圧を前記制御ノードに伝送する入力部と、
前記制御電圧と第2高電圧に応じて同第2高電圧を前記制御ノードに伝送するポジティブフィードバックループ部と、
クロック信号に応じてそれぞれ前記制御ノードの電圧及び前記ポジティブフィードバックループ部内の前記第2高電圧をブーストする第1及び第2キャパシタと、
前記制御ノードに接続され、前記スイッチ制御信号が非活性化したとき前記制御電圧のディスチャージを行う第2トランジスタとを含み、
前記クロック信号は、前記スイッチ制御信号の活性化状態に関係なく、前記第1及び第2キャパシタに印加されることを特徴とする半導体素子の高電圧スイッチ回路。」

(補正後)
「【請求項1】
制御電圧が生成される制御ノードと、
前記制御電圧に応じて第1高電圧を伝送する第1トランジスタと、
スイッチ制御信号が活性化したとき所定のプリチャージ電圧を前記制御ノードに伝送する入力部と、
前記制御電圧と第2高電圧に応じて同第2高電圧を前記制御ノードに伝送するポジティブフィードバックループ部と、
クロック信号に応じて前記制御ノードに印加された前記第2高電圧を前記プリチャージ電圧と合わせてポンピングする第1キャパシタと、
前記クロック信号に応じて前記ポジティブフィードバックループにおける前記第2高電圧をポンピングする第2キャパシタと、
前記第1キャパシタのブースティング動作による前記制御ノードのブーストを防止するため、前記制御ノードに接続され、前記スイッチ制御信号が非活性化したとき前記制御電圧のディスチャージを行う第2トランジスタとを含み、
前記クロック信号は、前記スイッチ制御信号の活性化状態に関係なく、前記第1及び第2キャパシタに印加されることを特徴とする半導体素子の高電圧スイッチ回路。」

2.本件補正による補正事項
本件補正における補正事項を整理すると、以下のとおりである。
(1)補正事項1
補正前の請求項1の「クロック信号に応じてそれぞれ前記制御ノードの電圧及び前記ポジティブフィードバックループ部内の前記第2高電圧をブーストする第1及び第2キャパシタと」を、「クロック信号に応じて前記制御ノードに印加された前記第2高電圧を前記プリチャージ電圧と合わせてポンピングする第1キャパシタと、 前記クロック信号に応じて前記ポジティブフィードバックループにおける前記第2高電圧をポンピングする第2キャパシタと」と補正して、補正後の請求項1とすること。

(2)補正事項2
補正前の請求項1の「前記制御ノードに接続され、前記スイッチ制御信号が非活性化したとき前記制御電圧のディスチャージを行う第2トランジスタとを含み」を、「前記第1キャパシタのブースティング動作による前記制御ノードのブーストを防止するため、前記制御ノードに接続され、前記スイッチ制御信号が非活性化したとき前記制御電圧のディスチャージを行う第2トランジスタとを含み」と補正して、補正後の請求項1とすること。

(3)補正前の明細書の0005段落、0018段落及び0022段落を補正して、各々補正後の明細書の0005段落、0018段落及び0022段落すること。

3.補正の目的の適否、及び新規事項の有無についての検討
(1)補正事項1について
補正事項1は、補正前の請求項1に係る発明の発明特定事項である「クロック信号に応じてそれぞれ前記制御ノードの電圧及び前記ポジティブフィードバックループ部内の前記第2高電圧をブーストする第1及び第2キャパシタ」に対して技術的限定を加えるものであるから、当該補正事項1は、特許法第17条の2第4項(平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第4項をいう。以下同じ。)第2号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
したがって、補正事項1は特許法第17条の2第4項に規定する要件を満たす。
また、補正事項1により補正された部分は、本願の願書に最初に添付した明細書(以下「当初明細書」という。また、本願の願書に最初に添付した明細書、特許請求の範囲又は図面をまとめて「当初明細書等」という。)の0018段落に記載されているものと認められるから、補正事項1は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。
したがって、補正事項1は、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第17条の2第3項(平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第3項をいう。以下同じ。)に規定する要件を満たす。

(2)補正事項2について
補正事項2は、補正前の請求項1に係る発明の発明特定事項である「第2トランジスタ」に対して技術的限定を加えるものであるから、当該補正事項2は、特許法第17条の2第4項第2号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
したがって、補正事項2は特許法第17条の2第4項に規定する要件を満たす。
また、補正事項2により補正された部分は、当初明細書の0018段落?0021段落に記載されているものと認められるから、補正事項2は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。
したがって、補正事項2は、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第17条の2第3項に規定する要件を満たす。

(3)補正事項3について
補正事項3は、補正前の明細書の記載について、補正事項1及び2と整合するように修正し、併せて、誤記の訂正及びより分かりやすい表現への修正を行うものであるから、特許法第17条の2第3項に規定する要件を満たす。

(4)補正の目的の適否、及び新規事項の追加の有無についてのまとめ
以上検討したとおりであるから、本件補正は特許法第17条の2第3項及び第4項に規定する要件を満たす。
そして、本件補正は特許法第17条の2第4項第2号に掲げる特許請求の範囲の減縮を目的とする補正を含むものであるから、本件補正による補正後の特許請求の範囲に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができるものであるか否か、すなわち、本件補正がいわゆる独立特許要件を満たすものであるか否かにつき、以下において更に検討する。

4.独立特許要件についての検討
(1)補正後の発明
本願の本件補正による補正後の請求項1?3に係る発明は、本件補正により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項1?3に記載されている事項により特定されるとおりのものであり、そのうちの請求項1に係る発明(以下「補正発明」という。)は、請求項1に記載されている事項により特定される上記第2.1.の「(補正後)」の箇所に記載したとおりのものであって、再掲すると次のとおりである。

「【請求項1】
制御電圧が生成される制御ノードと、
前記制御電圧に応じて第1高電圧を伝送する第1トランジスタと、
スイッチ制御信号が活性化したとき所定のプリチャージ電圧を前記制御ノードに伝送する入力部と、
前記制御電圧と第2高電圧に応じて同第2高電圧を前記制御ノードに伝送するポジティブフィードバックループ部と、
クロック信号に応じて前記制御ノードに印加された前記第2高電圧を前記プリチャージ電圧と合わせてポンピングする第1キャパシタと、
前記クロック信号に応じて前記ポジティブフィードバックループにおける前記第2高電圧をポンピングする第2キャパシタと、
前記第1キャパシタのブースティング動作による前記制御ノードのブーストを防止するため、前記制御ノードに接続され、前記スイッチ制御信号が非活性化したとき前記制御電圧のディスチャージを行う第2トランジスタとを含み、
前記クロック信号は、前記スイッチ制御信号の活性化状態に関係なく、前記第1及び第2キャパシタに印加されることを特徴とする半導体素子の高電圧スイッチ回路。」

(2)引用刊行物に記載された発明
(2-1)本願の優先権主張の日前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開2002-151601号公報(以下「引用例」という。)には、図1、6、14及び16とともに、次の記載がある。

a.「【0001】
【発明の属する技術分野】本発明は、データ選択線における信号遅延を改善し、しかも高密度セル配置を可能とする半導体記憶装置に関する。」

b.「【0029】
【発明の実施の形態】(第1の実施の形態)以下、図面を参照して本発明を実施の形態により説明する。
【0030】図1は、本発明の半導体記憶装置を不揮発性メモリに実施した第1の実施の形態による全体の構成を示すブロック図である。
【0031】1は、複数個の不揮発性メモリセルが直列または並列接続して構成されたNAND型またはAND型メモリセルユニットを有するメモリセルアレイである。複数のNAND型またはAND型メモリセルユニットはいくつかのメモリセルブロックに分割されている。メモリセルアレイ1内には、後述するようにデータ選択線(ワード線)、メモリブロック選択線(セレクトゲート線)及びデータ転送線(ビット線)が設けられている。
【0032】また、データ転送線のデータをセンスし、あるいは書き込みデータを保持するためにセンスアンプ/データラッチ回路2が設けられている。このセンスアンプ/データラッチ回路2は例えばフリップフロップ回路を主体として構成されている。さらに、センスアンプ/データラッチ回路2は、データ入出力バッファ3に接続されている。センスアンプ/データラッチ回路2とデータ入出力バッファ3との接続は、アドレスバッファ4からのアドレス信号を受けるカラムデコーダ5の出力によって制御される。
【0033】メモリセルアレイ1に対して、メモリセルの選択を行うため、より具体的にはメモリブロック選択線及びデータ選択線を制御するために、ロウデコーダ6が設けられている。このロウデコーダ6の出力はデータ選択線ドライバ群7を介してメモリセルアレイ1のデータ選択線に供給される。
【0034】基板電位制御回路8は、メモリセルアレイ1が形成されているp型基板またはp型ウェルに供給するための電位を発生するために設けられており、特に消去時に、p型基板またはp型ウェルに供給する消去電圧の値は10V以上に昇圧されるようにすることが望ましい。
【0035】さらに、メモリセルアレイ1内の選択されたメモリセルにデータ書き込みを行う際に、電源電圧よりも昇圧された書き込み電圧Vpgmを発生するためのVpgm発生回路9aが形成されている。このVpgm発生回路9aとは別に、データ書き込み時に非選択のメモリセルに与えられる書き込み用中間電圧Vpassを発生するためのVPass発生回路9b及びデータ読み出し時に非選択のメモリセルに与えられる読み出し用中間電圧Vreadを発生するためのVread発生回路9cが設けられている。書き込み用中間電圧VPass及び読み出し用中間電圧Vreadは書き込み電圧Vpgmよりは低いが、いずれも電源電圧より昇圧された電圧である。」

c.「【0117】図14は、図6中のワード線ドライバ回路13a、13b及びロウアドレス選択回路14a、14bの具体的な回路構成をメモリセルアレイ1と共に示したものである。
【0118】ロウアドレス選択回路14a、14bはそれぞれ、NANDゲート51と、このNANDゲート51の出力を反転するインバータ52とからそれぞれ構成されている。一方のロウアドレス選択回路14a内のNANDゲート51には所定のブロックアドレスRAi、RBi、RCiとイネーブル信号RDENBXが入力される。他方のロウアドレス選択回路14b内のNANDゲート51には所定のブロックアドレスRAiB(RAiの反転信号)、RBi、RCiとイネーブル信号RDENBXが入力される。これらロウアドレス選択回路14a、14bの出力は、ブロック選択信号RDECI1、RDECI2としてワード線ドライバ回路13a、13bに入力される。
【0119】ロウアドレス選択回路14a、14bはそれぞれ、インバータ53、54、NANDゲート55、インバータ56、デプレッション(Dep1etion)タイプのNMOSトランジスタを用いたMOSキャパシタC1、C2、デプレッションタイプのNMOSトランジスタQ11、Q12、イントリンジック(1ntrinsic)タイプのNMOSトランジスタQ13及びエンハンスメント(Enhancement)タイプのNMOSトランジスタQ14、Q15、Q111?Q118、Q121、Q122、Q131、Q138、Q141?Q142によって構成されている。」

d.「【0120】ここで、例えばブロックアドレスRAi、RBi、RCiとイネーブル信号RDENBXとが全て“L”になると、ロウアドレス選択回路14aから出力されるブロック選択信号RDECI1が“H”になり、これによりワード線ドライバ回路13aに接続されたメモリセルブロックが選択される。このブロック選択信号RDECI1は、制御信号BSTON及び電源電圧Vccによりそれぞれゲートが制御されるトランジスタQ11、Q12を介して、ノードN0に転送される。ここで、Vccは1Vから5Vまでの範囲の電源電圧であり、例えば3.3Vとする。上記両トラシジスタQ11、Q12は高耐圧トランジスタであり、しきい値は0V以下-2V以上であり、典型的には-1Vに設定される。
【0121】トランジスタQ111?Q118、Q121、Q122は上記ノードN0の信号によって駆動され、トランジスタQ121、Q122はブロック選択線駆動信号SGN11、SGN12を対応するメモリセルブロックのブロック選択線SG11、SG12に出力し、トランジスタQ111?Q118はワード線駆動信号CGN11?CGN18を対応するメモリセルブロックのワード線WL11?WL18に出力する。これらのトランジスタQ111?Q118、Q121、Q122も全て高耐圧トランジスタが使用され、そのしきい値は0V以上2V以下であり、典型的には0.6Vに設定される。」

e.「【0122】インバータ56、トランジスタQ13、Q14、Q15及びMOSキャパシタC1、C2からなる回路部分は、昇圧回路から得られる電圧VRDECをノードN0に電圧降下することなく転送するためのチャージポンプ回路を利用したスイッチ回路を構成している。電圧VRDECは、具体的には、動作モードに応じて、図1中のVpgm発生回路9aで発生される電圧Vpgm、Vpass発生回路9bで発生される電圧Vpass、Vread発生回路9cで発生される電圧Vread、あるいは電源電圧Vccのいずれかである。なお、イントリンジックタイプのトランジスタQ13のしきい値は、0V以上1V以下、例えば、0.2V程度に設定される。そして、このスイッチ回路を構成するトランジスタとしても高耐圧トランジスタが用いられる。」
【0123】ワード線ドライバ回路13aに接続されたメモリセルブロックが選択されて、ノードN0に“H”が転送されると、電圧VRDECがドレインに与えられるトランジスタQ14がオンして、電圧VRDECはこのトランジスタQ14及びダイオード接続されたトランジスタQ13を介して、ノードN0に転送される。
【0124】チャージポンプ作用は、ブロック選択信号RDECI1とパルス信号CRDとが入力されるNANDゲート55によって制御される。つまり、ブロック選択信号RDECI1が“H”のときに、NANDゲート55の出力にはパルス信号CRDに対応した周期を持つパルス信号が現れる。このパルス信号により、互いに逆相駆動されるMOSキャパシタC1及びC2とダイオード接続されたトランジスタQ13からなる回路部分でチャージポンピング動作が行われる。この結果、MOSトランジスタQ13、Q14のしきい値分の電圧降下を伴うことなく、電圧VRDECはノードN0に転送されることになる。ここで、MOSトランジスタQ15のしきい値をVthとすると、ノードN0がVRDEC+Vth以下に抑えられる。
【0125】ブロック選択信号RDECI1がインバータ53により反転された信号RDECI1Bによってゲート制御されるMOSトランジスタQ141、Q142は、書き込み及び読み出し時に、このメモリブロックが非選択の場合に、ブロック選択線SG11、SG12をそれぞれ例えば0Vといった一定電位SDGSに設定するために設けられている。
【0126】さらに、本発明に特徴的なことは、WL11?WL18までのワード線に対し、金属配線による配線LLがそれぞれ接続されていることに加えて、ワード線WL11?WL18に対してMOSトランジスタQ131?Q138が接続されていることである。これらのトランジスタQ131?Q138は、ゲートが信号RDECI1Bのノードに接続されており、データの書き込み及び読み出し時に、このメモリブロックが非選択の場合に、ワード線WL11?WL18を電圧WLSHに設定するために設けられている。電圧WLSHとしては、読み出し時には0V、書き込み時には0Vよりも高い電圧、例えばVccとなるのが、これらトランジスタQ131?Q138のソース・ドレイン間のパンチスルーを防止するのには望ましい。」

f.「【0128】次に、この実施の形態の不揮発性メモリのデータ読み出し、書き込み及び消去動作を、ロウデコーダに着目しながら説明する。
【0129】データ読み出し時に、図14中の上側に配置されたメモリセルブロックのワード線WL11が選択されたとすると、これに接続されているワード線駆動信号CGN11が基準電圧Vrefに設定される。この基準電圧Vrefは、メモリセルの“0”及び“1”に対応するしきい値の中間の値、例えば1Vに設定される。残りの非選択データ選択線に接続されているワード線駆動信号CGN12?CGN18は、Vread発生回9cで発生される、メモリセルの“0”しきい値の最大値よりも高い電圧、例えば、4Vに設定される。ブロック選択線SG11、SG12に接続されているブロック選択線駆動信号SGN11、SGN12も電圧Vreadに設定される。
【0130】具体的には、データ読み出し時、イネーブル信号RDENBXが“H”になると、ロウアドレス選択回路14a、14bが活性化される。そして、アドレスRAi、RBi、RCiが全て“H”になると、ロウアドレス選択回路14aの出力RDECI1が“H”、インバータ53の出力であるその反転信号RDECI1B が“L”となる。
【0131】データ読み出し中は、ワード線ドライバ回路13aに供給される電圧VRDECはVreadよりもわずかに高い値に設定される。また制御信号BSTONが“L”となり、ノードN0とNANDゲート55の入力端との間が分離される。そして、インバータ54の出力(RDECI1と同じ“H”レベル)が入力されるNANDゲート55をパルス信号CRDが通過し、これによってチャージポンプ回路が動作して、ノードN0には電圧VRDECが転送される。
【0132】この結果、MOSトランジスタQ121 Q122及びQ111?Q118がオンになり、RDECI1Bは“L”であるため、MOSトランジスタQ141 Q142及びQ131?Q138がオフになり、ブロック選択線駆動信号SGN11、SGN12がブロック選択線SG11、SG12に供給され、ワード線駆動信号CGN11?CGN18がワード線WL11?WL18に供給される。
【0133】これにより、選択されたワード線WL11に接続されたメモリセルは、記憶データが“1”ならばオンし、ビット線BLの電位は低下する。一方、記憶データが“0”ならばメモリセルはオフとなるため、ビット線BLの電位低下は生じない。このビット線BLの電位変化をセンスアンプ(図1中のセンスアンプ/データラッチ回路2)により検出することにより、データが読み出される。
【0134】一方、非選択ブロックでは、読み出し時、ブロック選択信号RDECI1が“L”、その反転信号RDECI1Bが“H”となる。これにより、MOSトランジスタQ131?Q138、Q141 Q142がオンになり、ブロック選択線SG11、SG12が接地され、ワード線WL11?WL18が一定電圧、例えば、接地電位に保たれる。この時、信号WLSHは、MOSトランジスタQ131?Q138のしきい値をVth1とすると、0VからVcc-Vth1まで間のいずれの電位に設定しても構わないが、0Vに設定する方がWLSHを駆動する電圧源が必要なく、簡便である。
【0135】このようにすることにより、非選択ブロックのワード線の電圧をすべて固定することができ、読み出し時にビット線BLの電位が変化しても、非選択ブロックのワード線の電位が変わらなくすることができる。この結果、非選択ブロックのワード線の電位変動による読み出しノイズ、いわゆるアレイノイズの発生を抑えることができる。」

g.「【0156】(第2の実施の形態)図16(a)、(b)は、本発明の半導体記憶装置を不揮発性メモリに実施した第2の実施の形態を示すものであり、図6中のワード線ドライバ回路13a、13b及びロウアドレス選択回路14a、14bの具体的な回路構成をメモリセルアレイ1と共に示したものである。
【0157】本実施の形態において、ワード線ドライバ回路13a、13b及びロウアドレス選択回路14a、14bの基本的な回路構成は図14に示したものとほぼ同様であるが、MOSトランジスタQ131?Q138のゲートの接続の仕方とワード線裏打ち用の配線LLのレイアウトが図14のものと異なっている。なお、これらは独立に実施することができる。」

h.「【0165】図16に示す回路の動作は図14のものと基本的には同じであるため、図14の場合とは異なる動作を中心にして以下に説明する。
【0166】データ読み出し時に、例えばアドレスRAi、RBi、RCiが全て“H”となり、ワード線WL11?WL18が形成されているメモリセルブロックが選択されるとすると、ロウアドレス選択回路14aの出力RDECl1が“H”、その反転信号RDEC11Bが“L”となる。さらに、データ読み出し時には制御信号RPMODEが“H”となり、MOSトランジスタQ16がオンするので、信号WLSHGは“L”となる。」

(2-2)ここにおいて、0165段落の「図16に示す回路の動作は図14のものと基本的には同じであるため、図14の場合とは異なる動作を中心にして以下に説明する。」という記載から、図16に記載されている「第2の実施の形態」の基本的な動作は、図14に記載された装置についての0117?0135落の記載を援用できることは明らかである。
したがって、0129段落の「ブロック選択線SG11、SG12に接続されているブロック選択線駆動信号SGN11、SGN12も電圧Vreadに設定される。」という記載及び図14及び16の記載から、「第2の実施の形態」においては、「データ読み出し時」に、「ノードN0」には、「チャージポンピング動作」による高電圧が生成されており、当該高電圧に応じて、「MOSトランジスタ」「Q122」が、「ブロック選択線駆動信号SGN12」の「電圧Vread」を「ブロック選択線SG12」に伝送していることが明らかである。

(2-3)0120段落の「ここで、例えばブロックアドレスRAi、RBi、RCiとイネーブル信号RDENBXとが全て“L”になると、ロウアドレス選択回路14aから出力されるブロック選択信号RDECI1が“H”になり、これによりワード線ドライバ回路13aに接続されたメモリセルブロックが選択される。このブロック選択信号RDECI1は、制御信号BSTON及び電源電圧Vccによりそれぞれゲートが制御されるトランジスタQ11、Q12を介して、ノードN0に転送される。」という記載及び0131段落の「データ読み出し中は、ワード線ドライバ回路13aに供給される電圧VRDECはVreadよりもわずかに高い値に設定される。また制御信号BSTONが“L”となり、ノードN0とNANDゲート55の入力端との間が分離される。そして、インバータ54の出力(RDECI1と同じ“H”レベル)が入力されるNANDゲート55をパルス信号CRDが通過し、これによってチャージポンプ回路が動作して、ノードN0には電圧VRDECが転送される。」という記載、並びに図14及び16の記載から、「第2の実施の形態」は、「トランジスタQ11、Q12」は、「ブロック選択信号RDECI1」が“H”レベルとなると、当該「ブロック選択信号RDECI1」と同じ“H”レベルの電圧を「ノードN0」に伝送する構成となっていることが明らかである。

(2-4)0123段落の「ワード線ドライバ回路13aに接続されたメモリセルブロックが選択されて、ノードN0に“H”が転送されると、電圧VRDECがドレインに与えられるトランジスタQ14がオンして、電圧VRDECはこのトランジスタQ14及びダイオード接続されたトランジスタQ13を介して、ノードN0に転送される。」という記載から、「第2の実施の形態」は、「ノードN0」の電圧を「ゲート」に受けて導通し、外部から供給される「電圧VRDEC」を伝送する「トランジスタQ14」、及び当該「トランジスタQ14」の出力を「ノードN0」に伝送する「ダイオード接続されたトランジスタQ13」を備えているものと認められる。
そして、0131段落の「データ読み出し中は、ワード線ドライバ回路13aに供給される電圧VRDECはVreadよりもわずかに高い値に設定される。また制御信号BSTONが“L”となり、ノードN0とNANDゲート55の入力端との間が分離される。そして、インバータ54の出力(RDECI1と同じ“H”レベル)が入力されるNANDゲート55をパルス信号CRDが通過し、これによってチャージポンプ回路が動作して、ノードN0には電圧VRDECが転送される。」という記載から、データ読み出し時における「電圧VRDEC」の値は、「データ読み出し時」には「Vreadよりもわずかに高い値」であることが明らかである。

(2-5)0124段落の「チャージポンプ作用は、ブロック選択信号RDECI1とパルス信号CRDとが入力されるNANDゲート55によって制御される。つまり、ブロック選択信号RDECI1が“H”のときに、NANDゲート55の出力にはパルス信号CRDに対応した周期を持つパルス信号が現れる。このパルス信号により、互いに逆相駆動されるMOSキャパシタC1及びC2とダイオード接続されたトランジスタQ13からなる回路部分でチャージポンピング動作が行われる。」という記載並びに図14及び16の記載から、「第2の実施の形態」は、データ読み出し時において、「MOSキャパシタC2」が、「ブロック選択信号RDECI1」と「パルス信号CRD」に応じて、「ノードN0」に印加された「電圧VRDECとして供給される電圧Vreadよりもわずかに高い電圧」を、「ブロック選択信号RDECI1」に応じて「インバータ54」から出力される“H”レベルの電圧と合わせて「ポンピング」していることが明らかである。
また、「MOSキャパシタC1」が、「ブロック選択信号RDECI1」と「パルス信号CRD」に応じて、「トランジスタQ14」を介して出力される「電圧VRDECとして供給される電圧Vreadよりもわずかに高い電圧」を「ポンピング」していることも明らかである。

(2-6)0124段落の「チャージポンプ作用は、ブロック選択信号RDECI1とパルス信号CRDとが入力されるNANDゲート55によって制御される。」という記載から、「第2の実施の形態」においては、「パルス信号CRD」は、「NANDゲート55」によって、「ブロック選択信号RDECI1」が“L”レベルの時には、「MOSキャパシタC2」及び「MOSキャパシタC1」に伝達されないように制御され、「ブロック選択信号RDECI1」が“H”レベルのときに、「MOSキャパシタC2」及び「MOSキャパシタC1」に伝達されるように制御されていることは明らかである。

(2-7)0125段落の「ブロック選択信号RDECI1がインバータ53により反転された信号RDECI1Bによってゲート制御されるMOSトランジスタQ142は、書き込み及び読み出し時に、このメモリブロックが非選択の場合に、ブロック選択線SG12を例えば0Vといった一定電位SDGSに設定するために設けられている。」という記載、並びに図14及び16の記載から、「第2の実施の形態」は、「ブロック選択信号RDECI1がインバータ53により反転された信号RDECI1B」が“H”レベルのとき、すなわち、「ブロック選択信号RDECI1」が“L”レベルのときに、「MOSトランジスタQ142」により「ブロック選択線SG12」を0Vとする手段を備えていることが明らかである。

(2-8)したがって、引用例には、「第2の実施の形態」として次の発明(以下「引用発明」という。)が記載されているものと認められる。

「チャージポンピング動作による高電圧が生成されるノードN0と、
前記チャージポンピング動作による高電圧に応じて、ブロック選択線駆動信号SGN12の電圧Vreadをブロック選択線SG12に伝送するMOSトランジスタQ122と、
ブロック選択信号RDECI1が“H”レベルとなると、“H”レベルの電圧を前記ノードN0に伝送するトランジスタQ11、Q12と、
前記ノードN0の電圧をゲートに受けて導通し、外部から電圧VRDECとして供給される電圧Vreadよりもわずかに高い電圧を伝送するトランジスタQ14、及び前記トランジスタQ14の出力を前記ノードN0に伝送するダイオード接続されたトランジスタQ13と、
前記ブロック選択信号RDECI1とパルス信号CRDに応じて、前記ノードN0に印加された前記外部から電圧VRDECとして供給される電圧Vreadよりもわずかに高い電圧を“H”レベルの電圧と合わせてポンピングするMOSキャパシタC2と、
前記ブロック選択信号RDECI1と前記パルス信号CRDに応じて、前記トランジスタQ14を介して出力される前記外部から電圧VRDECとして供給される電圧Vreadよりもわずかに高い電圧をポンピングするMOSキャパシタC1とを備え、
前記パルス信号CRDは、NANDゲート55によって、前記ブロック選択信号RDECI1が“L”レベルのときには前記MOSキャパシタC2及びMOSキャパシタC1に伝達されないように制御され、前記ブロック選択信号RDECI1が“H”レベルのときには前記MOSキャパシタC2及びMOSキャパシタC1に伝達されるように制御され、
前記ブロック選択信号RDECI1が“L”レベルのときに、MOSトランジスタQ142により前記ブロック選択線SG12を0Vとする手段を備えた半導体記憶装置。」

(3)補正発明と引用発明との対比
(3-1)引用発明の「チャージポンピング動作による高電圧」、「ノードN0」は、各々補正発明の「制御電圧」、「制御ノード」に相当する。
したがって、引用発明の「チャージポンピング動作による高電圧が生成されるノードN0」は、補正発明の「制御電圧が生成される制御ノード」に相当する。

(3-2)引用例の0035段落の「書き込み用中間電圧VPass及び読み出し用中間電圧Vreadは書き込み電圧Vpgmよりは低いが、いずれも電源電圧より昇圧された電圧である。」という記載から、引用発明の「ブロック選択線駆動信号SGN12の電圧Vread」は、電源電圧より昇圧された電圧であることが明らかであるから、引用発明の「ブロック選択線駆動信号SGN12の電圧Vread」は、補正発明の「第1高電圧」に相当する。
また、引用発明の「MOSトランジスタQ122」は、補正発明の「第1トランジスタ」に相当する。
したがって、引用発明の「前記チャージポンピング動作による高電圧に応じて、ブロック選択線駆動信号SGN12の電圧Vreadをブロック選択線SG12に伝送するMOSトランジスタQ122」は、補正発明の「前記制御電圧に応じて第1高電圧を伝送する第1トランジスタ」に相当する。

(3-3)引用発明の「ブロック選択信号RDECI1」は、補正発明の「スイッチ制御信号」に相当し、引用発明の「ブロック選択信号RDECI1が“H”レベルとなる」ときは、補正発明の「スイッチ制御信号が活性化したとき」に相当する。
また、引用発明の「“H”レベルの電圧」は、補正発明の「所定のプリチャージ電圧」に相当する。
したがって、引用発明の「ブロック選択信号RDECI1が“H”レベルとなると、“H”レベルの電圧を前記ノードN0に伝送するトランジスタQ11、Q12」は、補正発明の「スイッチ制御信号が活性化したとき所定のプリチャージ電圧を前記制御ノードに伝送する入力部」に相当する。

(3-4)引用発明の「外部から電圧VRDECとして供給される電圧Vreadよりもわずかに高い電圧」は、補正発明の「第2高電圧」に相当する。
そして、引用発明の「前記ノードN0の電圧をゲートに受けて導通し、外部から電圧VRDECとして供給される電圧Vreadよりもわずかに高い電圧を伝送するトランジスタQ14、及び前記トランジスタQ14の出力を前記ノードN0に伝送するダイオード接続されたトランジスタQ13」からなる回路により、「ノードN0の電圧」と「外部から電圧VRDECとして供給される電圧Vreadよりもわずかに高い電圧」に応じて、「外部から電圧VRDECとして供給される電圧Vreadよりもわずかに高い電圧」を「ノードN0」に伝送するポジティブフィードバックループが形成されていることは明らかである。
したがって、補正発明の「前記ノードN0の電圧をゲートに受けて導通し、外部から電圧VRDECとして供給される電圧Vreadよりもわずかに高い電圧を伝送するトランジスタQ14、及び前記トランジスタQ14の出力を前記ノードN0に伝送するダイオード接続されたトランジスタQ13」からなる回路は、補正発明の「前記制御電圧と第2高電圧に応じて同第2高電圧を前記制御ノードに伝送するポジティブフィードバックループ部」に相当する。

(3-5)引用発明の「パルス信号CRD」は、補正発明の「クロック信号」に相当する。
したがって、引用発明の「前記ブロック選択信号RDECI1とパルス信号CRDに応じて、前記ノードN0に印加された前記外部から電圧VRDECとして供給される電圧Vreadよりもわずかに高い電圧を“H”レベルの電圧と合わせてポンピングするMOSキャパシタC2」は、補正発明の「クロック信号に応じて前記制御ノードに印加された前記第2高電圧を前記プリチャージ電圧と合わせてポンピングする第1キャパシタ」に相当する。

(3-6)引用発明の「前記トランジスタQ14を介して出力される前記外部から電圧VRDECとして供給される電圧Vreadよりもわずかに高い電圧」は、補正発明の「前記ポジティブフィードバックループにおける前記第2高電圧」に相当する。
したがって、引用発明の「前記ブロック選択信号RDECI1と前記パルス信号CRDに応じて、前記トランジスタQ14を介して出力される前記外部から電圧VRDECとして供給される電圧Vreadよりもわずかに高い電圧をポンピングするMOSキャパシタC1」は、補正発明の「前記クロック信号に応じて前記ポジティブフィードバックループにおける前記第2高電圧をポンピングする第2キャパシタ」に相当する。

(3-7)引用発明の「半導体記憶装置」は、高電圧を伝達するためのスイッチングを行う「MOSトランジスタQ122」を備えた回路であるから、補正発明の「半導体素子の高電圧スイッチ回路」に相当する。

(3-8)したがって、補正発明と引用発明とは、

「制御電圧が生成される制御ノードと、
前記制御電圧に応じて第1高電圧を伝送する第1トランジスタと、
スイッチ制御信号が活性化したとき所定のプリチャージ電圧を前記制御ノードに伝送する入力部と、
前記制御電圧と第2高電圧に応じて同第2高電圧を前記制御ノードに伝送するポジティブフィードバックループ部と、
クロック信号に応じて前記制御ノードに印加された前記第2高電圧を前記プリチャージ電圧と合わせてポンピングする第1キャパシタと、
前記クロック信号に応じて前記ポジティブフィードバックループにおける前記第2高電圧をポンピングする第2キャパシタとを含む、
ことを特徴とする半導体素子の高電圧スイッチ回路。」

である点で一致し、次の点で相違する。

(相違点1)
補正発明は、「前記第1キャパシタのブースティング動作による前記制御ノードのブーストを防止するため、前記制御ノードに接続され、前記スイッチ制御信号が非活性化したとき前記制御電圧のディスチャージを行う第2トランジスタとを含」むのに対して、引用発明はそのような構成を含んでいない点。

(相違点2)
補正発明は、「前記クロック信号は、前記スイッチ制御信号の活性化状態に関係なく、前記第1及び第2キャパシタに印加され」る構成となっているのに対して、引用発明は、補正発明の「前記クロック信号」に相当する「前記パルス信号CRD」が、「前記ブロック選択信号RDECI1が“L”レベルのときには前記MOSキャパシタC2及びMOSキャパシタC1に伝達されないように制御され、前記ブロック選択信号RDECI1が“H”レベルのときには前記MOSキャパシタC2及びMOSキャパシタC1に伝達されるように制御され」る構成となっている点。

(4)相違点についての当審の判断
(4-1)相違点1について
(4-1-1)一般に、スイッチングに用いられるトランジスタにおいて、負荷側が接地された際にトランジスタに無用な電流が流れてしまうことを防止するために、負荷側の接地と合わせてトランジスタのゲートも接地する構成とすることは、例えば、本願の優先権主張の日前に日本国内において頒布された下記周知例1にも記載されているように、当業者における周知技術である。
半導体メモリ装置におけるブロック信号線を駆動するトランジスタについても当然例外ではなく、ブロック信号線が接地された際に、当該ブロック信号線を駆動するトランジスタのゲートも合わせて接地する構成とすることは、例えば、本願の優先権主張の日前に日本国内において頒布された刊行物である下記周知例2及び3にも記載されているように、当業者において従来から行われてきていることである。

a.周知例1:特開平4-253418号公報
上記周知例1には、図1と共に次の記載がある。
「【0007】
【実施例】次に本発明の実施例について図面を参照して説明する。図1は本発明の第1実施例を示す回路図である。1,2はN型の出力トランジスタ、3,4はゲート操作用のN型トランジスタ、5,6はゲートドライブ回路である。
【0008】ゲートドライブ回路5とトランジスタ3のドレイン、ゲートドライブ回路6とトランジスタ4のドレインがそれぞれ接続されており、トランジスタ3,4によりゲートのコントロール信号G1,G2を操作する。
【0009】ゲートドライブ回路5のコントロール信号G1が“0”、ゲートドライブ回路6のコントロール信号G2が“1”に初期設定されたとすると、出力トランジスタ1はオフ、出力トランジスタ2はオン、トランジスタ3はオン、トランジスタ4はオフとなっている。
【0010】次に、ゲートドライブ回路5のコントロール信号G1が“0”から“1”に、ゲートドライブ回路6の信号G2が“1”から“0”に変化するとき、コントロール信号G1は、トランジスタ3がオンしているため“1”に変化できず、出力トランジスタ1はオフ状態を保つ。出力トランジスタ2はコントロール信号が“1”から“0”に変化するので、オフとなり、同時にトランジスタ3はコントロール信号G2が“0”になった時点でオフし、出力トランジスタ1は“0”から“1”に変化しオンとなる。
【0011】このように、出力トランジスタ1がオンする前に必ず出力トランジスタ2がオフするため、出力トランジスタ1,2が同時にオン状態になることがなく、貫通電流を防ぐことが可能となる。
【0012】また、コントロール信号G1が“1”から“0”に、コントロール信号G2が“0”から“1”に変化する時も同様である。」

ここにおいて、コントロール信号G1が“1”から“0”に、コントロール信号G2が“0”から“1”に各々変化するときのトランジスタ1の動作に注目すると、上記周知例1には、トランジスタ1において、コントロール信号G2が1に変化して負荷側が接地された際に、トランジスタ1に無用な電流(貫通電流)が流れてしまうことを防止するために、負荷側の接地と合わせてトランジスタ1のゲートもトランジスタ3により接地することが記載されているものと認められる。

b.周知例2:特開2002-117687号公報
上記周知例2には、図8?10及び12と共に次の記載がある。
「【0001】
【発明の属する技術分野】本発明は不揮発性半導体メモリ装置にかかり、より詳細には、NAND型フラッシュメモリ装置によりメモリセルアレイのワードライン及びソースラインを選択して駆動させるドライバ回路の技術に関するものである。」
「【0036】図8は、本発明の第2の実施の形態によるワードラインドライバ領域の構成を示す。図8を参照すると、各メモリセルアレイMCUa、MCUb、MCUcまたはMCUdに対応して、ワードラインドライバWLDa、WLDb、WLDcまたはWLDdが、各々配置される。4つの単位メモリセルアレイとMCUa?MCUdと4つの単位ワードラインドライバWLDa?WLDdに対応して、1つの高電圧制御回路HVC0が配置される。即ち、1つの高電圧制御回路と4つのワードラインドライバが、1つのドライバユニットWDU0またはWDU1になる。高電圧制御回路HVC0は、ポンピングクロック発生回路7からポンピングクロックCLKを入力し、高電圧発生回路3から高電圧HVを入力する。また、高電圧制御回路HVC0は、アドレス情報を有するイネーブル信号EN0を入力する。高電圧制御回路HVC0は、動作に必要なゲーティング電圧VGP0と放電信号DCHを出力して対応するワードラインドライバに印加する。
【0037】各ワードラインドライバは、ストリング選択ラインSSLを接地電圧にリセットさせるストリング接地電圧SSLGが、ドライバ1から供給される。第1プリデコーダ13から供給される16個のワードライン駆動信号S0?S15(以下、“S[0:15]”)が、ワードラインドライバWLDa?WLDdに共通に印加される。また、第2プリデコーダ15から発生された4つのワードラインドライバ活性化信号WLENa?WLENdが、各々4つのワードラインドライバWLDa?WLDdに各々印加される。4つのワードラインドライバ活性化信号WLEN0?WLEN3は、そのうち、1つだけが選択的に活性化されて4つのワードラインドライバWLDa?WLDdのうち、1つだけを活性化させる。第1プリデコーダ13と第2プリデコーダ15の出力される信号の電圧レベルは、電源電圧または高電圧である。各ワードラインドライバの出力は、該当する単位メモリセルアレイに配列されたストリング選択ラインSSL、ワードラインWL[0:15]及び接地選択ラインGSLに連結される。
(途中略)
【0039】図10は、図8または図9に示すワードラインドライバ(例えば、WLDa)の内部構成の一例を示す。ゲーティング電圧VGP0にゲートが接続されたNMOSトランジスタTN4は、ワードラインドライバ活性化信号WLEN0とノードN31の間に連結される。ノードN31は、ストリング選択ラインとワードライン及び接地選択ラインのための伝達トランジスタSN、WN0?WNn及びGMのゲートに共通に接続される。伝達トランジスタSN、WN0?WNn及びGNは、各々ストリング選択ライン駆動信号VSSL、ワードライン駆動信号S[0:n]、及び接地選択ライン駆動信号VGSLと、ストリング選択回路SSL、ワードラインWL0?WLn、及び接地選択ラインGSLとの間に各々連結される。ノードN31と接地電圧の間には、ゲートが放電信号DCHに接続されたNMOSトランジスタM2が連結される。放電信号DCHは、ストリング接地電圧VSSLGとストリング選択ラインSSLの間に連結されたNMOSトランジスタTN6のゲートに接続される。」
「【0043】図12を参照すると、時刻t0以前に放電信号DCHはハイレベルに設定されて、NMOSトランジスタTN5をタンオンさせることによって、ノードN31は接地電圧を維持する。また、DCHにゲートが接続されたNMOSトランジスタTN6は、ストリング選択ラインSSLの電位をストリング接地電圧VSSLGに放電させる。時刻t0でHVが活性化され、イネーブル信号EN0がハイレベルVCCに活性化されると、図12の高電圧制御回路HVC0では、NMOSトランジスタPN34を通じて、ゲーティング電圧VGP0がHVのレベルに発生される。この時、放電信号DCHは、ハイレベルのEN0によってローレベルに非活性化される(即ち、VGP0と反対の論理状態を有する)。」

上記記載及び図10の記載から、上記周知例2には、不揮発性半導体メモリ装置において、ストリング選択ラインSSL(引用発明の「ブロック選択線SG12」に相当)が接地された際に、当該ストリング選択ラインSSLを駆動する伝達トランジスタSNのゲートも合わせて接地することが記載されているものと認められる。

c.周知例3:特開2002-197882号公報
上記周知例3には、図2、図3及び6とともに次の記載がある。
「【0029】図2は、本発明の一実施形態によるメモリセルデコーダを示した回路図である。図2を参照すれば、メモリセルデコーダ20A,20B,20Cは、第1ノードN15と、第1伝達部19Aと、第2伝達部M17?M18及び制御部11を備える。メモリセルデコーダ20Aは、クランピング部17及び連結部M11をさらに備えうる。また、SSL(ストリング選択ライン)を駆動するためのトランジスタM16、メモリセルデコーダ20Aが選択されていない場合、SSLに接地電源VssまたはGNDを印加するためのトランジスタM15及びGSL(接地選択ライン)を駆動するためのトランジスタM19をさらに備える。
(途中略)
【0032】第2伝達部M17?M18は、ノードN15の信号に応答してWLEN[0:n](ワードラインイネーブル信号)を不揮発性半導体メモリ装置のメモリセルアレイのメモリセルのゲートに接続されたワードラインWL[0]?WL[N]に出力する。この第2伝達部M17?M18は複数のNMOSトランジスタM17?M18を備え、各々のNMOSトランジスタM17,M18のゲートはノードN15に接続され、ソースはメモリセルのワードラインWL[0]?WL[N]に接続され、ドレインにWLEN[0:n]が印加される。」
(途中略)
【0036】第3論理ゲート15はインバータで構成され、第1制御信号SELに応答して第1制御信号SELの反転信号をNMOSトランジスタM12のゲートに出力する。第1制御信号SELが非活性化される場合、NMOSトランジスタM12はターンオンされてノードN15の電圧を接地電圧GNDにディスチャージする。すなわち、第1選択信号GSiが活性化されてノードN15が高電圧信号に昇圧された場合、第1制御信号SELが非活性化されれば、NMOSトランジスタM12はターンオンされてノードN15の高電圧信号はGNDにディスチャージされる。また、第1制御信号SELが非活性化されれば、インバータ15の出力信号に応答してNMOSトランジスタM15がターンオンされることにより、SSLに接地電源VssまたはGNDが印加される。」

したがって、上記周知例3には、不揮発性半導体メモリ装置において、ストリング選択ラインSSL(引用発明の「ブロック選択線SG12」に相当)が接地された際に、当該ストリング選択ラインSSLを駆動するトランジスタM16のゲートも合わせて接地することが記載されているものと認められる。

(4-1-2)したがって、引用発明に接した当業者であれば、引用発明において、「前記ブロック選択信号RDECI1が“L”レベルのときに、MOSトランジスタQ142により前記ブロック選択線SG12を0Vとする(接地する)」際に、「前記ブロック選択線SG12」を駆動する「MOSトランジスタQ122」のゲートが接続されている「ノードN0」を合わせて接地する構成とすることは、当業者が容易になし得たことである。
そして、ノードを接地する際にトランジスタを用いることは、当業者において常とう的に用いられている技術である(実際、周知例2及び3においてもトランジスタが用いられている)から、引用発明において、補正発明のように、「前記制御ノードに接続され、前記スイッチ制御信号が非活性化したとき前記制御電圧のディスチャージを行う第2トランジスタとを含」む構成とすることは、当業者が容易になし得たことである。
そして、そのようにした場合においては、補正発明のように「前記第1キャパシタのブースティング動作による前記制御ノードのブーストを防止する」という作用効果を奏することは当業者にとって自明である。
したがって、相違点1は、当業者が容易になし得た範囲に含まれる程度のものである。

(4-2)相違点2について
(4-2-1)一般に、ブロック選択線やワード線を駆動するために設けられたチャージポンプ回路へのクロック信号の供給を、当該ブロック選択線やワード線の活性化信号が活性化していないときに停止するか否かは、回路の容易さや消費電力等を勘案して、当業者が適宜選択し得る設計的事項であり、ブロック選択線やワード線の活性化信号の状態に関係なくクロック信号を供給することは、例えば上記周知例2における次の記載からも明らかなように、当業者において従来から行われてきている周知技術である。

a.周知例2:特開2002-117687号公報(再掲)
上記周知例2には、図6と共に次の記載がある。
「【0030】図6は、図4または図5に示す高電圧制御回路の実施の形態を示す。選択ライン及びワードラインのゲーティングのための高電圧制御回路HVCt(または、HVCb)とソースラインゲーティング用の高電圧制御回路HVCcは回路構成は同一であるが、印加される電圧または信号が異なる。図6を参照すると、活性化信号EN(CSL用の場合、CSLEN)と出力ノードN21の間には、NMOSトランジスタPN21が連結される。NMOSトランジスタPN21のゲートは電源電圧に連結される。ポンピングクロックCLKは、インバータINV21を通じてキャパシタC22の一側の電極に連結され、キャパシタC22の他側の電極は出力ノードV21に連結される。ポンピングクロックCLKは、キャパシタC21の一側の電極に連結され、キャパシタC21の他側の電極はNMOSトランジスタPN22を通じて出力ノードN21に連結される。NMOSトランジスタPN22のゲートは、NMOSトランジスタPN23と通じて、高電圧HV(CSL用の場合、HVp)に連結される。NMOSトランジスタPN22のゲートとドレインは互いに直接に連結される。NMOSトランジスタPN23のゲートは出力ノードN21に連結される。ゲーティング電圧VGP(CSL用の場合、VCSLp)は出力ノードN21から発生される。図6に示される高電圧制御回路は、2つのキャパシタC21及びC22がポンピングクロックCLKのハイレベル及びローレベルに応するように設置されているので、出力ノードN21の電圧はポンピングクロックCLKが印加される間、連続的にポンピングされて電圧レベルが上昇する。」

したがって、上記周知例2には、選択ラインやワードラインを駆動するためのチャージポンプ回路へのクロックCLKを、選択ラインやワードラインの活性化信号ENの状態に関係なく供給することが記載されているものと認められる。

(4-2-2)したがって、引用発明において、補正発明の「前記クロック信号」に相当する「前記パルス信号CRD」が、「前記ブロック選択信号RDECI1が“L”レベルのときには前記MOSキャパシタC2及びMOSキャパシタC1に伝達されないように制御され、前記ブロック選択信号RDECI1が“H”レベルのときには前記MOSキャパシタC2及びMOSキャパシタC1に伝達されるように制御され」る構成に換えて、「前記パルス信号CRD」が、「前記ブロック選択信号RDECI1」に関係なく、「前記MOSキャパシタC2及びMOSキャパシタC1に伝達されるように制御され」る構成とすること、すなわち、補正発明のように、「前記クロック信号は、前記スイッチ制御信号の活性化状態に関係なく、前記第1及び第2キャパシタに印加される」構成とすることは、当業者が容易になし得たことである。
よって、相違点2も当業者が容易になし得た範囲に含まれる程度のものである。

(4-3)判断についてのまとめ
相違点1及び2は、いずれも周知技術を勘案することにより、当業者が容易になし得た範囲に含まれる程度のものであるから、補正発明は、周知技術を勘案することにより、引用発明に基づいて当業者が容易に発明をすることができたものである。

(5)独立特許要件についてのまとめ
以上のとおりであるから、補正発明は特許法第29条第2項の規定により特許出願の際独立して特許を受けることができない。
したがって、本件補正は、補正後の特許請求の範囲の請求項1に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができないものであるから、特許法第17条の2第5項において準用する同法第126条第5項(平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第5項において準用する同法第126条第5項をいう。以下同じ。)の規定に適合しない。

5.補正の却下の決定のむすび
以上検討したとおり、本件補正は、特許法第17条の2第5項において準用する同法第126条第5項の規定に適合しないものであるから、同法第159条第1項において読み替えて準用する同法第53条第1項の規定により却下すべきものである。

第3.本願発明について
平成22年12月17日に提出された手続補正書による補正は上記のとおり却下されたので、本願の請求項1?3に係る発明は、平成22年3月23日に提出された手続補正書により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項1?3に記載されている事項により特定されるとおりのものであり、そのうちの請求項1に係る発明(以下「本願発明」という。)は、請求項1に記載されている事項により特定される、上記第2.1.の「補正前」の箇所に記載したとおりのものである。
一方、本願の優先権主張の日前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開2002-151601号公報(引用例)には、上記第2.4.(2)に記載したとおりの事項及び発明(引用発明)が記載されているものと認められる。
そして、本願発明に対して技術的限定を加えた発明である補正発明は、上記第2.4.において検討したとおり、引用発明に基づいて当業者が容易に発明をすることができたものであるから、本願発明も当然に、引用発明に基づいて当業者が容易に発明をすることができたものである。
したがって、本願発明は、特許法第29条第2項の規定により特許を受けることができない。

第4.むすび
以上のとおりであるから、他の請求項について検討するまでもなく、本願は拒絶をすべきものである。
よって、結論のとおり審決する。
 
審理終結日 2012-04-04 
結審通知日 2012-04-10 
審決日 2012-04-24 
出願番号 特願2004-377088(P2004-377088)
審決分類 P 1 8・ 121- Z (G11C)
P 1 8・ 575- Z (G11C)
最終処分 不成立  
前審関与審査官 高野 芳徳加藤 俊哉  
特許庁審判長 北島 健次
特許庁審判官 恩田 春香
小川 将之
発明の名称 半導体素子の高電圧スイッチ回路  
代理人 川上 美紀  
代理人 上田 邦生  
代理人 藤田 考晴  
代理人 神谷 牧  
代理人 長谷 照一  

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