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審決分類 審判 査定不服 2項進歩性 特許、登録しない。 H01L
審判 査定不服 5項独立特許用件 特許、登録しない。 H01L
管理番号 1274965
審判番号 不服2012-12599  
総通号数 163 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2013-07-26 
種別 拒絶査定不服の審決 
審判請求日 2012-07-03 
確定日 2013-06-06 
事件の表示 特願2007-282942「半導体装置」拒絶査定不服審判事件〔平成21年 5月21日出願公開、特開2009-111217〕について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 第1 手続の経緯
本願は、平成19年10月31日の出願であって、平成23年1月27日付けの拒絶理由通知に対して、同年4月4日に意見書及び手続補正書が提出されたが、平成24年3月28日付けで拒絶査定がなされた。
これに対し、同年7月3日に拒絶査定不服審判が請求されるとともに手続補正書が提出され、その後、同年10月18日付けで審尋がなされ、同年12月21日に回答書が提出された。

第2 平成24年7月3日に提出された手続補正書による補正についての却下の決定
[補正の却下の決定の結論]
平成24年7月3日に提出された手続補正書による補正(以下「本件補正」という。)を却下する。

[理由]
1 本件補正の内容
本件補正は、補正前の特許請求の範囲の請求項1?12を、補正後の特許請求の範囲の請求項1?11と補正するとともに、明細書の補正を行うものであり、補正前後の請求項1は、それぞれ次のとおりである。

(補正前)
「【請求項1】
基板と、
前記基板の第1表面に配置されたゲート電極、ソース電極およびドレイン電極と、
前記ゲート電極と前記ソース電極間に配置されたゲート・ソース間活性領域と、
前記ゲート電極と前記ドレイン電極間に配置されたゲート・ドレイン間活性領域と、
前記ゲート電極と前記ソース電極および前記ドレイン電極の下部の前記基板上に配置された活性領域と、
前記活性領域,前記ゲート・ソース間活性領域および前記ゲート・ドレイン間活性領域に隣接して配置された非活性領域と
を備え、
前記ゲート・ソース間活性領域の幅が、前記ゲート・ドレイン間活性領域の幅よりも広く、前記ゲート・ソース間活性領域の幅が、前記ソース電極から前記ゲート電極に向かっ
て狭くなる形状を有し、かつ前記ドレイン電極を中心に前記ゲート電極および前記ソース
電極を折り返した平面パターン形状を備えることを特徴とする半導体装置。」

(補正後)
「【請求項1】
基板と、
前記基板の第1表面に配置されたゲート電極、ソース電極およびドレイン電極と、
前記ゲート電極と前記ソース電極間に配置されたゲート・ソース間活性領域と、
前記ゲート電極と前記ドレイン電極間に配置されたゲート・ドレイン間活性領域と、
前記ゲート電極と前記ソース電極および前記ドレイン電極の下部の前記基板上に配置された活性領域と、
前記活性領域,前記ゲート・ソース間活性領域および前記ゲート・ドレイン間活性領域に隣接して配置された非活性領域と
を備え、
前記ゲート・ソース間活性領域の幅が、前記ゲート・ドレイン間活性領域の幅よりも広く、前記ゲート・ソース間活性領域の幅が、前記ソース電極から前記ゲート電極に向かって狭くなる形状を有し、かつ前記ドレイン電極を中心に前記ゲート電極および前記ソース電極を折り返した平面パターン形状からなる単位素子を複数個並列に配置してチャネル幅を拡張し、
前記基板は、GaN/GaAlNからなるヘテロ接合エピタキシャル層を備えることを特徴とする半導体装置。」

2 本件補正についての検討
(1)補正事項の整理
本件補正を整理すると次のとおりである。
[補正事項1]
補正前の請求項1及び2に記載された「平面パターン形状を備える」を「平面パターン形状からなる単位素子を複数個並列に配置してチャネル幅を拡張し、」として、それぞれ補正後の請求項1及び2とする。

[補正事項2]
補正前の請求項1及び2に、「前記基板は、GaN/GaAlNからなるヘテロ接合エピタキシャル層を備える」との記載をそれぞれ付加して、補正後の請求項1及び2とする。

[補正事項3]
補正前の請求項11及び12に記載された「前記基板領域」を、いずれも「前記基板」として、それぞれ補正後の請求項1及び2とする。

[補正事項4]
補正前の明細書の段落【0023】及び【0024】を補正する。

(2)新規事項の追加の有無及び補正の目的の適否についての検討
以下、補正事項1?補正事項4について検討する。

ア 補正事項1について
(ア)補正事項1により補正された事項は、本願の願書に最初に添付された明細書(以下「当初明細書」という。また、本願の願書に最初に添付された明細書、特許請求の範囲又は図面をまとめて「当初明細書等」という。)の段落【0086】及び【0095】並びに図13(a)及び図14(a)に記載されているから、補正事項1は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において、新たな技術的事項を導入しないものである。
したがって、補正事項1は、当初明細書等に記載した事項の範囲内においてなされたものであるから、特許法第17条の2第3項に規定する要件を満たしている。

(イ)補正事項1は、補正前の請求項1に係る発明の発明特定事項である「前記ドレイン電極を中心に前記ゲート電極および前記ソース電極を折り返した平面パターン形状を備える」を、「前記ドレイン電極を中心に前記ゲート電極および前記ソース電極を折り返した平面パターン形状からなる単位素子を複数個並列に配置してチャネル幅を拡張し、」と限定する補正であって、補正前の発明と補正後の発明の産業上の利用分野及び解決しようとする課題が同一である特許請求の範囲の減縮を目的とするものである。
したがって、補正事項1は、特許法第17条の2第5項第2号に掲げる特許請求の範囲の減縮を目的とするものに該当するから、特許法第17条の2第5項に規定する要件を満たしている。

イ 補正事項2について
(ア)補正事項2により補正された事項は、当初明細書等の段落【0040】及び【0110】並びに図2に記載されているから、補正事項2は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において、新たな技術的事項を導入しないものである。
したがって、補正事項2は、当初明細書等に記載した事項の範囲内においてなされたものであるから、特許法第17条の2第3項に規定する要件を満たしている。

(イ)補正事項2は、補正前の請求項1に係る発明の発明特定事項である「基板」について、「前記基板は、GaN/GaAlNからなるヘテロ接合エピタキシャル層を備える」という構成を追加して、補正前の請求項1に記載された発明を特定するために必要な事項を限定する補正であって、補正前の発明と補正後の発明の産業上の利用分野及び解決しようとする課題が同一である特許請求の範囲の減縮を目的とするものである。
したがって、補正事項2は、特許法第17条の2第5項第2号に掲げる特許請求の範囲の減縮を目的とするものに該当するから、特許法第17条の2第5項に規定する要件を満たしている。

ウ 補正事項3について
補正事項3は、補正前の請求項の誤記を訂正するものであり、特許法第17条の2第5項第3号に掲げる誤記の訂正を目的とするものに該当するから、特許法第17条の2第5項に規定する要件を満たしている。
また、補正事項3が、特許法第17条の2第3項に規定する要件を満たすことは明らかである。

エ 補正事項4について
補正事項4により補正された事項は、当初明細書等の段落【0086】及び【0095】並びに図13(a)及び図14(a)に記載されており、補正事項4は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において、新たな技術的事項を導入しないものである。
したがって、補正事項4は、当初明細書等に記載した事項の範囲内においてなされたものであるから、特許法第17条の2第3項に規定する要件を満たしている。

オ 新規事項の追加の有無及び補正の目的の適否についてのまとめ
以上のとおりであるから、本件補正は、特許法第17条の2第3項及び第5項に規定する要件を満たすものである。
そして、本件補正は、特許法第17条の2第5項第2号に掲げる特許請求の範囲の減縮を目的とする補正を含むものであるから、補正後における特許請求の範囲に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができるものであるか(特許法第17条の2第6項において準用する同法第126条第7項の規定に適合するか)について、以下において検討する。

(3)独立特許要件について
ア 本件補正後の発明
本件補正後の請求項1に係る発明は、上記「1 本件補正の内容」の「(補正後)」に記載したとおりである。

イ 引用例の記載と引用発明
(ア)引用例1:特開平8-203923号公報
原査定の拒絶の理由で引用された、本願の出願前に日本国内において頒布された刊行物である特開平8-203923号公報(以下「引用例1」という。)には、「半導体素子及びその製造方法」(発明の名称)に関して、図1?14とともに以下の事項が記載されている(下線は当審で付加した。以下同じ。)。

a 「【請求項1】 基板にチャネル領域、ソース領域、及びドレイン領域と、
前記ソース領域上にソース電極と、
前記ドレイン領域上にドレイン電極と、
前記チャネル領域上ゲート電極とを、
備えた半導体素子において、
前記チャネル領域は、
前記ソース領域から前記ドレイン領域にかけて、階段状又は緩やかに厚みを薄くした、
ことを特徴とする半導体素子。」

b 「【0001】
【産業上の利用分野】本発明は、半導体素子及びその製造方法に関するものであり、特にゲート電極直下のチャネル膜厚又は不純物濃度をソース領域からドレイン領域にかけて階段状、又は緩やかに小さく又は濃度を薄くする半導体素子及びその製造方法に関するものである。」

c「【0002】
【従来の技術】一般に、GaAｓ等の化合物半導体素子は、電子移動度が大きいために高速化が図れるために使用されている。この化合物半導体素子の高性能化として、ゲート長の短縮が揚げられるが、以下(I),(II),(III)のような短チャネル効果を引き起こす。
(I) 閾値電圧がシフトする。
(II) チャネルコンダクタンスg_(m )が低下する。
(III) ドレインコンダクタンスg_(d) が大きくなる。
この短チャネル効果を抑制する方法として、以下の方法(1)?(3)がある。」

d 「【0004】図2の構造においては、FETはドレイン電極5b近傍のゲート電極6が接触していない薄膜のn層領域3bとｐ層領域2とにより図3(a)?(b)に示すように、ドレインコンダクタンスg_(d )が小さくなり、飽和線の傾きがほぼ0となり、飽和特性が改善される。しかし、ドレイン電極5b側のn層領域3bでは、その薄膜による高抵抗分だけR_(on)抵抗が増大することになる。このR_(on)抵抗が増大すると、このような構造のFETを増幅器に用いた場合等において、図2に示すドレイン電流と負荷抵抗による直線(負荷線)との交点の電圧が大きくなり、低電源での使用時に振幅の幅がとりにくいという問題がある。すなわち、チャネル領域の薄膜化すると、ショートチャネル効果の抑制ができ、飽和特性が改善されるが、R_(on)抵抗が増大するという問題があり、薄膜化と低抵抗化とは、トレードオフの関係がある。また、ゲート電極6の直下の活性層3aの薄層化も非常に短いゲート長さ(?L_(g )0.1μm)となる場合には、作製に限界がある。図4は、従来の化合物半導体FETの製造方法を示す製造工程図である。」

e 「【0006】
【発明が解決しようとする課題】しかしながら、従来の化合物半導体素子及びその製造方法においては、次のような課題があった。ゲート直下のチャネル領域となるn層領域3がソース電極5aからドレイン電極5b方向にかけて、そのチャネル厚み、濃度分布が一定であるため、n層領域3を薄膜化するとソース抵抗、ドレイン抵抗が高くなるという問題点がある。その一方、ソース抵抗とドレイン抵抗を下げる方向にn層領域3の膜厚を設定すると、ドレインコンダクタンスが高くなり、短いチャネル効果を起こしやすいという問題点があった。」

f 「【0008】
【作用】第1の発明によれば、以上のように半導体素子を構成したので、ソース側からドレイン側にかけてチャネル領域の厚みを薄くしたので、ソース側では抵抗が低く、ドレイン側では抵抗が高くなりドレインコンダンタンスが低減する。そのために、短チャネル効果及びオン抵抗を増大を抑制する。第6の発明によれば、チャネル形成用レジスト及び絶縁膜を用いて、基板にイオン注入法により、不純物をイオン注入する。この時、不純物イオンの飛程距離が絶縁膜により制御されて、ソース側からドレイン側にかけて半絶縁性基板内で表面から階段状に浅くなる。そのため、チャネル領域がソース側からドレイン側にかけて階段状に厚みが薄くなる。従って、前記課題を解決できるのである。」

g 「【0009】
【実施例】
第1の実施例
図1は、本発明の第1の実施例の半導体素子を示す図である。この半導体素子が従来の半導体素子と異なる点は、チャネル領域の厚みをソース領域からドレイン領域にかけて階段状に薄く変化させたことである。この半導体素子は、半絶縁性GaAｓ基板21に形成されている。半絶縁性GaAｓ基板21のソース領域とドレイン領域とにはオーミックコンタクトをとるためにn^(+ )層領域23a、23bがそれぞれ形成されている。n^(+ )層領域23aと23bとの間は、ソース領域側のn^(+ )層領域23aからドレイン領域側のn^(+ )層領域23bbにかけて、階段状に厚みが浅くなるチャネル領域であるn層領域22が形成されている。ソース領域側のn^(+ )層領域23a上には、AｕGe/Ni/Aｕで構成されたソース電極24aが形成されている。ドレイン領域側のn^(+ )層領域23b上には、AｕGe/Ni/Aｕなどで構成されたソース電極24bが形成されている。n層領域22上には、Ti/Pｔ/Aｕ等で構成され、n層領域22とショットキー接触するようにゲート電極25が形成されている。以下、図1の半導体素子の動作の説明をする。ソース電極24aとドレイン電極24b間に電圧を印加することによって、n^(+ )層領域23aから23bへ電子が流れる。この時、ゲート電極25に印加する電圧を制御することにより、n層領域22の空乏層の広がりが制御され、チャネルの厚みが変化してドレイン電極24aとソース電極24bとの間に流れる電流が制御される。ソース領域側ののn^(+ )層領域23aからドレイン領域のn^(+ )層領域23bにかけてn層領域22が階段状に薄くなっているので、n層領域22のソース領域付近の抵抗は小さく、ドレイン領域に近付くにつれて抵抗は階段状に大きくなる。このように、ドレイン領域の付近の抵抗が大きくなるために、短チャネル効果が抑制されるとともに、ドレインコンダンタンスg_(d )を小さく抑えることができ、飽和特性が良好になる。また、ソース領域付近の抵抗が小さくなるため、オン抵抗(Ron)を増加させることがない。」

h 「【0028】(1) 本実施例では、化合物半導体基板を用いたがシリコン基板上に形成するMESFETであってもよい。
(2)…(略)…
(4) 本実施例では、MESFET構造の半導体素子を例としたがHEMT構造のものであってもよい。…(略)…」

(イ)引用発明
以上、図1、5及び6を参酌してまとめると、引用例1には以下の発明(以下「引用発明」という。)が記載されている。

「半絶縁性基板に形成されたチャネル領域であるn層領域、並びに、n^(+)領域がそれぞれ形成されているソース領域、及びドレイン領域と、
前記ソース領域上にソース電極と、
前記ドレイン領域上にドレイン電極と、
前記チャネル領域上にゲート電極とを、
備えたMESFET構造又はHEMT構造の半導体素子において、
前記チャネル領域は、
前記ソース領域から前記ドレイン領域にかけて、階段状又は緩やかに厚みを薄くした、
ことを特徴とするMESFET構造又はHEMT構造の半導体素子。」

ウ 対比
本件補正後の請求項1に係る発明(以下「補正発明」という。)と引用発明とを対比する。
(ア)引用発明は、「半絶縁性基板に形成されたチャネル領域であるn層領域、並びに、n^(+)領域がそれぞれ形成されているソース領域、及びドレイン領域」を備えたものであり、引用発明の「『チャネル領域であるn層領域、並びに、n^(+)領域がそれぞれ形成されているソース領域、及びドレイン領域』が形成された『半絶縁性基板』」は、補正発明の「基板」に相当する。

(イ)さらに、引用発明は、「前記ソース領域上にソース電極と、 前記ドレイン領域上にドレイン電極と、 前記チャネル領域上にゲート電極」を備えたものであるから、引用例1の図1、5及び6も参照すると、補正発明と引用発明とは、「前記基板の第1表面に配置されたゲート電極、ソース電極およびドレイン電極」を備える点で一致する。

(ウ)引用発明の「チャネル領域であるn層領域」は、「半導体素子」の「活性領域」であることは当業者には明らかであるとともに、引用例1の図1、5及び6も参照すると、当該「チャネル領域であるn層領域」は、「『ゲート電極とソース電極間』及び『ゲート電極とドレイン電極間』」並びに『ゲート電極の下部』に配置」されたものであるといえるから、補正発明と引用発明とは、「前記ゲート電極と前記ソース電極間に配置されたゲート・ソース間活性領域と、 前記ゲート電極と前記ドレイン電極間に配置されたゲート・ドレイン間活性領域」とを備える点で一致する。
さらに、上記(ア)における検討も勘案すると、引用発明の「ゲート電極の下部」に配置された当該「チャネル領域であるn層領域」は、補正発明の「『前記ゲート電極』『の下部の前記基板上に配置された活性領域』」に相当する。
他方、引用発明の「ソース領域、及びドレイン領域」も、「半導体素子」の「活性領域」であることは当業者には明らかであるとともに、引用発明は、「前記ソース領域上にソース電極と、前記ドレイン領域上にドレイン電極」を備えた半導体素子であるから、上記(ア)における検討も勘案すると、引用発明の当該「ソース領域、及びドレイン領域」は、補正発明の「前記ソース電極および前記ドレイン電極の下部の前記基板上に配置された活性領域」に相当する。
以上から、補正発明と引用発明とは、「前記ゲート電極と前記ソース電極および前記ドレイン電極の下部の前記基板上に配置された活性領域」を備える点で一致する。

(エ)引用発明は、「半絶縁性基板に形成されたチャネル領域であるn層領域、並びに、n^(+)領域がそれぞれ形成されているソース領域、及びドレイン領域」を備えたものであること、並びに、技術常識及び引用例1の図1、5、6を勘案すると、当該「チャネル領域であるn層領域、並びに、n^(+)領域がそれぞれ形成されているソース領域、及びドレイン領域」は、当該「半絶縁性基板」における「半絶縁性」のままの部分に隣接して配置された領域であるといえ、さらに、当該「半絶縁性基板」における「半絶縁性」のままの部分が「非活性領域」であることは当業者には明らかである。
したがって、上記(ウ)における検討も勘案すると、補正発明と引用発明とは、「前記活性領域,前記ゲート・ソース間活性領域および前記ゲート・ドレイン間活性領域に隣接して配置された非活性領域」を備える点で一致する。

(オ)引用発明の「半導体素子」は、「MESFET構造又はHEMT構造の半導体素子」であり、一般に「HEMT構造の半導体素子」は、「ヘテロ接合エピタキシャル層」を備えるものであることは技術常識である。
また、引用発明の「半導体素子」は補正発明の「半導体装置」に相当する。

(カ)以上をまとめると、補正発明と引用発明の一致点及び相違点は次のとおりである。
＜一致点＞
「基板と、
前記基板の第1表面に配置されたゲート電極、ソース電極およびドレイン電極と、
前記ゲート電極と前記ソース電極間に配置されたゲート・ソース間活性領域と、
前記ゲート電極と前記ドレイン電極間に配置されたゲート・ドレイン間活性領域と、
前記ゲート電極と前記ソース電極および前記ドレイン電極の下部の前記基板上に配置された活性領域と、
前記活性領域,前記ゲート・ソース間活性領域および前記ゲート・ドレイン間活性領域に隣接して配置された非活性領域と
を備え、
前記基板は、ヘテロ接合エピタキシャル層を備えることを特徴とする半導体装置。」

＜相違点1＞
補正発明は、「前記ゲート・ソース間活性領域の幅が、前記ゲート・ドレイン間活性領域の幅よりも広く、前記ゲート・ソース間活性領域の幅が、前記ソース電極から前記ゲート電極に向かって狭くなる形状を有」するものであるのに対し、引用発明の半導体素子は、「前記チャネル領域は、前記ソース領域から前記ドレイン領域にかけて、階段状又は緩やかに厚みを薄くした」、「MESFET構造又はHEMT構造の半導体素子」であるものの、「ゲート電極とソース電極間」及び「ゲート電極とドレイン電極間」それぞれの「チャネル領域」の幅については特定されていない点。

＜相違点2＞
補正発明は、「前記ドレイン電極を中心に前記ゲート電極および前記ソース電極を折り返した平面パターン形状からなる単位素子を複数個並列に配置してチャネル幅を拡張」するものであるのに対し、引用発明の半導体素子は、「前記ドレイン電極を中心に前記ゲート電極および前記ソース電極を折り返した平面パターン形状からなる単位素子」を「複数個並列に配置してチャネル幅を拡張」するものではない点。

＜相違点3＞
補正発明は、「前記基板は、GaN/GaAlNからなるヘテロ接合エピタキシャル層」を備える半導体装置であるのに対し、引用発明は、「MESFET構造又はHEMT構造」の半導体装置(半導体素子)であるものの、MESFET構造又はHEMT構造について基板全体の具体的な層の構成は特定されていない点。

エ 判断
(ア)相違点1について
a 例えば、下記の周知文献1?4に示すように、一般に、MESFET構造又はHEMT構造などの半導体装置において、チャネルの抵抗は、チャネル幅を調整することによっても制御可能であることは、当業者における技術常識である。

(a)周知例1:特開昭49-40484号公報(原査定の拒絶の理由で引用された引用文献2)
・「(ii)梯形チヤンネルを有する本発明のトランジスターは一種のチヤンネル巾不均一の電界効果型トランジスターにして、ソース端のチヤンネル巾の増加を利用して断面積を増大させるが、ドレイン端のチヤンネル巾を変えないようにしている。このようにすると、ピンチオフ電圧を矩形チヤンネルの平面式電界効果型トランジスターの場合と同じ状態にすることができて、より大きい相互コンダクタンスおよびドレイン電流が得られる。」(第1ページ右欄第16行?第2ページ左上欄第3行)

・「本発明の梯形チヤンネルを有する平面接合式電界効果型トランジスターの構造は、第(審決注:略字を「第」とした。以下同じ。)1図にその平面図、第2図にその斜視図が示されているように、図の(5)の部分がゲートGを構成し、(4)の部分が梯形チヤンネルNである。梯形チヤンネル(4)の両端は接触抵抗を少くしており、一端はドレインD(1)で別の一端はソースS(3)になつている。
本発明のトランジスターの製造法はN/P^(+)のウエフア上にマスクを利用してボロンを第2図の両側のゲート(5)のP^(+)部分に拡散させ、そのあとでチヤンネル(4)両部に再びマスクを利用してりんを第2図のドレイン(1)とソース(3)の部分に拡散させ、最後にアルミニウムを第2図の斜線部分にメツキして、そこからアルミニウム線(6)を引き出してドレインD(1)およびソースS(3)とする。」(第2ページ左上欄第8?20行)

・「…(略)…図中の記号の寸法 a=3μ、b=4μ、…(略)…」(第2ページ右上欄第9?10行)

・「このように本発明の梯形チヤンネルを有する平面接合式電界効果型トランジスターは構造簡単にして、より高い遮断周波数が得られ、同じピンチオフ電圧でもより大きい相互コンダクタンスとドレイン電流が得られる優点をもつている。」(第2ページ右上欄第20行?左下欄第3行)

・第1図から、「『梯形チヤンネル(N)(4)』、すなわち『台形チヤンネル』の上底の長さ」、すなわち「ドレインD(N^(+))(1)側のチヤンネル巾」は2aであり、「下底の長さ」、すなわち「ソースS(N^(+))(3)側のチヤンネル巾」は2bであり、2bは2aより広いことが見てとれる。

(b)周知例2:特開平4-368179号公報
・「【請求項1】 チャネルを少なくとも1本以上有する電界効果型トランジスタにおいて、ゲート電極下のチャネルの幅が、少なくともソース側の領域において、広くなっていることを特徴とする電界効果型トランジスタ。」

・「【0002】
【先行技術】先ず図4を用いて、1本以上のチャネルを利用した電界効果型トランジスタを説明する。
【0003】図4は素子の平面図で、1はソース電極、2はドレイン電極、3はゲート電極、4はチャネル、5は電子のない空乏層である。このような電界効果型トランジスタにおいては、チャネル内の電子は一次元となり、散乱の自由度が一つになるため散乱が抑制され、移動度・飽和速度が向上する。このため高速なスイッチング動作が期待されている。
【0004】しかしながら、チャネル幅が狭いことに加えて側面から空乏層が伸びるため、ゲート電極のないところの実効的なチャネル幅は、幾何学的な寸法よりもさらに狭くなる。即ち、ソース抵抗が大きくなり、この抵抗により駆動電流が制限され、本来の高速な動作が妨げられるという問題がある。
【0005】
【発明が解決しようとする課題】本発明の目的は、高速のスイッチング動作が可能なチャネルを有する電界効果型トランジスタを提供することにある。」

・「【0007】
【作用】図1に本発明の電界効果型トランジスタの一例を示し、この図に基づいて本発明の作用及び詳細な構成を説明する。
【0008】図において、1,2はそれぞれソース電極、ドレイン電極であり、電極材料としては例えば、AｕGe/Ni等が用いられる。3はゲート電極で、例えばAｕ/Ti等が用いられる。4は、例えばn-GaAｓからなるチャネルであり、ゲート電極下のソース側でチャネル幅は広がった構造となっている。チャネル材料としては上記のn-GaAｓの他、例えば、n-InGaAｓや、n-AlGaAｓ/GaAｓ、n-InAlAｓ/InGaAｓ等の変調ドープ構造のものも用いることができ、n-GaAｓの場合と同様顕著な効果をあげることができる。5はチャネルの側面から伸びた空乏層である。
【0009】本発明において、チャネルの幅は特に限定しないが、0.001μm?0.5μmの細線チャネルの場合に特に顕著な効果を示す。広くなっている領域の幅は細部よりわずかでも広ければ効果がみられ、広げることでソース抵抗が電界効果型トランジスタの電流-電圧特性に及ぼす影響を低減することが可能となり、高速スイッチング動作が達成される。更に、広くなっている領域の幅を空乏層の幅以上に広くするのがより好ましく、これによりチャネルの側面から空乏層が伸びても、ソース側の領域の実効的な線幅はゲート電極下のチャネル幅よりも広いため、ソース抵抗が上記特性に及ぼす影響をより低減することが可能となり、より一層高速なスイッチング動作が達成される。
【0010】本発明において、広くなる部分の形状は、矩形状あるいは徐々に広がる形状のいずれとしても良い。また、チャネルが広くなった領域で隣り合うチャネルを相互に分離しても、分離せずに接続した構造としてもよく、分離しない場合にはソース抵抗の影響はより低減される。」

・「【0018】
【発明の効果】本発明により、電界効果型トランジスタのソース抵抗を小さくすることが可能となり、その結果駆動電流や相互コンダスタンスを大きくできるという利点を有する電界効果型トランジスタを提供することが可能となる。」

(c)周知例3:特開平5-291301号公報
・「【0001】
【産業上の利用分野】この発明は電界効果トランジスタ及びその製造方法に関し、特に、ゲート・ドレイン耐圧の高耐圧化とソース抵抗の低減化が図られ、且つ、微細なゲート電極を備えた電界効果トランジスタとその製造方法に関するものである。」

・「【0018】次に、上記レジスト6を除去し、…(略)…ゲート金属3aを蒸着させると、図2(b) に示すように、1段のリセスからなるリセス型ゲート電極3が形成される。尚、ここでは、能動層領域(チャネル領域)の幅が狭くなってソース抵抗が高くなるのを防止するため、リセス8の深さを上記アイソレーション層4の深さよりも大きくする必要がある。」

(d)周知例4:特開2000-252301号公報
・「【0001】
【発明の属する技術分野】本発明は、半導体技術に係り、特にソース抵抗を増加させることなく、n^(+)層領域の各頂点に生じる電界集中を緩和し素子破壊に対する耐性を保ちつつ、高性能化を図ることができる半導体装置及び半導体製造方法に関する。」

・「【0003】
【発明が解決しようとする課題】しかしながら従来技術には、ソース側にはドレイン側ほどの高電界が生じないにもかかわらず、ドレイン側及びソース側のn^(+)層領域P18の頂点に面取りを設けているため、FETのチャネル幅を狭めることとなり、その結果、ソース抵抗の増大を引き起こし、高周波でのFET特性が劣化するおそれがあるという問題点があった。」

・「【0005】
【課題を解決するための手段】本発明の請求項1に記載の要旨は、…(略)…。また本発明の請求項2に記載の要旨は、ソース抵抗を増加させることなくn^(+)層領域の各頂点に生じる電界集中の緩和を図る半導体装置であって、n^(+)層領域をメサ状にエッチングしてリセスが形成され、メサ部分の頂点の中でドレイン側の頂点のみ面取りが形成されるとともに、ソース側には面取りを形成せず、当該ソース側のチャネル幅が当該ドレイン側より広く形成されているFET構造を有することを特徴とする半導体装置に存する。…(略)…」

・「【0006】
【発明の実施の形態】高出力用途のGaAｓ電界効果型トランジスタは通常高出力を得るために高ドレイン電圧で動作している。その場合、ゲート-ドレイン間に高電圧がかかるためドレイン側ゲートエッジが高電界になる。この時、ゲートフィンガーの両端部の動作層領域とアイソレーション注入領域の境界領域はバイアスしない状態でもn-i構造による内蔵電界が生じるため電界集中が起こりやすくなっている。そのため、あるしきい値電界を越えた場合に破壊が生じやすいという問題がある。この問題を改善するためにn^(+)層領域のエッジに面取りを設ける構造が採用されているが、ソース側に面取りを設けた場合、チャネル幅が縮小することによるソース抵抗の増加が生じ、素子特性を低下させるという問題がある。以下に示す各実施形態は、このような問題点を解決することを目的とし、素子破壊に対する信頼性を保ちつつ素子特性が向上したFET構造を有する点にあり、特に高出力用途のGaAｓ電界効果型トランジスタに適用できる点に特徴を有している。」

b しかも、上記の周知例1には、梯形チヤンネルを有する電界効果型トランジスターであって、ソース(3)側のチヤンネル巾はドレイン(1)側のチヤンネル巾より大きく、かつゲート(2)とソース(3)との間のチヤンネル(4)の幅が、ソース(3)からゲート(2)に向かって狭くなる形状を有するものにおいて、より高い遮断周波数が得られ、より大きい相互コンダクタンスとドレイン電流が得られることが記載されており、上記の周知例2には、チャネルを少なくとも1本以上有する電界効果型トランジスタであって、ゲート電極下のチャネルの幅が、ソース側の領域において広くなっており、広くなる部分の形状は、矩形状あるいは徐々に広がる形状のいずれとしても良いものにおいて、ソース抵抗を小さくすることが可能となり、その結果駆動電流や相互コンダクタンスを大きくできるという利点を有することが記載されているように、一般に、高周波又は高速スイッチング用トランジスタにおいて、ソース側のチャネル幅をドレイン側のチャネル幅よりも広くし、ゲート・ソース間のチャネル幅を、ソース側からゲート側に向かって狭くなる形状のものとすることで、相互コンダクタンスを大きくする、すなわちオン抵抗を小さくすることは、当業者における周知技術である。

c 他方、引用発明は、「前記チャネル領域は、前記ソース領域から前記ドレイン領域にかけて、階段状又は緩やかに厚みを薄くした」ものであり、上記「イ(ア)引用例1」の摘記事項「e」及び「g」における、ソース側からドレイン側にかけてチャネル領域の厚みを薄くすることで、ソース領域付近の抵抗を小さくなるために、オン抵抗を増加させることがない旨の記載を勘案すると、引用発明は、「前記チャネル領域は、前記ソース領域から前記ドレイン領域にかけて、階段状又は緩やかに厚みを薄く」することで、ソース領域付近の「チャネルの抵抗」を小さくできるとの作用効果を奏するものであるといえる。

d そして、引用発明の半導体素子は、「MESFET構造又はHEMT構造の半導体素子」、すなわち、高周波又は高速スイッチング用トランジスタであるといえるから、引用発明において、ソース領域付近のチャネル抵抗を小さくして、オン抵抗を増加させないための手段として、チャネル領域の厚みを調整する代わりに、すなわち、「前記チャネル領域は、前記ソース領域から前記ドレイン領域にかけて、階段状又は緩やかに厚みを薄く」するとの構成に代え、上記周知技術に基づき、ソース側のチャネル幅をドレイン側のチャネル幅よりも広くし、ゲート・ソース間のチャネル幅を、ソース側からゲート側に向かって狭くなる形状のものを採用することは、当業者であれば容易になし得たことである。

e したがって、引用発明において、相違点1に係る補正発明の構成を採用することは、当業者であれば容易になし得たことである。
よって、相違点1は当業者が容易になし得た範囲に含まれる程度のものである。

(イ)相違点2について
a 一般に、高周波半導体素子や高速スイッチング用トランジスタにおいて、ドレイン電極を中心にゲート電極およびソース電極を折り返した平面パターン形状からなる単位素子を複数個並列に配置してチャネル幅を拡張することは、下記の周知例5?7に記載されているように、普通に行われている周知技術である。

(a)周知例5:特開2007-173556号公報(原査定の拒絶の理由で引用された引用文献3)
・「【0020】
図4はこの発明の一実施の形態に係る高周波半導体素子の変形例を示す平面図である。
図1においては、素子一つの例を示しているが、図4の高周波半導体素子は複数個のｐ-HEMTの素子を有する例である。通常出力電力を大きくするためには、複数個のｐ-HEMTの素子が連続して配設されている。
ｐ-HEMT46においては、二つのｐ-HEMT10の素子のソース電極20またはレイン電極22を共有するように配置し、ソース電極20を対称軸としてソース側活性領域16bが、またドレイン電極22を対称軸としてドレイン側活性領域16aが配置することにより、複数個のｐ-HEMT10の素子が連続して配設されている。
さらに…(略)…。
このようにｐ-HEMT46はｐ-HEMT10の素子を複数個連続して配設することにより、所望の出力電力を有する高周波半導体素子を構成している。」

(b)周知例6:特開2002-217425号公報
・「【0035】素子主動作領域用台状部2における複数のソース領域(オーミックコンタクト領域)61a,61b…(略)…,61dの上には図2に示すように、複数のソース電極7Sがそれぞれ配置されている。又、複数のドレイン領域(オーミックコンタクト領域)62e,62f…(略)…,62iの上には、複数のドレイン電極7Dがそれぞれ配置されている。複数のドレイン電極7D及び複数のソース電極7Sは、互いに平行且つ交互に配置されている。
【0036】又、対をなすそれぞれのソース電極7Sとドレイン電極7Dとの間のソース電極7S近傍には、それぞれゲート電極13ｐ,13ｑ,13ｒ…(略)…,13ｗが形成されている。即ち、1組のソース領域61a、ゲート電極13ｐ,ドレイン領域62eで第1のユニットセルを構成している。又、1組のソース領域61a、ゲート電極13ｑ,ドレイン領域62fで第2のユニットセルを、1組のソース領域61b、ゲート電極13ｒ,ドレイン領域62fで第3のユニットセルを構成している。このようにユニットセルが複数個並列接続されてマルチチャネル構造のHEMT201を構成している。」

(c)周知例7:特開2007-243018号公報(原査定の拒絶の理由で引用された引用文献4)
・「【発明が解決しようとする課題】
【0005】
したがって本発明は前記に鑑みてなされたものでその目的とするところは、発熱領域が集中して配置されていることによって熱抵抗が増大することを防止し、チップ面積を大きくすることなく発熱領域を分散させ、かつ高周波特性を犠牲にすることのない半導体装置のセル配置を提供する。」

・「【0009】
以下本発明の実施形態につき詳細に説明する。図1は本発明の第1の実施形態における高出力FET半導体チップの概念図を表したものである。まず、100μm長のゲートフィンガー電極を持つ単位FETのゲートを6本をまとめて一個のセル11とする。このセル11の大きさは、100μm×120μmとなる。セル11はバイアホール12付のソース電極配線13にソースフィンガー電極13aが4本櫛状に接続され、ゲート電極配線14はゲートフィンガー電極14aが6本櫛状に接続される。さらにドレイン電極配線15にドレインフィンガー電極15aが3本櫛状に接続される構成になっている。
【0010】
従来構造では、図8に示したように、このセル11が12個並列に接続されていて、120μm×12=1440μmの動作領域長を形成している。本発明における第1の実施形態においてはこのセル11を半導体チップの長手方向にフィンガー電極を平行に配置する。従来例と同じチップサイズを考えた場合、縦に2つのセル、横に6つセルを配置でき、その結果長手方向には各セル11の間に隙間がとることが可能となる。その隙間に、ソースフィンガー電極13aを接続したバイアホール12付ソース電極配線13と、ゲートフィンガー電極14aを接続したゲート電極配線14と、ドレインフィンガー電極15aを接続したドレイン電極配線15を対称性を鑑みて配置した構造となっている。また、各ドレイン電極配線15はドレインバスライン16に接続され、同様に各ゲート電極配線14はゲートバスライン17に接続されている。」

b 上記「(ア)相違点1について」の「d」で検討したように、引用発明において、上記「(ア)相違点1について」の「b」に記載の周知技術に基づき、半導体素子のソース側のチャネル幅をドレイン側のチャネル幅よりも広くし、ゲート・ソース間のチャネル幅を、ソース側からゲート側に向かって狭くなる形状のものを採用するならば、その際に、上記「a」に記載の普通に行われている周知技術に基づき、当該半導体素子を元に、「ドレイン電極を中心にゲート電極及びソース電極を折り返した平面パターン形状からなる単位素子を複数個並列に配置してチャネル幅を拡張」するものとすることは当業者であれば適宜なし得たことである。

c したがって、引用発明において、相違点2に係る補正発明の構成を採用することは、当業者であれば適宜なし得たことである。
よって、相違点2は当業者が適宜なし得た範囲に含まれる程度のものである。

(ウ)相違点3について
a 一般に、MESFET構造又はHEMT構造を有する半導体装置において、基板として、GaN/GaAlNからなるヘテロ接合エピタキシャル層を備えるものを用いることは、下記の周知例8、9に記載されているように、普通に行われている周知技術である。

(a)周知例8:特開2001-156081号公報
・「【0002】
【従来の技術】GaN、AlGaN、InGaN、InAlGaN等の窒化ガリウム系半導体は直接遷移を有し、バンドギャップが1.95eVから6eVまで変化するため、レーザーダイオード等の発光デバイスの材料として有望視されている。また、GaNは高い絶縁破壊電界強度、高い熱伝導率、高い電子飽和速度を有しており高周波のパワーデバイス材料としても有望である。特に、AlGaN/GaNヘテロ接合構造では電界強度が1×10^(5)V/cmで、GaAｓの2倍以上の電子速度を有し、素子の微細化によって高周波動作が期待できる。
【0003】この材料はSiやGe等のn型ドーパントをドープすることによりn型特性を示し、電界効果トランジスタ(FET)への展開が図られている。一般にはショットキ電極にショットキ金属を用いたMESFETが検討されている。…(略)…」

(b)周知例9:特開2001-110701号公報
・「【0002】
【従来の技術】GaN、AlGaN、InGaN、InAlGaN等の窒化ガリウム系半導体は直接遷移を有し、バンドギャップが1.95eVから6eVまで変化するため、緑色領域から紫外領域の発光デバイスの材料として有望視されている。特に、近年は情報処理機器の高密度化を実現するための青紫領域における半導体レーザの開発が盛んに行われている。また、GaNは化学的に安定で、耐熱性、耐環境性に優れており、高い絶縁破壊電界強度、高い熱伝導率、高い電子飽和速度を有しており高周波のパワーデバイス材料としても有望である。特に、AlGaN/GaNヘテロ接合構造では電界強度が1×10^(5)V/cmで、GaAｓの2倍以上の電子速度を有し、素子の微細化によって高周波動作が期待できる。
【0003】この材料はSi,Ge等のn型ドーパントをドープすることによりn型特性を示し、電界効果トランジスタ(FET)への展開が図られている。特に、材料の輸送特性に優れたAlGaN/GaN系HEMT(High Elecｔｒｏn Mｏbiliｔｙ Tｒanｓiｓｔｏｒ)が広く検討されている。」

b 引用発明の半導体素子は、「MESFET構造又はHEMT構造の半導体素子」であるから、引用発明において、前記周知技術に基づき、基板として、GaN/GaAlNからなるヘテロ接合エピタキシャル層を備えるものを採用することは当業者であれば適宜なし得たことである。
よって、相違点3は当業者が適宜なし得た範囲に含まれる程度のものである。

(エ)判断についてのまとめ
以上検討したとおり、相違点1?3は、いずれも当業者が容易になし得た範囲又は適宜なし得た範囲に含まれる程度のものである。
したがって、補正発明は、引用発明、並びに周知技術及び技術常識に基づいて、当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許出願の際独立して特許を受けることができない。

オ 独立特許要件についてのまとめ
本件補正は、補正後の特許請求の範囲の請求項1に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができないものであるから、特許法第17条の2第6項において準用する同法第126条第7項の規定に適合しない。

3 補正の却下の決定についてのむすび
以上のとおりであるから、本件補正は、特許法第17条の2第6項において準用する同法第126条第7項の規定に適合しないものであるから、同法第159条第1項において読み替えて準用する同法第53条第1項の規定により却下すべきものである。

第3 本願発明について
1 本願発明
本件補正は上記のとおり却下されたので、本願の請求項1?12に係る発明は、平成23年4月4日に提出された手続補正書により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項1?12に記載されている事項により特定されるものであり、その請求項1に係る発明(以下「本願発明」という。)は、その請求項1に記載されている事項により特定されるとおりのものである。

2 引用例の記載と引用発明
原査定の拒絶の理由で引用された、本願の出願前に日本国内において頒布された刊行物である特開平8-203923号公報(引用例1、再掲)には、「半導体素子及びその製造方法」(発明の名称)に関して、図1?14とともに上記「第2 2(3)イ(ア)引用例1」に記載した事項が記載されており、引用例1には上記「第2 2(3)イ(イ)引用発明」に記載したとおりの引用発明が記載されている。

3 対比・判断
本願発明は、上記「第2 2 本件補正についての検討」で検討した補正発明における限定事項を省いたものである。
そうすると、上記「第2 2 本件補正についての検討」において検討したとおり、補正発明は、引用発明、並びに周知技術及び技術常識に基づいて、当業者が容易に発明をすることができたものであるから、本願発明も、同様の理由により、引用発明、並びに周知技術及び技術常識に基づいて、当業者が容易に発明をすることができたものである。
したがって、本願発明は、特許法第29条第2項の規定により、特許を受けることができない。

第4 むすび
以上のとおりであるから、他の請求項について検討するまでもなく、本願は拒絶をすべきものである。
よって、結論のとおり審決する。
 
審理終結日 2013-04-03 
結審通知日 2013-04-09 
審決日 2013-04-23 
出願番号 特願2007-282942(P2007-282942)
審決分類 P 1 8・ 575- Z (H01L)
P 1 8・ 121- Z (H01L)
最終処分 不成立  
前審関与審査官 池渕 立、酒井 朋広、小川 将之  
特許庁審判長 北島 健次
特許庁審判官 西脇 博志
恩田 春香
発明の名称 半導体装置  
代理人 三好 秀和  

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