拒絶査定不服の審決｜不服2012-9410 - 特許審決データベース

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審決分類	審判査定不服 2項進歩性特許、登録しない。 H01L 審判査定不服 5項独立特許用件特許、登録しない。 H01L
管理番号	1278839
審判番号	不服2012-9410
総通号数	166
発行国	日本国特許庁(JP)
公報種別	特許審決公報
発行日	2013-10-25
種別	拒絶査定不服の審決
審判請求日	2012-05-22
確定日	2013-09-04
事件の表示	特願2004-375616「NANDフラッシュメモリ素子」拒絶査定不服審判事件〔平成17年11月24日出願公開、特開2005-328023〕について、次のとおり審決する。
結論	本件審判の請求は、成り立たない。
理由	第1.手続の経緯本願は、平成16年12月27日(パリ条約による優先権主張 2004年5月11日、大韓民国)を出願日とする特許出願であって、平成22年9月27日付けの拒絶理由通知に対して同年12月27日に意見書及び手続補正書が提出され、さらに、平成23年9月20日付けの最後の拒絶理由通知に対して同年12月27日に意見書及び手続補正書が提出されたが、平成24年1月18日付けで、平成23年12月27日に提出された手続補正書による補正が却下されるとともに拒絶査定がなされた。それに対して、平成24年5月22日に拒絶査定不服審判が請求されるとともに手続補正書が提出され、その後、同年7月24日付けで審尋がなされ、それに対する回答書は提出されなかった。第2.補正の却下の決定【結論】平成24年5月22日に提出された手続補正書による補正を却下する。【理由】 1.補正の内容平成23年12月27日に提出された手続補正書による補正は、原審において却下されているから、平成24年5月22日に提出された手続補正書による補正(以下「本件補正」という。)は、補正前の明細書及び特許請求の範囲の請求項1?5(平成22年12月27日に提出された手続補正書により補正された明細書及び特許請求の範囲の請求項1?5)を補正して、補正後の明細書及び特許請求の範囲の請求項1?5とするものであり、補正前後の請求項1は各々以下のとおりである。 (補正前) 「【請求項1】半導体基板のセル領域に複数のメモリセルを電気的に保護するために前記半導体基板内に形成されたトリプルNウェルと、前記トリプルNウェルの内部に形成された少なくとも2つ以上のトリプルPウェルと、前記トリプルPウェルの上部にそれぞれ形成され、それぞれ複数のビットラインを共有する複数のメモリセルストリングを含む複数のセルブロックと、前記セル領域の上下に位置してそれぞれイブンとオッドの2つのビットラインを共有する複数のページバッファ部を含むことを特徴とするNANDフラッシュメモリ素子。」 (補正後) 「【請求項1】半導体基板のセル領域に複数のメモリセルを電気的に保護するために前記半導体基板内に形成されたトリプルNウェルと、前記トリプルNウェルの内部に形成された複数のトリプルPウェルと、前記複数のトリプルPウェルの上部にそれぞれ形成され、それぞれ複数のビットラインに連結される複数のメモリセルストリングを含む複数のセルブロックと、前記セル領域の上に位置し、前記複数のビットラインのうちイブンビットラインを介して前記複数のセルブロックに連結される第1ページバッファ部と、前記セル領域の下に位置し、前記複数のビットラインのうちオッドビットラインを介して前記複数のセルブロックに連結される第2ページバッファ部と、を含むことを特徴とするNANDフラッシュメモリ素子。」 2.補正事項の整理本件補正による補正事項を整理すると、次のとおりである。 (1)補正事項1 補正前の請求項1の「少なくとも2つ以上のトリプルPウェル」を、「複数のトリプルPウェル」と補正して、補正後の請求項1とすること。 (2)補正事項2 補正前の請求項1の「前記トリプルPウェルの上部にそれぞれ形成され、それぞれ複数のビットラインを共有する複数のメモリセルストリングを含む複数のセルブロック」を、「前記複数のトリプルPウェルの上部にそれぞれ形成され、それぞれ複数のビットラインに連結される複数のメモリセルストリングを含む複数のセルブロック」と補正して、補正後の請求項1とすること。 (3)補正事項3 補正前の請求項1の「前記セル領域の上下に位置してそれぞれイブンとオッドの2つのビットラインを共有する複数のページバッファ部を含む」を、「前記セル領域の上に位置し、前記複数のビットラインのうちイブンビットラインを介して前記複数のセルブロックに連結される第1ページバッファ部と、前記セル領域の下に位置し、前記複数のビットラインのうちオッドビットラインを介して前記複数のセルブロックに連結される第2ページバッファ部と、を含む」と補正して、補正後の請求項1とすること。 (4)補正事項4 補正前の請求項3の「少なくとも一つ以上のトリプルPウェル」を、「複数のトリプルPウェル」と補正して、補正後の請求項3とすること。 (5)補正事項5 補正前の請求項3の「前記複数のトリプルPウェルの上部にそれぞれ形成され、それぞれ複数のビットラインに連結される複数のメモリセルストリングを含む複数のセルブロック」を、「前記複数のトリプルPウェルの上部にそれぞれ形成され、それぞれ複数のビットラインに連結される複数のメモリセルストリングを含む複数のセルブロック」と補正して、補正後の請求項3とすること。 (6)補正事項6 補正前の請求項3の「前記セル領域の上下に位置してそれぞれイブンとオッドの2つのビットラインを共有する複数のページバッファ部、とを含む」を、「前記セル領域の上に位置し、前記複数のビットラインのうちイブンビットラインを介して前記複数のセルブロックに連結される第1ページバッファ部と、前記セル領域の下に位置し、前記複数のビットラインのうちオッドビットラインを介して前記複数のセルブロックに連結される第2ページバッファ部と、を含む」と補正して、補正後の請求項3とすること。 (7)補正事項7 補正前の明細書の0007及び0008段落を補正して、各々補正後の明細書の0007及び0008段落とすること。 3.新規事項追加の有無及び補正の目的についての検討 (1)補正事項1について補正事項1は、補正前の請求項1の記載を、内容を変えることなく、より明瞭な記載とするものであるから、特許法第17条の2第4項(平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第4項をいう。以下同じ。)第4号に掲げる明瞭でない記載の釈明を目的とするものに該当する。したがって、補正事項1は、特許法第17条の2第4項に規定する要件を満たす。また、補正事項1が特許法第17条の2第3項(平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第3項をいう。以下同じ。)に規定する要件を満たすことは明らかである。 (2)補正事項2及び5について補正事項2及び5は、補正前の請求項1及び3の記載を、内容を変えることなく、より明瞭な記載とするものであるから、特許法第17条の2第4項第4号に掲げる明瞭でない記載の釈明を目的とするものに該当する。したがって、補正事項2及び5は、特許法第17条の2第4項に規定する要件を満たす。また、補正事項2及び5が特許法第17条の2第3項に規定する要件を満たすことは明らかである。 (3)補正事項3及び6について補正事項3及び6は、補正前の請求項1及び3に係る発明の発明特定事項である「ページバッファ部」に対して技術的限定を加えるものであるから、特許法第17条の2第4項第2号に掲げる特許請求の範囲の減縮を目的とするものに該当する。したがって、補正事項2は、特許法第17条の2第4項に規定する要件を満たす。また、補正事項3及び6により補正された部分は、本願の願書に最初に添付した明細書(以下「当初明細書」という。また、本願の願書に最初に添付した明細書、特許請求の範囲又は図面を「当初明細書等」という。)の0017段落及び図2等に記載されているものと認められるから、補正事項3及び6は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。したがって、補正事項3及び6は、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第17条の2第3項に規定する要件を満たす。 (4)補正事項4について補正事項4は、補正前の請求項3に係る発明の発明特定事項である「トリプルPウェル」の数を「少なくとも一つ以上」から「複数」に限定するものであるから、特許法第17条の2第4項第2号に掲げる特許請求の範囲の減縮を目的とするものに該当する。したがって、補正事項4は、特許法第17条の2第4項に規定する要件を満たす。また、補正事項4により補正された部分は、当初明細書の0014、0019段落等に記載されているものと認められるから、補正事項4は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。したがって、補正事項4は、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第17条の2第3項に規定する要件を満たす。 (5)補正事項7について補正事項7は、補正事項1?6により補正された特許請求の範囲と整合を取るために発明の詳細な説明を補正するものであるから、補正事項1?6と同様に特許法第17条の2第3項に規定する要件を満たす。 (6)補正の目的の適否、及び新規事項の追加の有無についてのまとめ以上検討したとおりであるから、本件補正は特許法第17条の2第3項及び第4項に規定する要件を満たす。そして、本件補正は特許法第17条の2第4項第2号に掲げる特許請求の範囲の減縮を目的とする補正を含むものであるから、本件補正による補正後の特許請求の範囲に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができるものであるか否か、すなわち、本件補正がいわゆる独立特許要件を満たすものであるか否かにつき、以下において更に検討する。 4.独立特許要件について (1)補正後の発明本願の本件補正による補正後の請求項1?5に係る発明は、本件補正により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項1?5に記載されている事項により特定されるとおりのものであり、そのうちの請求項1に係る発明(以下「補正発明」という。)は、請求項1に記載されている事項により特定される、上記1.の「(補正後)」の箇所に記載したとおりのものであり、再掲すると次のとおりである。「【請求項1】半導体基板のセル領域に複数のメモリセルを電気的に保護するために前記半導体基板内に形成されたトリプルNウェルと、前記トリプルNウェルの内部に形成された複数のトリプルPウェルと、前記複数のトリプルPウェルの上部にそれぞれ形成され、それぞれ複数のビットラインに連結される複数のメモリセルストリングを含む複数のセルブロックと、前記セル領域の上に位置し、前記複数のビットラインのうちイブンビットラインを介して前記複数のセルブロックに連結される第1ページバッファ部と、前記セル領域の下に位置し、前記複数のビットラインのうちオッドビットラインを介して前記複数のセルブロックに連結される第2ページバッファ部と、を含むことを特徴とするNANDフラッシュメモリ素子。」 (2)引用例に記載された発明 (2-1)本願の優先権主張の日前に日本国内において頒布され、原査定の根拠となった平成23年9月20日付けの最後の拒絶理由通知において引用された刊行物である特開平10-144892号公報(「以下「引用例」という。)には、図1?6とともに、次の記載がある(ここにおいて、下線は当合議体にて付加したものである。以下同じ。)。 a.「【0001】【発明の属する技術分野】本発明は半導体メモリ装置に係り、中でも特に、電気的消去及びプログラム可能な不揮発性半導体メモリ装置に関する。【0002】【従来の技術】最近主流のフローティングゲートトランジスタをメモリセルに使用した不揮発性半導体メモリにおいては、動作速度を向上させるために、選択したワードラインに接続した1行分のメモリセルを一度に読出すページ読出が実行される。このときの読出データは、ページバッファと呼ばれるデータラッチに一時貯蔵されてから出力される。一方、この場合の書込み=プログラムは、データ入出力端子を通じて入力されるデータをページバッファに貯蔵していき、そして、このページバッファの貯蔵データを選択ワードラインのメモリセルへ一括してプログラムするページプログラムになる。このようなページ読出・プログラム動作は韓国公開特許94- 18870号に開示されている。【0003】各動作をより詳細にみてみると、まずプログラム動作は、メモリセルのコントロールゲートにつながるワードラインにはたとえば18Vのプログラム電圧を印加するとともに、メモリセルのチャネルにつながるビットラインにはグランドレベルの電圧を印加する。これによるコントロールゲートとチャネルとの電圧差でF-N電流(Fowler Nordheim Tunnelling)を発生させてフローティングゲートへ電子を注入し、しきい値電圧を変化させる。【0004】消去動作は、プログラムのときと反対にしてメモリセルのバルクにたとえば20Vの消去電圧を印加するとともにコントロールゲートにグランドレベルの電圧を印加し、これによるチャネルとコントロールゲートとの間の電圧差でF-N電流を発生させ、フローティングゲートから電子を放出してしきい値電圧を変化させる。【0005】読出動作は、プログラムと消去によるメモリセルのしきい値電圧の違いを読出すもので、コントロールゲートに0Vを印加したときのチャネル電流を感知することによる。【0006】以上のような不揮発性メモリの代表であるフラッシュメモリとして最近発表されたものに、「IEEE JOURNAL OF SOLID-STATE CIRCUITS,VOL.30 NO.11,NOVEMBER1995 」に収録された「A 3.3V 32Mb NAND Flash Memory with Incremental Step Pulse Programming Scheme」と「A 35ns Cycle Time 3.3V Only 32Mb NAND Flash EEPROM」がある。【0007】図1は、NAND型フラッシュメモリのメモリセルアレイ部分について示している。図示のメモリセルアレイは8,192の行と4,096の列のマトリックス状に配列された32メガ(4,096*8,192)ビットのメモリセルをもっている。同一行に配列されたメモリセルのコントロールゲートは8,192本のワードラインに接続されており、同一列に配列されたメモリセルのドレインは4,096本のビットラインに接続されている。なお図示の便宜上、1行のブロックB1のみを詳細に示している。【0008】行ブロックB1を構成する各NANDセルユニットNUは、第1選択トランジスタST1のソースと第2選択トランジスタST2のドレインとの間にチャネルが直列接続された16個のメモリセルM0?M15から構成されている。各NANDセルユニットNUの第1選択トランジスタST1のドレインは、低抵抗接続を通じて対応するビットラインBLに接続される。また第2選択トランジスタST2のソースは、共通ソースラインCSLに共通接続される。【0009】各行ブロックB1?B512内で同一行に配列された第1選択トランジスタST1のゲート、メモリセルM1?M16のコントロールゲート、第2選択トランジスタST2のゲートは、それぞれ第1選択ラインSSL、ワードラインWL0?WL15、第2選択ラインGSLに接続される。その第1選択ラインSSLは第1ローデコーダ102Aに接続され、第2選択ラインGSLは第2ローデコーダ102Bに接続される。そして、ワードラインWL0?WL15は、1行ずつ交互に第1ローデコーダ102Aと第2ローデコーダ102Bへ接続される。また、ビットラインBL0?BL4095は、1列ずつ交互に上側ページバッファ101A及び下側ページバッファ101Bへ接続される。【0010】図2は、図1に示したようなメモリセルアレイの行方向断面図である。【0011】P形にドーピングした半導体基板201にN形にドーピングしたウェル202が形成され、このN形ウェル202内にP形ポケットウェル203が形成されている。P形ポケットウェル203の中には、フィールド絶縁膜204によって分離された活性領域上にフローティングゲート206とコントロールゲート208( ワードライン) とをもつ多数のメモリセルが形成されている。さらに、絶縁膜209によってワードラインから隔離させてメモリセル上に、多数のビットラインBL0?BL4095が形成されている。205はトンネル酸化膜、207はONO膜(Oxide/Nitride/Oxide) である。【0012】この不揮発性メモリではプログラム時に、P形ポケットウェル203へグランド電圧が印加され、コントロールゲート(ワードライン)208にたとえば18Vのプログラム電圧が印加される。このとき、同じワードラインに従属するメモリセル中、プログラムしないセルに対しては、そのチャネルへVCC以上の電圧を提供してプログラムを防止しなければならないが、通常はこれをビットライン電圧により提供するようにしている。メモリの大容量化に伴って1本のワードラインに従属するメモリセル数は大幅に増加するので、当然ながらプログラムを防止すべきメモリセル数も増加することになる。すると、プログラム防止のチャネル電圧を提供するビットライン電圧のパワー消費も多くなり、もし、チャネル電圧が足りなくなると、誤ってプログラムされてデータエラーが発生してしまうことになる。一方、消去では、コントロールゲート208にグランド電圧を印加するとともに、P形ポケットウェル203にたとえば20Vの消去電圧を印加するが、このときもメモリの大容量化に伴って1ワードラインのメモリセル数が増加するとデータ消去単位が大きくなり、パワー消費が激しい。【0013】このような電力消費増加による信頼性の低下を防ぐために、米国特許第4,878,199号のような技術が提案されている。これは、基板に第1ウェル及び第2ウェルを形成し、この第1ウェルと第2ウェルに、ビットラインとワードラインを共有する同数のメモリセルを同時に形成しておくものである。そして、その2つのうちのいずれか一方のウェルを補助メモリセルアレイとして用い、読出動作時には、該補助メモリセルアレイのウェルにバックバイアスを印加してメモリセルのしきい値電圧を増加させることにより重複読出を防いで使用する。この構成により、主アレイのデータ変更があるときには補助アレイのデータを駆動すして、デバイスの円滑動作と信頼性向上を図っている。しかし、同一データを記憶する2つのメモリセルアレイを形成しなけれならないので、高集積化には好ましくなく、補助アレイのビットラインジャンクション降伏電圧がビットライン電圧+バックバイアス電圧以上にならなければならない問題点がある。【0014】一般に、メモリセルアレイ領域は、消去時に20V程度の高電圧をバルクへ印加するので、その電圧が伝わって周辺回路の絶縁破壊やジャンクションブレークダウンが発生するのを防止するために、セルアレイ領域全体を、基板と逆の導電形ウェル内に形成したポケットウェルの中に形成するようにしている。しかし、大容量化に伴ってセルアレイの列数・行数が増加し、ワードラインも長くなると、通常の不揮発性メモリのワードラインはポリシリコンまたはポリサイドを使用し面抵抗が数十Ω程度あるため、デコーダに近いセルと離れたセルとで電圧がズレてくる。これが誤動作の原因になる可能性がある。【0015】また、図1に示す構成のメモリでは、行ブロックB1?B512によるブロック単位で消去が行われる。つまり、1バイトのデータを修正するために1ブロック全体のデータを消去した後に再プログラムを行わなければならない。フラッシュメモリの1ブロックは、NANDセルユニットNU内のメモリセル数×1ページの列数となる。現在のNANDセルユニットNU内のメモリセル数は8や16であり、高集積化が進むと32や62になってくる。1ページは通常512バイトとされるので、ブロックサイズは4Kバイトや8Kバイトにもなる。すなわち、1バイトのデータ修正のために4Kバイトあるいは8Kバイトを消去して再プログラムしなければならず、動作速度やメモリセルの寿命に影響している。【0016】さらに大容量化が進み、16K列と16K行からなる256メガビットNAND形フラッシュメモリにもなると、1ページは2Kバイトになり、NANDセルユニット内メモリセル数が32になるので、1ブロックの大きさは64Kバイトに達する。これほどにもなると、消去及びプログラムの繰り返しも多くなるのでデータ保有能力(Endurance) が悪くなる。また、1ブロックの消去後にプログラムを行うときの最悪の場合を想定すると、たった1ビットの書き換えでも1ブロックを消去し、書き換えないビットラインの全部にプログラム防止のための電圧を提供しなければならない。したがって、電力消費が非常に大きくなり、パワー損失やビットラインチャージ時間などの多くの解決課題が出てくる。」 b.「【0017】【発明が解決しようとする課題】以上の背景から本発明では、データ書き換え時に要求されるパワー消費を減少させられ、大容量・高集積化に適し、メモリセルの信頼性の高い不揮発性半導体メモリ装置の提供を目的とする。」 c.「【0021】【発明の実施の形態】以下、本発明の実施形態につき添付図面を参照して詳細に説明する。【0022】図3は、本発明の第1実施形態を示したメモリセルアレイとその周辺回路の概略ブロック図である。【0023】図示の例では、32メガビットメモリセルアレイを4個のサブアレイ301?304に分割し、その各サブアレイをそれぞれ512個のブロックBK1?BK512に分割している。サブアレイ301?304にはそれぞれページバッファ306?309が位置する。【0024】本例と従来技術とを比較すれば、従来技術ではBL0?BL4095の全列が1ページを構成するのに対し、本例では、全列を区分けしたサブアレイ内の列数で1ページが構成される。すなわち、サブアレイ数を調整することにより、ページサイズを自由に変えることができ、したがって1ブロックの大きさも調整できることになる。また、分離したサブアレイ301?304の中央にローデコーダ305を配置することにより、このローデコーダ305から最も離れたメモリセルまでのワードライン長を従来に比べ半減させることができる。すなわち、ローデコーダ305の左右(行方向を横にして)に同数のサブアレイを配列することにより、従来技術と同じレイアウト面積でワードライン抵抗を1/2に減らすことができる。【0025】図4は、本発明の第2実施形態を示したメモリセルアレイとその周辺回路の概略ブロック図である。【0026】本例では、図3に示したようなサブアレイ301?304をそれぞれ2等分した各サブアレイ301A?304A,301B?304Bをもち、そのそれぞれが256の行ブロックを含んでいる。すなわち、図3のようにローデコーダ305を中央に配置するだけはでなく、データ処理のためのページバッファ306?309も、メモリセルアレイを上下分割して中央に位置させることにより、ビットライン抵抗をも減らしている。これによれば、ビットライン遅延の改善効果を期待できる。【0027】しかも、円滑なレイアウトのために、図示していない残りの周辺回路をメモリセルアレイの中央に位置させることもできる。また、メモリセルアレイの構造で中央に位置するローデコーダ305について、左右同時にデコードするものではなく、左側を選択するためのローデコーダと右側を選択するためのローデコーダをそれぞれ形成してもよく、これによれば、メモリセルのボディつまりサブアレイの電圧だけでなく、ローデコーダ305に接続されたワードライン電圧も異ならせることができ、干渉(Interference)問題を解決することができる。【0028】図5は、本発明の第3実施形態を示したメモリセルアレイとその周辺回路の概略ブロック図である。【0029】本例では、4つのサブアレイ301?304を制御するために、2つのローデコーダ305A,305Bを備えている。このように、4つのサブアレイ301?304を2つのサブアレイ単位に分けて1ずつローデコーダを中央に位置させることにより、デコーダから延びるワードライン長が、従来技術に比べて1/4まで短縮される。さらに、図4のようにページバッファ306?309を各サブアレイの中央部に位置させれば、ビットラインの抵抗をも減らすことができる。【0030】このように、小単位に区切ったアレイ数とデコーダ数を適切に選択し位置を最適化することにより、従来技術の問題点を解決することができる。また、ページバッファの位置及び数も同思想を適用可能である。その動作において、ワードラインを共有しながらボディ(アレイ)が分離されているので、ワードラインには共通の電圧を印加し、ボディにそれぞれ異なる電圧を印加することが可能である。また、複数のローデコーダを使用してメモリセルを選択する場合は、デコーダごとにワードラインとボディの電圧をそれぞれ独立して制御することができ、干渉の改善と共に従来技術の多様な問題点を解決することができる。【0031】図6は、上記のようなメモリセルアレイの断面構造例である。【0032】半導体基板201に逆の導電形をもつウェル202が形成され、このウェル202の内部に、それぞれ所定間隔で基板と同じ導電形のポケットウェル203A?203Dが形成されている。その各ポケットウェル203A?203D内には、フィールド絶縁膜204で分離した活性領域上に、酸化膜205を介したフローティングゲート206が形成され、このフローティングゲート206上にONO構造の絶縁膜207を介してコントロールゲート(ワードライン)208が形成されている。メモリセルは、これらフローティングゲート206とコントロールゲート208をマスクとして図示しぬドレインとソースを形成することにより構成される。コントロールゲート208上には、絶縁膜209によって絶縁してビットラインBL0?BL4095が形成される。【0033】このように形成されている各ポケットウェル203A?203Dを、図3?図5のサブアレイとするものである。【0034】そのプログラム動作では、1本のワードラインにプログラム電圧を印加するとともに、ポケットウェル203A?203Dのうちプログラム対象のポケットウェルを選択してグランド電圧を印加し、非選択のポケットウェルには、たとえば7Vのプログラム防止電圧を印加する。これにより、グランド電圧を加えた選択ポケットウェル内のメモリセルのみを限定してプログラムすることができる。【0035】消去動作では、1本のワードラインにグランド電圧を印加するとともに、ポケットウェル203A?203Dのうちの消去対象を選択して消去電圧を印加し、非選択のポケットウェルには0Vや4V?14Vのフローティング電圧を印加する。これにより、消去電圧を印加したポケットウェル内のメモリセルのみを選択的に消去することができる。【0036】読出動作では、ポケットウェル203A?203Dのうちの選択ポケットウェルにグランド電圧を印加するとともに、該グランド電圧を印加した選択ポケットウェル内のビットラインに読出電圧を印加する。そして、読出対象のメモリセルのあるワードラインにグランド電圧を印加するとともに、非選択ワードラインにはVCCまたはパス電圧Vｐaｓｓを印加することにより、ビットラインからソースへ流れる電流を読み取る。このとき、非選択ポケットウェル203A?203Dは、フローティング電圧あるいはグランド電圧を印加することによりパワー消費を防止する。」 (2-2)したがって、引用例には、次の発明(以下「引用発明」という。)が記載されているものと認められる。「半導体基板201のメモリセルアレイ領域に形成されたN形ウェル202と、前記N形ウェル202の内部に形成された4個のP形ポケットウェル203A?203Dと、前記P形ポケットウェル203A?203D内にそれぞれ形成され、それぞれ512個のブロックBK1?BK512で構成される4個のサブアレイ301?304と、前記メモリセルアレイ領域の前記サブアレイ301?304の一方向側に隣接して位置し、前記ビットラインBL0?BL4095を介して前記ブロックBK1?BK512に接続されるページバッファ306?309と、を含み、前記ブロックBK1?BK512には、それぞれ1024個のNANDセルユニットNUが形成されており、前記各NANDセルユニットNUの第1選択トランジスタST1のドレインは、対応するビットラインBLに接続されるものであることを特徴とするNAND型フラッシュメモリ。」 (3)補正発明と引用発明との対比 (3-1)引用発明の「半導体基板201」、「メモリセルアレイ領域」は、各々補正発明の「半導体基板」、「セル領域」に相当する。また、引用発明の「N形ウェル202」は、引用例の上記摘記箇所a.に「一般に、メモリセルアレイ領域は、消去時に20V程度の高電圧をバルクへ印加するので、その電圧が伝わって周辺回路の絶縁破壊やジャンクションブレークダウンが発生するのを防止するために、セルアレイ領域全体を、基板と逆の導電形ウェル内に形成したポケットウェルの中に形成するようにしている。」と記載されているように、「メモリセルアレイ領域」と「周辺回路」とを電気的に分離するためのものであることは、当業者にとって明らかであり、さらに、「N形ウェル202」が「半導体基板201」内に形成されていることも明らかであるから、引用発明の「N形ウェル202」は、補正発明の「複数のメモリセルを電気的に保護するために前記半導体基板内に形成されたトリプルNウェル」に相当する。よって、引用発明の「半導体基板201のメモリセルアレイ領域に形成されたN形ウェル202」は、補正発明の「半導体基板のセル領域に複数のメモリセルを電気的に保護するために前記半導体基板内に形成されたトリプルNウェル」に相当する。 (3-2)引用発明の「4個のP形ポケットウェル203A?203D」は、補正発明の「複数のトリプルPウェル」に相当する。よって、引用発明の「前記N形ウェル202の内部に形成された4個のP形ポケットウェル203A?203D」は、補正発明の「前記トリプルNウェルの内部に形成された複数のトリプルPウェル」に相当する。 (3-3)引用発明の「NANDセルユニットNU」、「ビットラインBL」、「ブロックBK1?BK512」は、各々補正発明の「メモリセルストリング」、「ビットライン」、「セルブロック」に相当する。よって、引用発明の「前記P形ポケットウェル203A?203D内にそれぞれ形成され」る「512個のブロックBK1?BK512」は、補正発明の「前記複数のトリプルPウェルの上部にそれぞれ形成され」る「複数のセルブロック」に相当する。また、本願明細書の0018段落の「第1?第2047セルブロック内の同一位置のストリング選択トランジスタは同一のビットラインに接続されている。たとえば、1024個のビットラインがあり、それぞれのセルブロック内に1024個のストリング選択トランジスタが存在する場合を考えると、次の通りである。各セルブロック内の第1ストリング選択トランジスタは第1ビットラインに接続され、第1024ストリング選択トランジスタは第1024ビットラインに接続される。」という記載を参酌すると、引用発明の「各NANDセルユニットNUの第1選択トランジスタST1のドレインは、対応するビットラインBLに接続されるものである」「1024個のNANDセルユニットNU」は、補正発明の「それぞれ複数のビットラインに連結される複数のメモリセルストリング」に相当する。したがって、引用発明の「前記P形ポケットウェル203A?203D内にそれぞれ形成され」、「各NANDセルユニットNUの第1選択トランジスタST1のドレインは、対応するビットラインBLに接続されるものである」「1024個のNANDセルユニットNU」を含む「512個のブロックBK1?BK512」は、補正発明の「前記複数のトリプルPウェルの上部にそれぞれ形成され、それぞれ複数のビットラインに連結される複数のメモリセルストリングを含む複数のセルブロック」に相当する。 (3-4)引用発明の「前記メモリセルアレイ領域の前記サブアレイ301?304の一方向側に隣接して位置し、前記ビットラインBL0?BL4095を介して前記ブロックBK1?BK512に接続されるページバッファ306?309」と、補正発明の「前記セル領域の上に位置し、前記複数のビットラインのうちイブンビットラインを介して前記複数のセルブロックに連結される第1ページバッファ部と、前記セル領域の下に位置し、前記複数のビットラインのうちオッドビットラインを介して前記複数のセルブロックに連結される第2ページバッファ部」とは、「前記セル領域に隣接して位置し、前記複数のビットラインを介して前記複数のセルブロックに連結されるページバッファ部」である点で共通する。 (3-5)引用発明の「NAND型フラッシュメモリ」は、補正発明の「NANDフラッシュメモリ素子」に相当する。 (3-6)したがって、補正発明と引用発明とは、「半導体基板のセル領域に複数のメモリセルを電気的に保護するために前記半導体基板内に形成されたトリプルNウェルと、前記トリプルNウェルの内部に形成された複数のトリプルPウェルと、前記複数のトリプルPウェルの上部にそれぞれ形成され、それぞれ複数のビットラインに連結される複数のメモリセルストリングを含む複数のセルブロックと、前記セル領域に隣接して位置し、前記複数のビットラインを介して前記複数のセルブロックに連結されるページバッファ部と、を含むことを特徴とするNANDフラッシュメモリ素子。」である点で一致し、次の点で相違する。 (相違点) 補正発明の「NANDフラッシュメモリ素子」は、「前記セル領域の上に位置し、前記複数のビットラインのうちイブンビットラインを介して前記複数のセルブロックに連結される第1ページバッファ部と、前記セル領域の下に位置し、前記複数のビットラインのうちオッドビットラインを介して前記複数のセルブロックに連結される第2ページバッファ部」とを含むのに対し、引用発明の「NAND型フラッシュメモリ」は、「前記セル領域に隣接して位置し、前記複数のビットラインを介して前記複数のセルブロックに連結されるページバッファ部」を含むものの、当該「ページバッファ部」が「前記セル領域の上に位置し、前記複数のビットラインのうちイブンビットラインを介して前記複数のセルブロックに連結される第1ページバッファ部と、前記セル領域の下に位置し、前記複数のビットラインのうちオッドビットラインを介して前記複数のセルブロックに連結される第2ページバッファ部」からなることは、特定がなされていない点。 (4)相違点についての当審の判断 (4-1)相違点について引用例には、引用発明のように、ページバッファをメモリセルアレイ領域の一方向側に隣接して位置させたもの(図3)のほかに、明細書の0014段落及び図4に記載されているように、ページバッファ306?309を、メモリセルアレイを上下分割して中央に位置させたものや、明細書の0009段落及び図1に記載されているように、メモリセルアレイ領域の上下に位置させたものが記載されている。そして、後者に関して、明細書の0009段落に「ビットラインBL0?BL4095は、1列ずつ交互に上側ページバッファ101A及び下側ページバッファ101Bへ接続される。」と記載され、図1からは、「ビットラインBL0?BL4095」のうち、奇数番目のビットライン(BL1、・・・、BL4095)が上側ページバッファ101Aへ接続され、偶数番目のビットライン(BL0、・・・、BL4094)が下側ページバッファ101Bへ接続されることが見て取れる。したがって、引用発明において、「前記メモリセルアレイ領域の前記サブアレイ301?304の一方側に隣接して位置し、前記ビットラインBL0?BL4095を介して前記ブロックBK1?BK512に接続されるページバッファ306?309」に代えて、メモリセルアレイ領域のサブアレイ301?304の上側に隣接して位置し、奇数番目のビットラインを介してブロックBK1?BK512に接続される上側ページバッファと、メモリセルアレイ領域のサブアレイ301?304の下側に隣接して位置し、偶数番目のビットラインを介してブロックBK1?BK512に接続される下側ページバッファとすることは、引用例の記載に基づいて、当業者が適宜なし得た設計変更に過ぎない。すなわち、引用発明における「ページバッファ306?309」に代えて、補正発明のように、「前記セル領域の上に位置し、前記複数のビットラインのうちイブンビットラインを介して前記複数のセルブロックに連結される第1ページバッファ部と、前記セル領域の下に位置し、前記複数のビットラインのうちオッドビットラインを介して前記複数のセルブロックに連結される第2ページバッファ部」とすることは、当業者が適宜なし得たことである。よって、上記相違点は、当業者が適宜なし得た範囲に含まれる程度のものである。 (4-2)相違点についての判断のまとめ補正発明と引用発明との相違点については以上のとおりであるから、補正発明は、引用発明、及び引用例の記載に基づいて当業者が容易に発明をすることができたものである。 (4-3)審判請求書における主張について (4-3-1)審判請求人は、審判請求書の「(d)本願発明と引用発明との対比」の欄において、「本願請求項1、3に係る発明では、トリプルNウェル内部に複数のトリプルPウェルが形成され、複数のトリプルPウェルそれぞれの上部には複数のセルブロックが形成されている。つまり、複数のセルブロックは一つのトリプルPウェル上に形成されるのではなく、複数のセルブロックは複数のトリプルPウェル上に形成されるのである。このような複数のセルブロックそれぞれは、『複数のビットライン』に連結される複数のメモリセルストリングを含むため、複数のセルブロックは、『複数のビットライン』に連結されるのである。 (中略) しかし、引用文献1は、各トリプルPウェルごとに一つのサブアレイに含まれているメモリブロック(例えば、引用文献1の図3の符号301)が位置していることを開示しているだけで、複数のトリプルPウェルに一つのサブアレイに含まれているメモリブロックが位置されたことを開示するものではない。つまり、引用文献1の図6では、一つのビットライングループ(BL0?BL1023)に連結された複数のメモリブロックは、一つのトリプルPウェルに位置することを開示するだけである。 (中略) その結果、引用文献1の記載だけでは『トリプルNウェルの内部に形成された複数のトリプルPウェルと複数のトリプルPウェルの上部にそれぞれ形成される複数のメモリブロック』を想到するのは困難であると思料する。」と主張している。 (4-3-2)しかしながら、上記(2-2)で認定したとおり、引用発明は、「前記N形ウェル202の内部に形成された4個のP形ポケットウェル203A?203D」と、「前記P形ポケットウェル203A?203D内にそれぞれ形成され」る「512個のブロックBK1?BK512」を含むものであるから、この点で相違しておらず、審判請求人の主張は失当である。 (4-3-3)なお、(いささか不自然な解釈ではあるが、)仮に、補正発明の「トリプルNウェルの内部に形成された複数のトリプルPウェル」が、本願の明細書及び図面に記載された実施例のように、「ビットラインB/L」に沿った方向に複数に分割されたものであると解釈した場合、すなわち、一つのビットラインに連結された複数のメモリブロックが、複数のトリプルPウェルに分かれて位置するものであると解釈した場合についても、予備的に検討する。この場合、引用発明の「NAND型フラッシュメモリ」は、「4個のP形ポケットウェル203A?203D」が「ビットラインBL」に沿った方向に分割されたものではなく、ある一つの「ビットラインBL」に連結された「512個のブロックBK1?BK512」が、「4個のP形ポケットウェル203A?203D」に分かれて位置するものではない点でも、補正発明と相違することになる。しかしながら、一般に、不揮発性半導体メモリの分野において、メモリの消去単位を小さくするために、ウェルを複数に分割して、それぞれのウェルに分割したメモリブロックを設ける技術は、以下の周知例に記載されているように、当業者における周知技術であり、その際に、ビットラインに沿った方向にウェルを複数に分割すること、すなわち、一つのビットラインに連結された複数のメモリブロックが、複数のウェルに分かれて位置するようにすることも、以下の周知例に記載されているように、普通に行われていることである。したがって、引用発明において、「4個のP形ポケットウェル203A?203D」を「ビットラインBL」に沿った方向に分割し、一つの「ビットラインBL」に連結された「ブロックBK1?BK512」が、複数の「P形ポケットウェル」に位置するものとすること、すなわち、ある一つの「ビットラインBL」に連結された「512個のブロックBK1?BK512」が、複数の「P形ポケットウェル」に分かれて位置するものとすることは、当業者が容易になし得たことである。以上のとおりであるから、たとえ、補正発明の「トリプルNウェルの内部に形成された複数のトリプルPウェル」が、「ビットラインB/L」に沿った方向に複数に分割されたものであると解釈した場合であっても、補正発明は、引用発明、及び周知技術に基づいて、当業者が容易に発明をすることができたものである。 a.周知例:特開平3-290960号公報上記周知例には、次の記載がある。「2.特許請求の範囲 (1)?(5)略 (6)第1導電型半導体基板に第2導電型ウェルが形成され、前記第2導電型ウェル内に、浮遊ゲートと制御ゲートが積層されたFETMOS構造のメモリセルが、そのソース、ドレインを隣接するもの同士で共用する形で直列接続されてNANDセルを構成してマトリクス配列されたメモリセルアレイを有し、各NANDセルの一端部のドレインは選択ゲートを介して列方向に走るビット線に接続され、各NANDセル内の制御ゲートは行方向に並ぶNANDセルについて連続的に配設されてワード線を構成する不揮発性半導体記憶装置において、一つの第2導電型ウェル内に形成されたメモリセルアレイが基準電位配線となる第1導電型ソース拡散層によって取囲まれて複数ブロックに分割され、前記複数ブロックのそれぞれに前記第2導電型ウェルの電位を設定するウェル電位設定用電極配線が前記ワード線と同じ方向に配設され、かつビット線コンタクト位置に隣接する位置で第2導電型ウェルにコンタクトしている、ことを特徴とする不揮発性半導体記憶装置。 (7)前記複数ブロックは、列方向に分割されていることを特徴とする請求項6記載の不揮発性半導体記憶装置。 (8)前記基準電位線となる第1導電型ソース拡散層は、前記第2導電型ウェルを突き抜けて前記第1導電型半導体基板に接続されていることを特徴とする請求項6記載の不揮発性半導体記憶装置。」(1ページ左下欄4行?2ページ右上欄13行) 「(発明が解決しようとする課題) 以上のように従来のEEPROMでは、一つのウェル内に形成された複数のセルを複数の単位ブロックに分けてデータ消去することができないという問題があった。本発明はこの様な点に鑑みなされたもので、適当なメモリセルアレイ・ブロック単位毎のデータ消去を可能とした不揮発性半導体記憶装置を提供することを目的とする。」(3ページ左上欄18行?右上欄6行) 上記周知例には、不揮発性半導体記憶装置において、消去単位を小さくするために、第1導電型ソース拡散層により列方向(ビット線が走る方向)に分割された第2導電型ウェルに、メモリセルアレイが分割された複数ブロックが形成され、一つのビット線に接続されたNANDセルを含む複数ブロックが、分割された第2導電型ウェルに分かれて位置することが記載されているものと認められる。 (5)独立特許要件についてのまとめ以上検討したとおり、補正発明は、引用発明、及び引用例の記載に基づいて当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許出願の際独立して特許を受けることができない。したがって、本件補正は、特許法第17条の2第5項において準用する同法第126条第5項(平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第5項において準用する同法第126条第5項をいう。以下同じ。)の規定に適合しない。 5.補正の却下の決定のむすび以上検討したとおり、本件補正は、特許法第17条の2第5項において準用する同法第126条第5項の規定に適合しないものであるから、同法第159条第1項において読み替えて準用する同法第53条第1項の規定により却下すべきものである。第3.本願発明について平成24年5月22日に提出された手続補正書による補正は上記のとおり却下されたので、本願の請求項1?5に係る発明は、平成22年12月27日に提出された手続補正書により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項1?5に記載されている事項により特定されるとおりのものであり、そのうちの請求項1に係る発明(以下「本願発明」という。)は、請求項1に記載されている事項により特定される、上記第2.1.の「(補正前)」の箇所に記載したとおりのものである。一方、原査定の根拠となった平成23年9月20日付けの最後の拒絶理由通知において引用された特開平10-144892号公報(引用例)には、上記第2.4.(2)に記載したとおりの事項、及び発明(引用発明)が記載されているものと認められる。そして、本願発明に対して技術的限定を加えた発明である補正発明は、上記第2.4.において検討したとおり、引用発明、及び引用例の記載に基づいて当業者が容易に発明をすることができたものであるから、本願発明も当然に、引用発明、及び引用例の記載に基づいて当業者が容易に発明をすることができたものである。したがって、本願発明は、特許法第29条第2項の規定により特許を受けることができない。第4.むすび以上のとおりであるから、他の請求項について検討するまでもなく、本願は拒絶をすべきものである。よって、結論のとおり審決する。
審理終結日	2013-04-02
結審通知日	2013-04-09
審決日	2013-04-23
出願番号	特願2004-375616(P2004-375616)
審決分類	P 1 8・ 121- Z (H01L) P 1 8・ 575- Z (H01L)
最終処分	不成立
前審関与審査官	宮部裕一、瀧内健夫
特許庁審判長	鈴木匡明
特許庁審判官	早川朋一西脇博志
発明の名称	NANDフラッシュメモリ素子
代理人	中川裕幸

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