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審決分類 審判 査定不服 5項独立特許用件 特許、登録しない。 H01L
審判 査定不服 2項進歩性 特許、登録しない。 H01L
管理番号 1281248
審判番号 不服2012-18736  
総通号数 168 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2013-12-27 
種別 拒絶査定不服の審決 
審判請求日 2012-09-26 
確定日 2013-11-06 
事件の表示 特願2006-163074「半導体素子のゲート形成方法」拒絶査定不服審判事件〔平成19年 6月28日出願公開、特開2007-165826〕について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 第1.手続の経緯
本願は、平成18年6月13日(パリ条約に基づく優先権主張 2005年12月15日、大韓民国)の特許出願であって、平成24年3月2日付けの拒絶理由通知に対して同年5月24日に意見書及び手続補正書が提出されたが、同年6月12日付けで拒絶査定がなされた。
それに対して、同年9月26日に拒絶査定不服審判が請求されるとともに手続補正書が提出され、その後、同年12月17日付けで審尋がなされ、それに対する回答書は提出されなかった。

第2.補正の却下の決定
【結論】
平成24年9月26日に提出された手続補正書による補正を却下する。

【理由】
1.補正の内容
平成24年9月26日に提出された手続補正書による補正(以下「本件補正」という。)は、補正前の特許請求の範囲の請求項1?4を、補正後の特許請求の範囲の請求項1?4と補正するとともに、明細書の補正を行うものであり、補正前後の請求項1は各々以下のとおりである。

(補正前)
「【請求項1】
半導体基板の上部にトンネル酸化膜、フローティングゲート用窒化膜、Al_(2)O_(3)誘電体膜、ポリシリコン膜、タングステンシリサイド膜およびハードマスク膜を形成する段階と、
前記ハードマスク膜、タングステンシリサイド膜、ポリシリコン膜および誘電体膜の所定の領域を順次エッチングし、コントロールゲートパターンを形成すると同時にフローティングゲート用窒化膜化膜を露出させる段階と、
前記コントロールゲートパターンの両側壁に熱酸化工程を行って酸化膜を形成する段階と、
前記露出したフローティングゲート用窒化膜をリン酸(H_(3)PO_(4))を用いたウェットエッチング工程によって除去してトンネル酸化膜を露出させる段階とを含むことを特徴とする、SANOS構造の半導体素子のゲート形成方法。」

(補正後)
「【請求項1】
半導体基板の上部にトンネル酸化膜、フローティングゲート用窒化膜、Al_(2)O_(3)誘電体膜、ポリシリコン膜、タングステンシリサイド膜およびハードマスク膜を形成する段階と、
前記ハードマスク膜、タングステンシリサイド膜、ポリシリコン膜および誘電体膜の所定の領域を順次エッチングし、コントロールゲートパターンを形成すると同時にフローティングゲート用窒化膜を露出させる段階と、
前記タングステンシリサイド膜、前記ポリシリコン膜および前記誘電体膜の両側壁に熱酸化工程を行って酸化膜を形成する段階と、
前記露出したフローティングゲート用窒化膜をリン酸(H_(3)PO_(4))を用いたウェットエッチング工程によって除去してトンネル酸化膜を露出させる段階とを含むことを特徴とする、SANOS構造の半導体素子のゲート形成方法。」

2.補正事項の整理
本件補正による補正事項を整理すると、次のとおりである。

(1)補正事項1
補正前の請求項1の「フローティングゲート用窒化膜化膜を露出させる段階」を、「フローティングゲート用窒化膜を露出させる段階」と補正して、補正後の請求項1とすること。

(2)補正事項2
補正前の請求項1の「前記コントロールゲートパターンの両側壁に熱酸化工程を行って酸化膜を形成する段階」を、「前記タングステンシリサイド膜、前記ポリシリコン膜および前記誘電体膜の両側壁に熱酸化工程を行って酸化膜を形成する段階」と補正して、補正後の請求項1とすること。

(3)補正事項3
補正前の明細書の0010段落を補正して、補正後の明細書の0010段落とすること。

3.新規事項追加の有無及び補正の目的についての検討
(1)補正事項1について
補正事項1は、補正前の請求項1に含まれていた明白な誤記を訂正するものであるから、本件補正は、特許法第17条の2第4項(平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第4項をいう。以下同じ。)第3号に掲げる誤記の訂正を目的とするものに該当する。
したがって、補正事項1は、特許法第17条の2第4項に規定する要件を満たす。
また、補正事項1が特許法第17条の2第3項(平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第3項をいう。以下同じ。)に規定する要件を満たすことは明らかである。

(2)補正事項2について
補正事項2は、補正前の請求項1に係る発明の発明特定事項である「熱酸化工程を行って酸化膜を形成する段階」における酸化対象物を「前記コントロールゲートパターンの両側壁」から「前記タングステンシリサイド膜、前記ポリシリコン膜および前記誘電体膜の両側壁」に限定するものであるから、特許法第17条の2第4項第2号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
したがって、補正事項2は、特許法第17条の2第4項に規定する要件を満たす。
また、補正事項2により補正された部分は、本願の願書に最初に添付した明細書(以下「当初明細書」という。また、本願の願書に最初に添付した明細書、特許請求の範囲又は図面を「当初明細書等」という。)の0026段落等に記載されているものと認められるから、補正事項2は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。
したがって、補正事項2は、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第17条の2第3項に規定する要件を満たす。

(3)補正事項3について
補正事項3は、補正事項1?2により補正された特許請求の範囲と整合を取るために発明の詳細な説明を補正するものであるから、補正事項1?2と同様に特許法第17条の2第3項に規定する要件を満たす。

(4)補正の目的の適否、及び新規事項の追加の有無についてのまとめ
以上検討したとおりであるから、本件補正は特許法第17条の2第3項及び第4項に規定する要件を満たす。
そして、本件補正は特許法第17条の2第4項第2号に掲げる特許請求の範囲の減縮を目的とする補正を含むものであるから、本件補正による補正後の特許請求の範囲に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができるものであるか否か、すなわち、本件補正がいわゆる独立特許要件を満たすものであるか否かにつき、以下において更に検討する。

4.独立特許要件について
(1)補正後の発明
本願の本件補正による補正後の請求項1?4に係る発明は、本件補正により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項1?4に記載されている事項により特定されるとおりのものであり、そのうちの請求項1に係る発明(以下「補正発明」という。)は、請求項1に記載されている事項により特定される、上記1.の「(補正後)」の箇所に記載したとおりのものであり、再掲すると次のとおりである。

「【請求項1】
半導体基板の上部にトンネル酸化膜、フローティングゲート用窒化膜、Al_(2)O_(3)誘電体膜、ポリシリコン膜、タングステンシリサイド膜およびハードマスク膜を形成する段階と、
前記ハードマスク膜、タングステンシリサイド膜、ポリシリコン膜および誘電体膜の所定の領域を順次エッチングし、コントロールゲートパターンを形成すると同時にフローティングゲート用窒化膜を露出させる段階と、
前記タングステンシリサイド膜、前記ポリシリコン膜および前記誘電体膜の両側壁に熱酸化工程を行って酸化膜を形成する段階と、
前記露出したフローティングゲート用窒化膜をリン酸(H_(3)PO_(4))を用いたウェットエッチング工程によって除去してトンネル酸化膜を露出させる段階とを含むことを特徴とする、SANOS構造の半導体素子のゲート形成方法。」

(2)引用刊行物に記載された発明
(2-1)本願の優先権主張の日前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開2002-203917号公報(以下「引用例1」という。)には、図1?10とともに次の記載がある(ここにおいて、下線は当合議体が付加したものである。)。

a.「【0022】第1実施形態
図1に、第1実施形態に係る不揮発性メモリトランジスタの断面構造を示す。また、図2は、電荷蓄積層の構造の詳細を示す図1の要部を拡大した図である。
【0023】このメモリトランジスタは、たとえばp型シリコンウエハなどの半導体基板、半導体基板内表面に形成されたpウエル、またはSOI型基板分離構造のp型シリコン層(以下、単に基板SUBという)に形成されている。基板SUBの表面に、必要に応じて、たとえばLOCOS(Local Oxidation of Silicon)またはSTI(Shallow Trench Isolation)などにより形成された誘電体分離層ISOが形成されている。この誘電体分離層ISOが形成されていない基板表面部分が当該メモリトランジスタを含む素子が形成される活性領域となる。
【0024】活性領域上に、ボトム誘電体膜BTM、電荷蓄積膜CS、トップ誘電体膜TOP、およびゲート電極Gが積層されている。このゲート電極G自身、あるいは、ゲート電極Gに接続された図示しない上層配線層により、メモリセルアレイのワード線が構成される。
【0025】ボトム絶縁膜BMTは、たとえば1nm?数nm程度の膜厚を有する二酸化珪素SiO_(2) の膜からなる。電荷蓄積膜CSは、図2に示すように、主にポテンシャルバリアとして機能する第1窒化膜CS1と、第1窒化膜CS1上に形成され、主に電荷蓄積手段として機能する第2窒化膜CS2とからなる。第1および第2窒化膜CS1,CS2は、窒化珪素SiN_(X) または酸化窒化珪素(silicon oxynitride)SiO_(X) N_(y) (x,y>0)からなる。トップ誘電体膜TPOは、たとえばCVDにより作製した二酸化珪素膜からなり、その膜厚は3nm?10nm程度である。ゲート電極Gは、CVD法により形成し高濃度に不純物がドーピングされた多結晶珪素、または、多結晶珪素と、その上に形成されたWSi_(2) ,TiN,TaSi_(2) ,TiSi_(2) ,Ti,W,Cu,Al,Au等との蓄積膜からなる。」

b.「【0027】以下、このメモリトランジスタの製造方法を、図面を参照しながら説明する。ここで、図3?図10は、第1実施形態に係るメモリトランジスタの製造における断面図である。図3に示すように、基板SUB上にLOCOS法またはSTI法により誘電体分離層ISOを形成する。また、必要に応じて、メモリトランジスタのしきい値電圧を調整するための不純物ドーピングを、たとえばイオン注入法により行う。
【0028】800℃から1000℃に昇温した基板SUBの表面をO_(2) またはN_(2) Oに曝すことにより、1nm程度の二酸化珪素膜を形成する。基板温度を800℃から1000℃に保った状態で、二酸化珪素膜の表面をアンモニアNH_(3) に数10分間曝し、二酸化珪素膜表面を窒化する。この高温窒化処理は、つぎの窒化珪素膜の堆積時のインキュベーション時間を低減するためである。これにより、図4に示すように、約1nmのボトム誘電体膜BTMが基板SUBのSi活性領域上に形成される。
【0029】基板温度を600℃から800℃の範囲内に下げ、四塩化珪素(テトラクロルシラン)SiCl_(4) とアンモニアNH_(3) を、それぞれ10sccmから500sccmの範囲内の所定流量で、かつチャンバ内の圧力が数100mTorrとなる条件で流し、窒化珪素のCVDを行う。所定時間経過後にCVDを止めると、図5に示すように、数nmの窒化珪素膜(第1窒化膜CS1)がボトム誘電体膜BTM上に形成される。
【0030】続いて、原料ガスを変更してCVDし、第2窒化膜CS2を形成する。すなわち、同じ基板温度を保ったまま、あるいは600℃から800℃の範囲内で基板温度を必要に応じて変え、ジクロルシランSiH_(2) Cl_(2) とアンモニアNH_(3) を、それぞれ10sccmから500sccmの範囲内の所定流量で、かつチャンバ内の圧力が数100mTorrとなる条件で流し、窒化珪素のCVDを行う。所定時間経過後にCVDを止めると、図6に示すように、数nmの窒化珪素膜(第2窒化膜CS2)が第1窒化膜CS1上に形成される。
【0031】さらに、導入ガスを二酸化珪素の形成ガスに変更してCVDし、トップ誘電体膜TOPを形成する。すなわち、同じ基板温度を保ったまま、あるいは600℃から800℃の範囲内で必要に応じて変え、ジクロルシランSiH_(2) Cl_(2) と酸化二窒素N_(2) Oを、それぞれ数100sccmの所定流量で、かつチャンバ内の圧力が数100mTorrとなる条件で流し、二酸化珪素のCVDを行う。所定時間経過後にCVDを止めると、図7に示すように、数nmの二酸化珪素膜(トップ誘電体膜TOP)が第2窒化膜CS2上に形成される。なお、このCVDに代えて、第2窒化膜CS2表面の熱酸化により、あるいは熱酸化とCVDの組合せによりトップ誘電体膜TOPを形成してもよい。この熱酸化時の第2窒化膜CS2の膜減りを考慮して、図6の工程で予め、第2窒化膜CS2を最終膜厚より厚く堆積しておく。
【0032】ゲート電極Gとなる高濃度不純物がドーピングされた多結晶珪素を、トップ誘電体膜TOP上にCVDする。この多結晶珪素の形成では、モノシラン(SiH_(4) ),ジクロルシラン(SiCl_(2) H_(2) ),テトラクロルシラン(SiCl_(4) )などの珪素原子を含むガスを原料としたCVD法、または、多結晶珪素をターゲットとしたスパッタリング法を用いる。ここでは、基板温度650℃としたCVDにより多結晶珪素を堆積し、必要に応じて、多結晶珪素上に、金属、高融点金属、その金属シリサイドを含む合金などからなる低抵抗化層を形成する。低抵抗化層の材料としては、銅(Cu),アルミニウム(Al),金(Au),タングステン(W),チタン(Ti),タングステンシリサイド(WSi_(2) ),タンタルシリサイド(TaSi_(2) ),チタンナイトライド(TiN)などを用いる。このように形成されたゲート電極Gの厚さは、50nm?200nm程度である(図8)。
【0033】とくに図示しないが、必要に応じてドライエッチング耐性の優れた誘電体膜のパターンを形成し、この誘電体膜あるいはレジストをマスクとして異方性のあるエッチング、たとえばRIE(Reactive Ion Etching)を行う。これにより、図9に示すように、ゲート電極G,トップ誘電体膜TOP,電荷蓄積膜CSがパターンニングされる。
【0034】つぎに、ゲート積層膜を自己整合マスクとしボトム誘電体膜BTMをスルー膜として、Si活性領域の表面にn型不純物を低濃度でイオン注入し、n^(-) 不純物領域(LDD領域,図ではN^(-) で示す)を形成する。このイオン注入では、たとえば砒素イオン(As^(+) )を1?5×10^(13)cm^(-2)ほどの密度でドーピングする。その後、全面にCVDによりSiO_(2) 膜を100nm?200nm程度堆積し、これをRIE等の異方性エッチングによりエッチバックする。これにより、図10に示すように、ゲートの積層膜G,TOPおよびCSの側面にサイドウォールSWが形成される。
【0035】この状態で、サイドウォールSW外側のSi活性領域にn型不純物を高濃度でイオン注入し、ソース・ドレイン不純物領域S/Dを形成する(図1)。このイオン注入では、たとえば、ゲートの積層膜およびサイドウォールSWをマスクとして自己整合的にAs^(+) を1?5×10^(15)cm^(-2)ほどの密度でドーピングする。その後、層間誘電体膜および配線層の形成を行って、当該メモリトランジスタを完成させる。」

c.「【0036】つぎに、第1実施形態に係るメモリトランジスタの第1のバイアス設定例および動作を説明する。書き込み時に、基板SUBの電位を基準として2つのソース・ドレイン領域S/Dを0Vで保持し、ゲート電極Gに正の電圧、たとえば10Vを印加する。このとき、チャネル形成領域CHに電子が蓄積されて反転層が形成され、その反転層内の電子の一部がボトム誘電体膜BTMおよび第1窒化膜CS1をトンネル効果により伝導し、主に第2窒化膜CS2内に形成された電荷トラップに捕獲される。


d.「【0071】変形例
本発明は、上述の第1?第4実施形態に限定されるものではなく、この発明の技術的思想に基づく各種の変形が可能である。(後略)
【0072】略
【0073】ボトム誘電体膜BMTおよびトップ誘電体膜TOPは、二酸化珪素に限定されず、たとえば、窒化珪素SiN_(X) ,酸化窒化珪素SiN_(X) O_(y) ,酸化アルミニウムAl_(2) O_(3) ,酸化タンタルTa_(2) O_(5) ,酸化ジルコニウムZrO_(2) ,酸化ハフニウムHfO_(2) のいずれかの材料から形成してもよい。」

(2-2)図8及び9を参照しつつ上記摘記事項b.の0033段落を参照すると、「図9に示すように、ゲート電極G,トップ誘電体膜TOP,電荷蓄積膜CSがパターンニングされる」ことによって、「ボトム誘電体膜BTM」が露出されることが明らかである。

(2-3)したがって、引用例1には、次の発明(以下「引用発明」という。)が記載されているものと認められる。

「書き込み時に、電子がボトム誘電体膜BTMをトンネルするものである不揮発性メモリトランジスタの製造方法であって、
基板SUBのSi活性領域上に二酸化珪素からなるボトム誘電体膜BTM、窒化珪素からなる電荷蓄積膜CS(第1窒化膜CS1、第2窒化膜CS2)、酸化アルミニウムAl_(2) O_(3) からなるトップ誘電体膜TOP、多結晶珪素上にタングステンシリサイド(WSi_(2) )からなる低抵抗化層を積層したゲート電極Gとなる層を順に形成し、
ドライエッチング耐性の優れた誘電体膜のパターンを形成し、この誘電体膜をマスクとしてRIE(Reactive Ion Etching)を行い、ゲート電極G、トップ誘電体膜TOP、電荷蓄積膜CSがパターンニングされて、ボトム誘電体膜BTMが露出される不揮発性メモリトランジスタの製造方法。」

(2-4)本願の優先権主張の日前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開2003-168750号公報(以下「引用例2」という。)には、図1?5、13?15とともに次の記載がある。

a.「【0028】
【発明の実施の形態】[第1実施形態]第1実施形態は、本発明の第1の観点に係り、バーチャルグランド(VG)型のメモリセルアレイを有した不揮発性メモリ装置に関する。図1(A)は、本発明を適用してワード線間距離を縮小したVG型メモリセルアレイの平面図である。また、図1(B)は図1(A)のA-A線に沿った断面図、図1(C)は図1(A)のB-B線に沿った断面図である。
【0029】?【0036】略
【0037】つぎに、このVG型メモリセルアレイの形成手順を図面を参照しながら説明する。この形成手順は、本発明の第4の観点に係わる。図2?図5は、ワード線形成の各ステップにおける断面図(および平面図)である。図2において(A)に平面図を示し、(B)に(A)のA-A線に沿った断面図を示す。その他の図3?図5は全てA-A線に沿った断面図を表している。
【0038】略
【0039】半導体基板SUB上に、ゲート誘電体膜GD1となる第1電荷蓄積膜を形成する。たとえば、半導体基板SUB表面を熱酸化してボトム誘電体膜BTMを形成し、必要に応じてボトム誘電体膜BTMを窒化処理し、ボトム誘電体膜BTM上に窒化珪素または酸化窒化珪素からなる電荷トラップ膜CHSを形成し、電荷トラップ膜CHS表面を熱酸化するなどの方法によりトップ誘電膜TOPを形成する。第1電荷蓄積膜上に、たとえばCVD法によりドープド多結晶珪素またはドープド非晶質からなる導電膜を堆積する。この導電膜上にレジストパターンを形成して、RIEなどの異方性エッチングを行い、導電膜をパターンニングする。続いて、導電膜パターン間で露出した第1電荷蓄積膜を、たとえばCF_(4) /CHF_(3) /Arを用いたドライエッチング装置を用いてパターンニングする。その後、レジストパターンを除去する。これにより、ゲート誘電体膜GD1と第1ワード線WL2またはWL4からなる積層パターンが、図2(A)に示すように、ソース・ドレイン領域S/Dに対し直交する並行ストライプ状のパターンにて形成される。」

b.「【0066】[第3実施形態]第3実施形態は、第1,第2実施形態の工程の一部変更に関する。
【0067】先に説明した第1実施形態の図2(B)の工程、あるいは第2実施形態の図8(B)の工程では、導電膜パターンと第1電荷蓄積膜を連続的にドライエッチングして、第1ゲート誘電体膜GD1と第1ワード線WL2またはWL4とからなるパターンを形成するとした。しかし、ドライエッチングでは多少なりとも基板にダメージが入るので余り好ましくない。ここで、導電膜パターンのみドライエッチングして、第1ゲート誘電体膜GD1となる第1電荷蓄積膜はウエットエッチングにより除去する方法が考えられる。第1電荷蓄積膜がONO膜の場合、窒化珪素があるのでフッ酸を主体とした酸化珪素エッチャントでは除去できず、熱リン酸を用いた処理が必要となる。しかし、熱リン酸処理では、濃度の高い多結晶珪素表面がエッチングされてしまうという新たな問題が生じる。
【0068】第3実施形態は、このような第1電荷蓄積膜をウエット処理で除去するために適した製造方法を提供する。この実施形態に示す方法は、VG型,NAND型に限らず適用できるので、ここではA-A断面を示す、図13?図15を用いて説明する。
【0069】図13は、ONO構造の第1ゲート誘電体膜GD1上の導電材料をパターンニングして第1ワード線WLi,WLi+2,…を形成した時点の断面図であり、図2(B),図8(B)に対応している。この導電材料のドライエッチング終了時点では、そのオーバーエッチング量によりトップ誘電体膜TOPの一部が削れることもあるし、場合によっては、図示のようにトップ誘電体膜TOPが第1ワード線周囲で除去される。
【0070】本実施形態では、この時点で第1ワード線WLi,WLi+2,…の表面を熱酸化して、図14に示すように、例えば10nm程度の熱酸化膜TOXを第1ワード線表面に形成する。
【0071】そして、この熱酸化膜TOXにより第1ワード線表面を保護した状態で、第1ワード線間に表出した第1ゲート誘電体膜GD1をウエットエッチングにより除去する。つまり、熱リン酸を用いたエッチャントにより窒化珪素膜(電荷トラップ膜CHS)を除去し、フッ酸を主体的に含むエッチャントにより二酸化珪素膜(ボトム誘電体膜BTM)を除去する。このエッチング時に、もちろん熱酸化膜TOXも薄くなる。本実施形態は、このエッチング終了時点で熱酸化膜がエッチオフされるように、熱酸化膜TOXの膜厚を予め設定してもよい。あるいは、図15に示すように、熱酸化膜TOXが残るように膜厚をある程度厚くしておいてもよい。何れにしても、熱酸化膜を形成しない場合に比べ、第1ワード線が削れる量は低減されるという利点がある。」

(3)補正発明と引用発明との対比
(3-1)引用発明の「『Si活性領域』を備えた『基板SUB』」、「窒化珪素からなる電荷蓄積膜CS(第1窒化膜CS1、第2窒化膜CS2)」、「酸化アルミニウムAl_(2) O_(3) からなるトップ誘電体膜TOP」、「多結晶珪素」、「タングステンシリサイド(WSi_(2) )からなる低抵抗化層」は、各々補正発明の「半導体基板」、「フローティングゲート用窒化膜」、「Al_(2)O_(3)誘電体膜」、「ポリシリコン膜」、「タングステンシリサイド膜」に相当する。
また、引用発明は、「書き込み時に、電子がボトム誘電体膜BTMをトンネルするものである」から、引用発明の「二酸化珪素からなるボトム誘電体膜BTM」は、補正発明の「トンネル酸化膜」に相当する。
そして、引用発明の「ドライエッチング耐性の優れた誘電体膜のパターンを形成し、この誘電体膜をマスクとしてRIE(Reactive Ion Etching)を行い、ゲート電極G、トップ誘電体膜TOP、電荷蓄積膜CSがパターンニング」する段階において、まず「ゲート電極G」となる層上に「ドライエッチング耐性の優れた誘電体膜」を形成し、その後、何らかのマスクを用いたエッチングによって「ドライエッチング耐性の優れた誘電体膜のパターンを形成」していることは、当業者にとって明らかであり、その「ドライエッチング耐性の優れた誘電体膜」が補正発明の「ハードマスク膜」に相当する。
よって、引用発明の「基板SUBのSi活性領域上に二酸化珪素からなるボトム誘電体膜BTM、窒化珪素からなる電荷蓄積膜CS(第1窒化膜CS1、第2窒化膜CS2)、酸化アルミニウムAl_(2) O_(3) からなるトップ誘電体膜TOP、多結晶珪素上にタングステンシリサイド(WSi_(2) )からなる低抵抗化層を積層したゲート電極Gとなる層を順に形成し」、さらに、「ドライエッチング耐性の優れた誘電体膜のパターンを形成」するために「ドライエッチング耐性の優れた誘電体膜」を形成する段階は、補正発明の「半導体基板の上部にトンネル酸化膜、フローティングゲート用窒化膜、Al_(2)O_(3)誘電体膜、ポリシリコン膜、タングステンシリサイド膜およびハードマスク膜を形成する段階」に相当する。

(3-2)引用発明の「ドライエッチング耐性の優れた誘電体膜のパターンを形成し、この誘電体膜をマスクとしてRIE(Reactive Ion Etching)を行い、ゲート電極G、トップ誘電体膜TOP、電荷蓄積膜CSがパターンニングされ」る段階では、まず、「ゲート電極G」となる層上に「ドライエッチング耐性の優れた誘電体膜」を形成し、その後、何らかのマスクを用いたエッチングによって「ドライエッチング耐性の優れた誘電体膜のパターンを形成」していることは、前述のとおり当業者にとって明らかであり、続いて「RIE(Reactive Ion Etching)」を行うことで、「誘電体膜のパターン」でマスクされない領域が上側の層から順次エッチングされることになるから、「ゲート電極G」がエッチングされるとともに「トップ誘電体膜TOP」が露出され、続いて「トップ誘電体膜TOP」がエッチングされるとともに「電荷蓄積膜CS」が露出され、さらに「電荷蓄積膜CS」がエッチングされることが、当業者にとって明らかである。
また、引用発明の「『パターニング』された『ゲート電極G』」、「不揮発性メモリトランジスタ」は、各々補正発明の「コントロールゲートパターン」、「半導体素子」に相当する。
そして、補正発明の「SANOS構造」とは、本願明細書の0003段落によれば、「半導体基板、トンネル酸化膜、窒化膜、アルミニウム酸化膜およびポリシリコンを含んだゲートを形成する構造」のことであるから、引用発明の「基板SUBのSi活性領域上に二酸化珪素からなるボトム誘電体膜BTM、窒化珪素からなる電荷蓄積膜CS(第1窒化膜CS1、第2窒化膜CS2)、酸化アルミニウムAl_(2) O_(3) からなるトップ誘電体膜TOP、多結晶珪素上にタングステンシリサイド(WSi_(2) )からなる低抵抗化層を積層したゲート電極Gとなる層を順に形成し」、「ゲート電極G、トップ誘電体膜TOP、電荷蓄積膜CSがパターンニングされ」たものは、補正発明の「SANOS構造」に相当する。
よって、引用発明の「ドライエッチング耐性の優れた誘電体膜のパターンを形成し、この誘電体膜をマスクとしてRIE(Reactive Ion Etching)を行い、ゲート電極G、トップ誘電体膜TOP、電荷蓄積膜CSがパターンニングされて、ボトム誘電体膜BTMが露出される不揮発性メモリトランジスタの製造方法」と、補正発明の「前記ハードマスク膜、タングステンシリサイド膜、ポリシリコン膜および誘電体膜の所定の領域を順次エッチングし、コントロールゲートパターンを形成すると同時にフローティングゲート用窒化膜を露出させる段階と、 前記タングステンシリサイド膜、前記ポリシリコン膜および前記誘電体膜の両側壁に熱酸化工程を行って酸化膜を形成する段階と、 前記露出したフローティングゲート用窒化膜をリン酸(H_(3)PO_(4))を用いたウェットエッチング工程によって除去してトンネル酸化膜を露出させる段階とを含むことを特徴とする、SANOS構造の半導体素子のゲート形成方法」とは、「前記ハードマスク膜、タングステンシリサイド膜、ポリシリコン膜および誘電体膜の所定の領域を順次エッチングし、コントロールゲートパターンを形成すると同時にフローティングゲート用窒化膜を露出させる段階と、 前記露出したフローティングゲート用窒化膜をエッチング工程によって除去してトンネル酸化膜を露出させる段階とを含むことを特徴とする、SANOS構造の半導体素子のゲート形成方法」の点で一致する。

(3-3)したがって、補正発明と引用発明とは、
「半導体基板の上部にトンネル酸化膜、フローティングゲート用窒化膜、Al_(2)O_(3)誘電体膜、ポリシリコン膜、タングステンシリサイド膜およびハードマスク膜を形成する段階と、
前記ハードマスク膜、タングステンシリサイド膜、ポリシリコン膜および誘電体膜の所定の領域を順次エッチングし、コントロールゲートパターンを形成すると同時にフローティングゲート用窒化膜を露出させる段階と、
前記露出したフローティングゲート用窒化膜をエッチング工程によって除去してトンネル酸化膜を露出させる段階とを含むことを特徴とする、SANOS構造の半導体素子のゲート形成方法。」
である点で一致し、次の2点で相違する。

(相違点1)
補正発明では、「前記タングステンシリサイド膜、前記ポリシリコン膜および前記誘電体膜の両側壁に熱酸化工程を行って酸化膜を形成する段階」を含むのに対し、引用発明では、そのような段階を有しない点。

(相違点2)
「前記露出したフローティングゲート用窒化膜を」「エッチング工程によって除去してトンネル酸化膜を露出させる段階」で、補正発明では、当該「エッチング」が「リン酸(H_(3)PO_(4))を用いたウェットエッチング」であるのに対し、引用発明では、「RIE(Reactive Ion Etching)」である点。

(4)相違点についての当審の判断
(4-1)相違点1及び2について
相違点1及び2は、互いに関連するものであるから、まとめて検討する。
引用例2には、「不揮発性メモリ装置」の「メモリセルアレイ」の形成において、「導電膜パターンと第1電荷蓄積膜を連続的にドライエッチングして、第1ゲート誘電体膜GD1と第1ワード線WL2またはWL4とからなるパターンを形成する」と「ドライエッチングでは多少なりとも基板にダメージが入る」という課題を解決するために、「導電膜パターンのみドライエッチングして、第1ゲート誘電体膜GD1となる第1電荷蓄積膜はウエットエッチングにより除去する方法」が記載されている。
また、引用例2には、「導電膜パターンのみドライエッチングして、第1ゲート誘電体膜GD1となる第1電荷蓄積膜はウエットエッチングにより除去する方法」では、「第1電荷蓄積膜がONO膜の場合、窒化珪素があるのでフッ酸を主体とした酸化珪素エッチャントでは除去できず、熱リン酸を用いた処理が必要となる」が、「熱リン酸処理では、濃度の高い多結晶珪素表面がエッチングされてしまう」という課題を解決するために、「第1ゲート誘電体膜GD1上の導電材料をパターンニングして第1ワード線WLi,WLi+2,…を形成し」、「トップ誘電体膜TOPが第1ワード線周囲で除去され」た時点で「第1ワード線WLi,WLi+2,…の表面を熱酸化して」、「熱酸化膜TOXを第1ワード線表面に形成」し、「この熱酸化膜TOXにより第1ワード線表面を保護した状態で、第1ワード線間に表出した」「窒化珪素膜(電荷トラップ膜CHS)」を「熱リン酸を用いたエッチャントにより」「除去」することも記載されている。
ここで、引用例2に記載の「窒化珪素膜(電荷トラップ膜CHS)」が、補正発明の「フローティングゲート用窒化膜」に相当する。
ところで、半導体素子の技術分野において、基板にダメージが入らないようにすることは、素子特性劣化を防止する観点から、当業者にとって不断の技術課題といえるものである。また、引用例2に記載の「窒化珪素」からなる「電荷トラップ膜」を備えた「不揮発性メモリ装置」の形成技術は、引用発明と共通の技術分野に属するものである。
したがって、引用発明において、引用例2の記載に基づいて、基板にダメージが入らないようにするために、「窒化珪素からなる電荷蓄積膜CS(第1窒化膜CS1、第2窒化膜CS2)」のエッチングを、「RIE(Reactive Ion Etching)」に代えて「熱リン酸を用いたエッチャント」によるものとするとともに、「熱リン酸」によるエッチングの前に、「熱酸化」によって「パターンニング」された「ゲート電極G」の表面に酸化膜を形成する工程を付加することは、当業者が容易になし得たことである。
そして、当該「熱酸化」の際には、「タングステンシリサイド(WSi_(2) )からなる低抵抗化層」の上面は「ドライエッチング耐性の優れた誘電体膜のパターン」で覆われており、「トップ誘電体膜TOP」、「多結晶珪素」、「タングステンシリサイド(WSi_(2) )からなる低抵抗化層」の各両側壁が露出しているから、当該「熱酸化」工程を付加することで、これらの各両側壁に酸化膜が形成されることは自明である。
よって、引用発明において、引用例2の記載に基づいて、相違点1及び2に係る構成を備えるようにすることは、当業者がが容易になし得た範囲に含まれる程度のものである。

(4-2)相違点についての判断のまとめ
補正発明と引用発明との相違点については以上のとおりであるから、補正発明は、引用発明及び引用例2に記載された発明に基づいて当業者が容易に発明をすることができたものである。

(5)独立特許要件についてのまとめ
以上検討したとおり、補正発明は、引用発明及び引用例2に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許出願の際独立して特許を受けることができない。
したがって、本件補正は、特許法第17条の2第5項において準用する同法第126条第5項(平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第5項において準用する同法第126条第5項をいう。以下同じ。)の規定に適合しない。

5.補正の却下の決定のむすび
以上検討したとおり、本件補正は、特許法第17条の2第5項において準用する同法第126条第5項の規定に適合しないものであるから、同法第159条第1項において読み替えて準用する同法第53条第1項の規定により却下すべきものである。

第3.本願発明について
平成24年9月26日に提出された手続補正書による補正は上記のとおり却下されたので、本願の請求項1?4に係る発明は、平成24年5月24日に提出された手続補正書により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項1?4に記載されている事項により特定されるとおりのものであり、そのうちの請求項1に係る発明(以下「本願発明」という。)は、請求項1に記載されている事項により特定される、上記第2.1.の「(補正前)」の箇所に記載したとおりのものである。
一方、本願の優先権主張の日前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開2002-203917号公報(引用例1)、及び特開2003-168750号公報(引用例2)には、上記第2.4.(2)に記載したとおりの事項、及び発明(引用発明)が記載されているものと認められる。
そして、本願発明に対して技術的限定を加えた発明である補正発明は、上記第2.4.において検討したとおり、引用発明及び引用例2に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、本願発明も当然に、引用発明及び引用例2に記載された発明に基づいて当業者が容易に発明をすることができたものである。
したがって、本願発明は、特許法第29条第2項の規定により特許を受けることができない。

第4.むすび
以上のとおりであるから、他の請求項について検討するまでもなく、本願は拒絶をすべきものである。
よって、結論のとおり審決する。
 
審理終結日 2013-06-05 
結審通知日 2013-06-11 
審決日 2013-06-24 
出願番号 特願2006-163074(P2006-163074)
審決分類 P 1 8・ 575- Z (H01L)
P 1 8・ 121- Z (H01L)
最終処分 不成立  
前審関与審査官 井原 純  
特許庁審判長 鈴木 匡明
特許庁審判官 早川 朋一
小野田 誠
発明の名称 半導体素子のゲート形成方法  
代理人 中川 裕幸  

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