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審決分類 審判 査定不服 2項進歩性 特許、登録しない(前置又は当審拒絶理由) H01L
管理番号 1283428
審判番号 不服2012-2759  
総通号数 171 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2014-03-28 
種別 拒絶査定不服の審決 
審判請求日 2012-02-13 
確定日 2014-01-08 
事件の表示 特願2004-163970「高密度磁気抵抗メモリおよびその製造方法」拒絶査定不服審判事件〔平成16年12月24日出願公開、特開2004-363603〕について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 第1.手続の経緯
本願は、平成16年6月2日(パリ条約による優先権主張2003年6月2日、大韓民国)の出願であって、平成22年11月17日付けで通知された拒絶理由通知に対して、平成23年2月23日に意見書及び手続補正書が提出されたが、同年10月6日付けで拒絶査定がなされ、これに対して、平成24年2月13日に審判請求がなされるとともに手続補正書が提出され、同年5月28日付けの審尋に対して、同年8月29日に回答書が提出されたものである。
そして、平成25年2月4日付けで当審より通知した拒絶理由通知に対して、同年5月7日に意見書及び手続補正書が提出されたものである。


第2.本願発明に対する判断
1.本願発明
本願の請求項1ないし請求項8に係る発明は、平成25年5月7日に提出された手続補正書により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項1ないし請求項8に記載されるとおりであって、そのうちの、請求項1に係る発明(以下「本願発明」という。)は次のとおりのものである。

「情報を保存するメモリセルの磁化方向を変化させる導電線と、
前記導電線から出てくる磁束をメモリセルに集中させる少なくとも1つの磁束集束アイランドと、
前記導電線と前記磁束集束アイランドとの間に設けられて前記導電線のみを囲むように配置された絶縁層と、を有し、
前記磁束集束アイランドは、前記メモリセルに接触しない面上に配置されて、該メモリセルに磁束を集中させることを特徴とする磁気抵抗メモリ。」

2.当審よりの拒絶理由通知の概要
平成25年2月4日付けで当審より通知した拒絶理由通知の概要は、次のとおりである。

「1.この出願の下記の請求項に係る発明は、その出願前に日本国内又は外国において、頒布された下記の刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明であるから、特許法第29条第1項第3号に該当し、特許を受けることができない。
2.この出願の下記の請求項に係る発明は、その出願前日本国内又は外国において頒布された下記の刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基いて、その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許を受けることができない。



引 用 文 献 等 一 覧
1.特開平09-204770号公報
2.特開2000-353791号公報
3.特開2002-246566号公報

・理由 :1、2
・請求項 :1
・引用文献等:1?3
・備考
(1)引用発明
文献1の、段落【0005】?【0015】と、特に図4には……(以下、省略)」

3.引用例の記載事項と引用発明
3-1.引用例の記載事項
本願の優先権主張の日前に日本国内において頒布され、当審の拒絶理由通知で引用された刊行物である、特開平09-204770号公報(以下「引用例」という。)には、「磁気メモリおよびその方法」(発明の名称)に関して、図1?図6とともに、特に、段落【0005】?【0014】に、以下の事項が記載されている(下線は、参考のため、当審において付したものである。以下、他の刊行物についても同様である。)。

ア 発明の属する技術分野
a.「【0001】
【発明の属する技術分野】本発明は、一般的に磁気抵抗物質(magnetoresistive materials)に関し、更に特定すれば磁気抵抗物質を用いた新規なメモリに関するものである。」

イ 発明の背景
b.「【0002】
【従来の技術】過去において、これまで種々の磁気抵抗物質を利用して不揮発性メモリを形成してきた。典型的に、このようなメモリは、異方性磁気抵抗(AMR:anisotropic magnetoresistive )または巨大磁気抵抗(GMR:giant magnetoresistive)多層磁気素子を、基本メモリ・セル素子として利用している。この基本メモリ・セル素子を誘電体で被覆し、ワード導体即ちワード線が基本メモリ・セル素子に対して直角にこの誘電体と交差する。従来のメモリに伴う問題の1つに、電力消費(power dissipation) が上げられる。メモリの読み書きを行うのに十分な磁場を生成するためには、大電流が必要であり、その結果、電力消費が多くなる(通常、50ミリワット/ビット以上)。
【0003】この大電流が発生する大磁場(通常、約50エルステッド以上)のために、各メモリ・セル間には大きな距離(通常、メモリ・セルの長さ以上)を設けて、隣接するメモリ・セルに対するこの大磁場の影響を防止する必要がある。
【0004】
【発明が解決しようとする課題】したがって、電力消費が少なく(50ミリワット/ビット未満)、特定のメモリ・セルの読み出しまたは書き込みを行うときに隣接するメモリ・セルに影響を与えず、メモリ・セル間に大きな距離を必要としない磁気メモリを有することができれば望ましいであろう。」

ウ 課題を解決するための手段
c.「【0005】
【課題を解決するための手段】本発明は磁気抵抗物質を用いた磁気メモリを提供する。この磁気メモリは磁性体を利用して、磁場を磁気メモリ・セル素子内に集中させる。磁性体は、磁気メモリに書き込みおよび読み出しを行うために必要な電流量を減少させる効果がある。導体から離れるように磁場を集中させ、磁場を素子内に集中させることによって、磁場を生成するために必要な電流量を減少させる。必要な電流を減らせば、メモリによる電力消費量も少なくなる。加えて、磁気メモリ素子は、隣接する磁気メモリ・セルが発生する磁場の影響が減少するように機能する。この遮蔽効果によって、メモリ・セルを密接配置しても、隣接するメモリ・セルの磁場によって、これらのメモリ・セルが妨害を受けることはない。」

エ 発明の実施の形態
d.「【0006】
【発明の実施の形態】図1は、磁気メモリ・セル10を有する、磁気メモリ・アレイの一部即ち磁気メモリを示す拡大断面図である。メモリおよびセル10は基板11を含み、その上にセル10の他の部分が形成されている。磁気メモリ・セル10は磁気メモリ・セル素子14を含み、この素子14の中に情報が磁化ベクトル(magnetizationvector)の形で記憶される。好適実施例では、素子14は多層巨大磁気抵抗(GMR)物質であり、これは当業者には既知である。図1に示すように、素子14は矢印で示す長さ21と、図面に垂直な方向となる幅とを有する。ショート・バー(shorting bar)即ち列導体12を用いて、列内の素子14を他のメモリ・セルと接続する。誘電体13が素子14および導体12を被覆し、素子14をワード線導体16から絶縁している。導体16は、矢印で示す幅22と、図面に垂直な方向にメモリ全体に及ぶ長さとを有する。導体16は素子14を覆い、全体的に素子14にほぼ垂直に延びている。幅22は、通常、少なくとも長さ21と等しい。」

e.「【0013】図3は、図1に示したセル10の他の実施例である、磁気メモリ・セル30の一部を示す拡大断面図である。図3の部分で図1と同じ参照番号を有するものは、図1の素子に対応する部分である。セル30は、導体16と同様のワード線導体36を有する。しかしながら、導体36の幅23は幅22よりも大きい。これについては後に見ていくことにする。磁性体31および磁性体32が導体12上に形成され、概略的に素子14の一部と重なり合っている。磁性体31,32は素子14の長さ21方向の対向端に形成されており、矢印で示すギャップ37が素子14の上に形成され、導体36と素子14との間に位置する。誘電体13が磁性体31と32の上に形成される。結果的に、誘電体13の一部が導体36と磁性体31,32との間に位置し、磁性体31,32は導体36に隣接することになる。
【0014】磁性体31,32は、矢印で示す導体36によって形成された磁場33,34の強度を、磁性体31,32が磁場を導体36から離れるように集中させた量に等しい量だけ増大させる。ギャップ37は磁場34を素子14内に集中させる。ギャップ37の幅は長さ21よりも短く、磁場34を素子14内に集中させるのを補助する。通常、幅23を長さ21よりも大きくすることによって、導体36が磁性体31,32と重なり合って、磁場33が磁性体31,32と相互作用することを保証する。」

f.「【0019】以上の説明から、新規な磁気メモリ・セルが提供されたことが認められよう。導体16から離れるように磁場を集中させ、磁場を素子14内に集中させることによって、磁場を生成するために必要な電流量を減少させる。必要な電流を減らせば、メモリによる電力消費量も少なくなる。加えて、磁気メモリ素子は、隣接する磁気メモリ・セルが発生する磁場の影響が減少するように機能する。この遮蔽効果によって、メモリ・セルを密接配置しても、隣接するメモリ・セルの磁場によって、これらのメモリ・セルが妨害を受けることはない。」

オ 図面の開示内容
g.図3には、磁性体31と磁性体32とが形成するギャップに対して、「37」という記号を付していること、が示されている。
h.磁性体31と磁性体32が、いずれも、列導体12上に形成されることを図示する図3及び図4には、どちらの図面にも、前記磁性体31と磁性体32とが、磁気メモリ・セル素子14とは接触していないこと、が示されている。
i.図6には、「磁気メモリ・アレイの一部を示す拡大断面図(「図面の簡単な説明」の記載)」として、磁気メモリ50は、基板11上に複数の磁気メモリ・セル素子14をマトリクス状に配置し、隣り合う前記磁気メモリ・セル素子14間の前記基板11上に列導体12を設け、前記複数の磁気メモリ・セル素子14と前記列導体12とを覆うように誘電体層を設け、前記誘電体層の上にワード線導体が形成される構造を有すること、が示されている。

3-2.引用発明
ア 前項のdにおける「磁気メモリ・セル10は磁気メモリ・セル素子14を含み、この素子14の中に情報が磁化ベクトル(magnetizationvector)の形で記憶される。」との記載から、引用例には、情報を磁化ベクトルの形で記憶する磁気メモリ・セル素子14が記載されている。
そして、前項のeにおける「セル30は、導体16と同様のワード線導体36を有する。」及び「磁性体31,32は、矢印で示す導体36によって形成された磁場33,34の強度を、磁性体31,32が磁場を導体36から離れるように集中させた量に等しい量だけ増大させる。ギャップ37は磁場34を素子14内に集中させる。」との記載から、引用例には、ワード線導体36によって形成された磁場を素子14内に集中させることが記載されている。
上記のように、ワード線導体36によって形成された磁場を、情報を磁化ベクトルの形で記憶する磁気メモリ・セル素子14内に集中させるのであるから、前項のa及びbに記載された「巨大磁気抵抗(GMR)多層磁気素子」のような「磁気抵抗」メモリにおける技術常識を参酌すれば、前記ワード線導体36は、形成する磁場の向きによって、前記磁気メモリ・セル素子14の磁化の方向を変化させていることは、自明である。
以上から、引用例には、情報を磁化ベクトルの形で記憶する磁気メモリ・セル素子14の磁化の方向を変化させるワード線導体36が記載されている。

イ 前項のeにおける「磁性体31,32は、矢印で示す導体36によって形成された磁場33,34の強度を、磁性体31,32が磁場を導体36から離れるように集中させた量に等しい量だけ増大させる。ギャップ37は磁場34を素子14内に集中させる。」との記載において、ギャップ37は、前項のgから、前記磁性体31,32とが形成するものである。
したがって、引用例には、前記ワード線導体36によって形成された磁場を、当該ワード線導体36から離れるようにさせて、前記磁気メモリ・セル素子14内に集中させる磁性体31及び磁性体32が記載されている。

ウ 前項のeにおける「誘電体13の一部が導体36と磁性体31,32との間に位置し、磁性体31,32は導体36に隣接する」との記載から、引用例には、その一部が、前記ワード線導体36と前記磁性体31、磁性体32との間に位置する誘電体13が記載されている。

エ 前項のdにおける「ショート・バー(shorting bar)即ち列導体12を用いて、列内の素子14を他のメモリ・セルと接続する」との記載、前項のeにおける「磁性体31および磁性体32が導体12上に形成され」との記載、及び、前項のhから、引用例には、前記磁性体31及び磁性体32は、列導体12上に形成され、磁気メモリ・セル素子14とは接触していないことが記載されている。

オ そして、前項のaにおける「本発明は……磁気抵抗物質を用いた新規なメモリに関するものである。」との記載から、引用例には、磁気抵抗物質を用いたメモリの発明が記載されている。

カ 以上のア?オを総合すると、引用例には、次の発明(以下「引用発明」という。)が記載されている。

「情報を磁化ベクトルの形で記憶する磁気メモリ・セル素子14の磁化の方向を変化させるワード線導体36と、
前記ワード線導体36によって形成された磁場を、当該ワード線導体36から離れるようにさせて、前記磁気メモリ・セル素子14内に集中させる磁性体31及び磁性体32と、
その一部が、前記ワード線導体36と前記磁性体31、磁性体32との間に位置する誘電体13と、を有し、
前記磁性体31及び磁性体32は、列導体12上に形成され、前記磁気メモリ・セル素子14とは接触していないことを特徴とする磁気抵抗物質を用いたメモリ。」

4.対比
4-1.本願発明と引用発明との対比
本願発明と、引用発明とを対比する。
ア 引用発明の「情報を磁化ベクトルの形で記憶する磁気メモリ・セル素子14」は、本願発明の「情報を保存するメモリセル」に相当する。
また、引用発明の「磁気メモリ・セル素子14の磁化の方向を変化させるワード線導体36」は、本願発明の「メモリセルの磁化方向を変化させる導電線」に相当する。
したがって、引用発明の「情報を磁化ベクトルの形で記憶する磁気メモリ・セル素子14の磁化の方向を変化させるワード線導体36」は、本願発明の「情報を保存するメモリセルの磁化方向を変化させる導電線」に相当する。

イ 引用発明の「前記ワード線導体36によって形成された磁場を、当該ワード線導体36から離れるようにさせて、前記磁気メモリ・セル素子14内に集中させる磁性体31及び磁性体32」は、本願発明の「前記導電線から出てくる磁束をメモリセルに集中させる少なくとも1つの磁束集束アイランド」に相当する。

ウ 引用発明において、「前記磁性体31及び磁性体32」は「列導体12上に形成され、前記磁気メモリ・セル素子14とは接触していない」から、前記「列導体12」の「上」の面は、「前記磁気メモリ・セル素子14」に接触しない面であると認められる。
そして、「前記磁性体31及び磁性体32」は、「前記ワード線導体36によって形成された磁場」を「前記磁気メモリ・セル素子14内に集中させる」ものである。
したがって、引用発明において、「前記磁性体31及び磁性体32」は「列導体12上に形成され、前記磁気メモリ・セル素子14とは接触していない」とともに「前記ワード線導体36によって形成された磁場」を「前記磁気メモリ・セル素子14内に集中させる」ことは、本願発明において、「前記磁束集束アイランドは、前記メモリセルに接触しない面上に配置されて、該メモリセルに磁束を集中させる」ことに相当する。

エ そして、引用発明の「磁気抵抗物質を用いたメモリ」は、本願発明の「磁気抵抗メモリ」に相当する。

4-2.一致点及び相違点
前項のア?エから、本願発明と引用発明とは、以下の点で一致するとともに、以下の点で相違する。
(一致点)
「情報を保存するメモリセルの磁化方向を変化させる導電線と、
前記導電線から出てくる磁束をメモリセルに集中させる少なくとも1つの磁束集束アイランドと、
前記磁束集束アイランドは、前記メモリセルに接触しない面上に配置されて、該メモリセルに磁束を集中させることを特徴とする磁気抵抗メモリ。」

(相違点)
本願発明は、「前記導電線と前記磁束集束アイランドとの間に設けられ」かつ「前記導電線のみを囲むように配置」された「絶縁層」を有するのに対して、引用発明は、絶縁体であると認められる「誘電体13」の層を有するものの、本願発明のような「絶縁層」は有していない点。

5.当審の判断
5-1.相違点について
ア 引用例の図6には、「3-1.引用例の記載事項」のiで指摘したように、引用例に記載された磁気メモリ50は、基板11上に複数の磁気メモリ・セル素子14をマトリクス状に配置し、隣り合う前記磁気メモリ・セル素子14間の前記基板11上に列導体12を設け、前記複数の磁気メモリ・セル素子14と前記列導体12とを覆うように誘電体層を設け、前記誘電体層の上にワード線導体が形成されるという、2層構造を有することが示されている。
すなわち、前記図6には、磁気メモリ50の実質的な構成要素としては、磁気メモリ・セル素子14と列導体12とワード線導体しか図示されていない。しかしながら、前記磁気メモリ50をメモリとして動作させるためには、たとえば、磁場を形成させるために前記ワード線導体に電流を供給する手段、当該電流を供給する手段や前記磁気メモリ・セル素子14やワード線導体などを駆動・制御して読み出し・書き込み・消去動作を行わせるためのトランジスタ群など、種々の付随する構造が必要であることは、自明である。
ここで、記憶装置に限らず、半導体集積装置一般において、装置を多層構造で形成することはきわめて周知な常套手段にすぎないから、引用発明の「ワード線導体36」の上に、前記「磁気抵抗物質を用いたメモリ」に付随して必要な構造を積層することは、当業者であれば、当然に想起したものと認められる。
このとき、上記のように、その上に前記「磁気抵抗物質を用いたメモリ」に付随して必要な構造を積層するのであるから、前記「ワード線導体36」を形成する層は、層全体が平坦であることが求められることは当然である。

イ ところで、多層の半導体装置の配線層形成技術として、配線が形成できた時点で配線層の表面が完全に平坦になっている配線層を形成できることを特徴とする、ダマシンプロセスは広く知られている。
そして、所定の構造を形成した層を絶縁層で被覆し、ダマシンプロセスを利用して、先ず、その上に別の絶縁層を形成し、前記別の絶縁層を部分的にエッチングして前記別の絶縁層内に、溝すなわち前記別の絶縁層を貫通しない凹部を形成し、前記別の絶縁層上に金属膜を成膜した後に、CMP等により前記別の絶縁層の表面が露出するまで平坦化することによって、表面が平坦で、かつ、ワード線、ビット線、ディジット線などの複数のメモリセルにアクセスするための導電線が前記凹部内に埋め込まれた配線層を形成し、さらに、その上に、別の層を積層することは、以下に示す周知例1?周知例3に記載されるように、SRAM、DRAM、磁気抵抗効果素子を用いたMRAM等の半導体記憶装置の技術分野においては、本願の優先権主張の日において既に周知技術であった。

ウ さて、前記アのように、「ワード線導体36」が設けられた層を多層構造の装置の中間層である平坦な層とし、その上に「磁気抵抗物質を用いたメモリ」に付随して必要な構造を積層するために、前記「ワード線導体36」が設けられた層を、前記イの周知技術のダマシンプロセスに基づいて製造するこは、当業者であれば、ごく自然に想起したと認められる。

エ すなわち、引用発明において、「前記磁気メモリ・セル素子14内に集中させる磁性体31及び磁性体32」と、「前記ワード線導体36と前記磁性体31、磁性体32との間に位置する」ことで当該「磁性体31及び磁性体32」を覆うように形成された「誘電体13」とから形成される層の上に、前記イの周知技術のように、先ず、別の絶縁層を形成し、前記別の絶縁層を部分的にエッチングして前記別の絶縁層内に当該別の絶縁層を貫通しない凹部を形成し、前記別の絶縁層上に金属膜を成膜した後に、CMP等により前記別の絶縁層の表面が露出するまで平坦化することによって、表面が平坦で、かつ、「ワード線導体36」となる導電線が前記凹部内に埋め込まれた配線層を形成し、さらに、その上に、前記「磁気抵抗物質を用いたメモリ」に付随して必要な構造を積層することは、当業者が容易に想到し得たものと認められる。

オ そして、前記エの場合、前記別の絶縁層に形成した凹部内に「ワード線導体36」を埋め込み形成することで、前記別の絶縁層は、前記「ワード線導体36」と「前記磁気メモリ・セル素子14内に集中させる磁性体31及び磁性体32」との間に設けられ、前記「ワード線導体36」のみを囲むように配置されることとなると認められる。
したがって、前記周知技術を参酌すれば、引用発明に相違点に係る構成を付加することは、当業者が容易に想到し得たものと認められる。

カ 周知例1:特開平10-242147号公報
本願の優先権主張の日前に日本国内において頒布された刊行物である特開平10-242147号公報(「周知例1」という。)には、「半導体装置およびその製造方法ならびに半導体記憶装置およびその製造方法」(発明の名称)に関して、図10?図20とともに、以下の事項が記載されている。
a.「【0001】
【発明の属する技術分野】この発明は、半導体装置およびその製造方法ならびに半導体記憶装置およびその製造方法に関するもので、特に、ボーダーレスコンタクト技術を採用した配線構造を有する半導体装置やスタック型キャパシタを用いたDRAM(Dynamic Random Access Memory)に使用されるものである。」

b.「【0114】次いで、上記シリコン基板51の上面に酸化法によりゲート酸化膜53を形成した後、その上面に、LPCVD法によりリンをドーピングしたポリシリコン54aを、また、スパッタ法もしくはCVD法によりタングステンシリサイド54bを、さらに、LPCVD法によりシリコン窒化膜を、それぞれ順に形成する。
【0115】そして、それらをリソグラフィー技術を用いてパターニングし、RIE法によってエッチングして、ゲート電極54とゲート上絶縁膜55とを形成する。また、上記パターニング用のレジスト(図示していない)を除去した後、上記ゲート電極54をマスクに、ソース・ドレイン領域を形成するためのヒ素またはリンをインプラして、上記シリコン基板51の表面に拡散層57a,57bを形成する。
【0116】さらに、上記ゲート電極54上にシリコン窒化膜を堆積させ、それを側壁残しでエッチングすることにより、ゲート側壁絶縁膜56をそれぞれ形成する(図13(b)参照)。
【0117】次いで、上記ゲート電極54上を含む、上記シリコン基板51の全面に、たとえば、LPCVD法もしくはプラズマCVD法によって第1のシリコン酸化膜64を比較的厚く堆積させる。
……(中略)……
【0120】次いで、上記コンタクト部58,61上を含む、上記第1のシリコン酸化膜64の全面に、たとえば、LPCVD法またはプラズマCVD法によって第2のシリコン酸化膜65を形成する。そして、この第2のシリコン酸化膜65に、上記コンタクト部58につながるプラグ部59を形成するためのコンタクトホール65aを同様にして形成する。
……(中略)……
【0123】この後、上記第2のシリコン酸化膜65に、上記ビット線60を形成するための溝65bを形成するとともに、上記コンタクトホール65aおよび上記溝65bの、少なくとも底面および側面が十分に被覆される膜厚のTi/TiNからなるバリアメタル層60aをスパッタ法もしくはCVD法により形成し、窒素ガス雰囲気中にてアニールした後、全面に、ブランケットCVD法などによりタングステンまたはアルミニウムからなるメタル層60bを十分な厚さで形成する。
【0124】そして、それらをCMP法により上記ホール65aおよび上記溝65b内にのみ残存するように除去し、上記プラグ部59といっしょに上記ビット線60を形成する。(図15(a),(c)参照)。
【0125】次いで、上記プラグ部59および上記ビット線60上を含む、上記第2のシリコン酸化膜65の全面に、たとえば、LPCVD法またはプラズマCVD法によって第3のシリコン酸化膜66を形成する。そして、この第3のシリコン酸化膜66および上記第2のシリコン酸化膜65に、同様にして、上記コンタクト部61につながるプラグ部62を形成するためのコンタクトホール66aを一体的に形成する(図16(a),(b)参照)。
……(中略)……
【0128】次いで、上記プラグ部62上を含む、上記第3のシリコン酸化膜66の全面に、たとえば、LPCVD法またはプラズマCVD法によって第4のシリコン酸化膜67を形成する。そして、この第4のシリコン酸化膜67に、同様にして、上記プラグ部62につながるキャパシタの蓄積電極63を形成するための溝67aを、上記プラグ部62の上面のすべてが露出するような大きさで形成する(図19 (a),(b)参照)。
【0129】この場合も、上記溝67aをRIE法により形成する際の、上記溝67aの底面に形成される微小な凹部83をなくすために、上記溝67aの底面より露出する、上記プラグ部62の上面をSF_(6)からなるエッチングガスを用いて除去し、上記溝67aの底面を平坦化する。(図20(a),(b)参照)。
【0130】次いで、上記溝67aの、少なくとも底面および側面において所望の膜厚となるようにRuを形成した後、それをCMP法により上記溝67a内にのみ残存するように除去し、上記蓄積電極63を形成する。
【0131】さらに、この蓄積電極63上を含む、上記第4のシリコン酸化膜67の全面に対し、上記溝67aの底面および側面において所望の膜厚となるようにBSTO膜をスパッタ法もしくはCVD法により堆積させてキャパシタ絶縁膜69を形成するとともに、このキャパシタ絶縁膜69を介して、上記溝67aの底面および側面において所望の膜厚となるようにRuを堆積させてプレート電極70を形成することにより、図10および図11に示したセル構造を有するDRAMが得られる。」

c.図15(a)には、第2のシリコン酸化膜65に形成される、ビット線60を形成するための溝65bは、前記第2のシリコン酸化膜65を貫通しないものであることが示されている。

キ 周知例2:特開2000-208735号公報
本願の優先権主張の日前に日本国内において頒布された刊行物である特開2000-208735号公報(「周知例2」という。)には、「半導体装置の製造方法」(発明の名称)に関して、図1及び図5?図7とともに、以下の事項が記載されている。
a.「【0008】まず図1は、DRAMのビット線形成とその上の平坦化までを行った半導体素子の断面図である。図1で左半分(A)がDRAMセルが構成される部分であり、右半分(B)がロジックが構成され得る部分である。このDRAMのビット線形成とその上の平坦化までは通常のDRAM作成のプロセスを経る。」

b.「【0016】図5で通常のダマシン法プロセスによって第1層目メタル10を第1層目メタルコンタクトと共に埋め込み、後のCMPによって第1層目メタル10の溝部分にのみメタル配線を残すことで第1層目メタル10の配線形成を完了する。配線は通常は銅配線が主流となるが、タングステン配線や高温アルミによるメタル埋め込み技術も適用できる。図5からも分かるように第1層目メタル10はDRAMのキャパシター7に匹敵する膜厚を持ち、これにより、配線の低抵抗化やメタルコンタクトの低抵抗化が実現できる。
【0017】この後は、図6のように、通常のメタル配線プロセスによって第2層目メタル12を形成する(図では再びダマシンプロセスを想定している)。なお、この際、第1層目メタル10と第2層目メタル12との絶縁のための層間膜11が合わせて形成される。前述のように第2層目メタル12はDRAM領域(A)ではワード線シャントとして用いられる。ワード線シャントはロジックに比べればそれほどの低抵抗が要求されないこと、またダマシンによる溝型配線形成で比較的微細配線が形成できることから、何ら問題はない。また、とくにロジックでは多層メタル配線となるので、それほどのメタル多層配線が必要とならないDRAMデバイスとの整合性も良い。」

c.図6には、DRAMセル部における層間膜11に形成される、ワード線シャントを形成するための溝は、前記層間膜11を貫通しないことが示されている。

ク 周知例3:国際公開第2002/089187号
本願の優先権主張の日前に外国において頒布された刊行物である国際公開第2002/089187号(「周知例3」という。)には、「最小間隔のMRAM構造を作成する改善された方法」(発明の名称の訳)に関して、FIG.12?FIG.15とともに、以下の事項が記載されている。
a.“[0001] The present invention relates to MRAM semiconductor structures and, in particular, to a method of forming minimally spaced MRAM structures.”(訳:[0001] 本発明は、MRAM半導体構造と、詳細には、最小間隔のMRAM構造を作成する方法に関する。)

b.“ [0044] Subsequent to the formation of the grooves 63 and the removal of the filler plugs 62 with chemicals such as hot acetone or methylethylketone, a thin barrier layer 64 is formed into the grooves 63, as shown in Figure 12. The barrier layer 64 may comprise bonding materials such as tantalum (Ta), titanium (Ti), titanium -tungsten (TiW), titanium nitride (TiN) or chromium (Cr), among others. The barrier layer 64 forms a strong mechanical and chemical bond between the conductive material which will be formed later and the underlying substrate to help prevent peeling of the formed conductive layer from the insulating layer 54. In a preferred embodiment of the invention, the barrier layer 64 is formed of sputtered tantalum (Ta). In this embodiment, tantalum is deposited to a thickness of about 5nm to about lOnm.
[0045] Next, as illustrated in Figure 13, a conductive material layer 65 is formed over the barrier layer 64 and the insulating layer 54 to fill in the grooves 63. In a preferred embodiment, the conductive material comprises copper (Cu). However, other conductive materials such as doped polysilicon, aluminum, tungsten or gold, among others, may be used also. Further, metal alloys and conductive metal oxides may be employed also, depending on the desired characteristics of the IC device.
[0046] The conductive material 65, for example, of copper, is formed over the barrier layer 64 by deposition, for example, and then etched back to form metal lines 66 (Figure 14). In the preferred embodiment of the present invention, the conductive material 65 is etched back by means of chemical mechanical polishing (CMP) or a well-known RIE dry etching process. Either way, the top surfaces of the barrier layer 64 and the metal lines 66 are uniform across the entire surface of the substrate 50, as shown in Figure 14. The metal lines 66 are minimally spaced from each other by the critical dimension CD. Each metal line 66 will form the bit or digit line of a conventional MRAM structure.
[0047] After the CMP polishing process, the processing steps for the completion of the MRAM structures 100 (Figure 20) proceed according to known methods of the prior art. ……as illustrated in Figure 15.”(訳:[0044] 図12では、溝63の形成、および、熱アセトンまたはメチルエチルケトンなどの化学薬品による充填したプラグ62を除去した後、薄いバリア層64を溝63の中に形成する。バリア層64は、中でもタンタル(Ta)、チタン(Ti)、チタン-タングステン(TiW)、窒化チタン(TiN)、またはクロム(Cr)などの接合材料を含むことができる。バリア層64は、後で形成される導電性材料と下地基板の間に強い機械的および化学的結合を形成し、形成した導電性層の絶縁層54からの剥離防止を助ける。発明の好ましい実施形態では、バリア層64はスパッタしたタンタル(Ta)から形成される。本例では、タンタルは、約5nmから約10nmの厚さに堆積される。
[0045] 次に、図13では、導電性材料層65をバリア層64および絶縁層54の上に形成し、溝63を充填する。本実施例では、導電性材料は銅(Cu)を含む。しかし、ドープしたポリシリコン、アルミニウム、タングステンまたは金などの他の導電性材料もまた使用することができる。さらに、ICデバイスの所望の特性に応じて、金属合金および導電性酸化金属もまた使用することができる。例えば、銅の導電性材料65をバリア層64の上に例えば堆積によって形成することができる。
[0046] 成膜されたバリア層64の上に形成された、たとえば銅である導電性材料65をエッチングして、金属線66を形成する(図14)。本実施例では、導電性材料65は、化学的機械的研磨(CMP)またはよく知られたRIEドライエッチングプロセスによってエッチングする。いずれの方法でも、バリア層64および金属線66の頂部面は、図14に示したように、基板50の全表面にわたって面一である。金属線66は、クリティカルディメンションCDによって互いに最小の間隔をおく。各金属線66は、従来でいうMRAM構造のビットまたはティジット線を形成するものに相当する。
[0047] CMP研磨プロセスの後、従来技術の知られた方法に従って、MRAM構造100(図20)を完成させるため加工ステップを遂行する。……(以下、省略))

c.FIG.12?FIG.15には、絶縁層54に形成されるワード線シャントを形成するための溝は、前記絶縁層54を貫通しないことが示されている。

5-2.意見書の主張に対して
ア 審判請求人は、平成25年5月7日に提出した意見書において、
「この引用文献1に示される『誘電体13』は、磁性体31,32を全て多い包む層状体を形成しているものであり、これに対して、補正後の本願発明の『絶縁層(68a)』は、導電線(61)のみを囲むように配置されているものであり、この点において大きな差異を有するものであります。
そして、このような構成上の相違点により、必要に応じて「導電線(61)と磁束集束アイランド(66a、66b)との間には導電線(61)のみを囲む絶縁層(68a)を設ける」ことにより、構成要素の効果的な物理的接触が防止できるとの格別なる効果を奏するものであり、これら構成及び効果は先の引用文献1?3には示されない本願発明に特有なものであると思量致します。」
と主張している。
(審決注:前記「引用文献1に示される『誘電体13』は、磁性体31,32を全て多い包む層状体を形成している」における「多い」の記載は、“覆い”の誤記であると認められる。)

イ しかしながら、本願明細書の段落【0015】には、「この時、全ての各構成要素の間に絶縁層を設けて、相互に物理的な接触が起こらないようにする。」と記載されている。
この記載によれば、本願発明が「構成要素の効果的な物理的接触が防止できるとの格別なる効果を奏する」のは、本願発明が、「前記導電線と前記磁束集束アイランドとの間に設けられ」た「絶縁層」を有しているからである。

ウ これに対して、引用発明は、「その一部が、前記ワード線導体36と前記磁性体31、磁性体32との間に位置」している絶縁層である「誘電体13」を有しているから、引用発明は既に前記の「構成要素の効果的な物理的接触が防止できるとの格別なる効果」を奏するものと認められる。

エ なお、「5-1.相違点について」で検討したように、引用発明において、「ワード線導体36」を別の絶縁層に形成した凹部内に埋め込み形成するとき、前記「ワード線導体36」は、少なくとも、その底面に加えて両側面でも他の部材が直接に物理的接触をすることが不可能になることは明らかであり、前記「ワード線導体36」がその両側面でも物理的接触から保護されることは当然に予期できたと認められる。

オ したがって、審判請求人の主張は当を得ておらず、これを採用することはできない。

5-3.小括
以上のとおりであるから、相違点は、周知技術を参酌すれば、引用発明から当業者が容易に想到し得た範囲に含まれる程度のものである。
そして、本願発明の効果も、引用発明及び周知技術から、当業者が予期し得たものである。
したがって、本願発明は、引用発明及び周知技術に基づいて、当業者が容易に発明をすることができたものと認められる。


第3.結言
以上のとおり、本願発明は、引用例に記載された発明及び周知技術に基づいて、当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により、特許を受けることができない。
したがって、本願は、他の請求項について検討するまでもなく、拒絶すべきものである。

よって、結論のとおり審決する。
 
審理終結日 2013-08-07 
結審通知日 2013-08-13 
審決日 2013-08-26 
出願番号 特願2004-163970(P2004-163970)
審決分類 P 1 8・ 121- WZ (H01L)
最終処分 不成立  
前審関与審査官 正山 旭  
特許庁審判長 鈴木 匡明
特許庁審判官 西脇 博志
早川 朋一
発明の名称 高密度磁気抵抗メモリおよびその製造方法  
代理人 渡邊 隆  
代理人 実広 信哉  

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