拒絶査定不服の審決｜不服2012-22935 - 特許審決データベース

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審決分類	審判査定不服 5項独立特許用件特許、登録しない。 H01L 審判査定不服 2項進歩性特許、登録しない。 H01L
管理番号	1283461
審判番号	不服2012-22935
総通号数	171
発行国	日本国特許庁(JP)
公報種別	特許審決公報
発行日	2014-03-28
種別	拒絶査定不服の審決
審判請求日	2012-11-20
確定日	2014-01-09
事件の表示	特願2008-529166「ランダム・アクセス電気的プログラム可能なEヒューズROM」拒絶査定不服審判事件〔平成19年 3月 8日国際公開、WO2007/027607、平成21年 2月12日国内公表、特表2009-506577〕について、次のとおり審決する。
結論	本件審判の請求は、成り立たない。
理由	第1 手続の経緯本願は、平成18年8月30日(パリ条約による優先権主張外国庁受理2005年8月31日、米国)を国際出願日とする出願であって、平成24年2月15日付けの拒絶理由通知に対して、同年4月25日に手続補正書及び意見書が提出され、同年6月13日付けの拒絶理由通知に対して、同年7月30日に手続補正書及び意見書が提出されたが、同年8月20日付けで拒絶査定がなされた。そして、同年11月20日に審判請求がなされるとともに手続補正書が提出され、その後、平成25年2月12日付けで審尋がなされ、同年4月9日に回答書が提出された。第2 補正の却下の決定 [補正の却下の決定の結論] 平成24年11月20日に提出された手続補正書による補正を却下する。 [理由] 1 補正の内容平成24年11月20日に提出された手続補正書による補正(以下「本件補正」という。)は、平成24年7月30日に提出された手続補正書により補正された本件補正前(以下「本件補正前」という)の特許請求の範囲の請求項1?14を補正して、本件補正後の特許請求の範囲の請求項1?14とするものであり、本件補正前の請求項1、3及び本件補正後の請求項1、3については、以下のとおりである。 (補正前) 「【請求項1】プログラム可能デバイスであって、各々のセルが長寸法と短寸法を有する複数のセルを備えており、前記各々のセルは、 eヒューズと、前記eヒューズに直列であり、且つワード・ラインに接続された制御電極とセンス・ラインに接続された導電経路とを有するトランジスタであって、前記トランジスタ及び前記eヒューズは前記セルの長寸法に実質的に適合した長寸法を有し、前記ワード・ラインは前記セルの前記長寸法に実質的に平行に配置されている、前記トランジスタと、前記複数のセルのうちの少なくとも2つのセルの短寸法と交差するビット・ラインとを備えており、前記少なくとも2つのセルの短寸法と交差する前記ビット・ライン全体が前記ワード・ラインに関連付けられた複数のeヒューズに対する一つのセンス増幅器に接続されている、前記プログラム可能デバイス。」「【請求項3】前記センス増幅器は参照電圧源を備えている、請求項1又は2に記載のプログラム可能デバイス。」 (補正後) 「【請求項1】プログラム可能デバイスであって、各々のセルが長寸法と短寸法を有する複数のセルを備えており、前記各々のセルは、 eヒューズと、前記eヒューズに直列であり、且つワード・ラインに接続された制御電極とセンス・ラインに接続された導電経路とを有するトランジスタであって、前記トランジスタ及び前記eヒューズは前記セルの長寸法に実質的に適合した長寸法を有し、前記ワード・ラインは前記セルの前記長寸法に実質的に平行に配置されている、前記トランジスタと、前記複数のセルのうちの少なくとも2つのセルの短寸法と交差するビット・ラインとを備えており、前記少なくとも2つのセルの短寸法と交差する前記ビット・ライン全体が前記ワード・ラインに関連付けられた複数のeヒューズに対する一つの差動センス増幅器に接続されている、前記プログラム可能デバイス。」「【請求項3】前記差動センス増幅器は参照電圧源を備えている、請求項1又は2に記載のプログラム可能デバイス。」 2 補正事項の整理本件補正による補正事項を整理すると、次のとおりである。〈補正事項1〉本件補正前の請求項1及び請求項3の「センス増幅器」を、本件補正後の請求項1及び請求項3の「差動センス増幅器」とする。 3 補正の目的の適否及び新規事項の追加の有無についての検討 (1)上記補正事項1は、本件補正前の請求項1及び請求項3に記載された「センス増幅器」が「差動センス増幅器」である点で限定するものであるから、平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第4項(以下「特許法第17条の2第4項」という。)第2号に掲げる特許請求の範囲の減縮を目的とするものに該当する。したがって、補正事項1は特許法第17条の2第4項に規定する要件を満たす。 (2)補正事項1により補正された「差動センス増幅器」については、本願の願書に最初に添付した明細書、特許請求の範囲、又は図面(以下これらをまとめて「当初明細書等」という。)の段落【0018】に「差動センス装置120」が、段落【0039】に「120:差動センス増幅器」が、また、図1には符号120とともに「差動センス増幅器」が記載されている。よって、補正事項1は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。したがって、補正事項1は、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第17条の2第3項に規定する要件を満たす。 (3)以上検討したとおり、上記補正事項1は、特許法第17条の2第3項及び第4項に規定する要件を満たすものである。そして、本件補正は、特許法第17条の2第4項第2号に掲げる特許請求の範囲の減縮を目的とする補正であるから、本件補正による補正後の特許請求の範囲に記載されている事項により特定される発明が、特許出願の際独立して特許を受けることができるものであるか(平成18年法律55号改正附則3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第5項において準用する同法第126条第5項(以下「特許法第126条第5項」という。)に規定する独立特許要件を満たすか)否かを、更に検討する。 4 独立特許要件を満たすか否かの検討 (1)本願補正発明本件補正による補正後の請求項1?14に係る発明は、本件補正により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項1?14に記載されている事項により特定されるとおりのものであり、そのうちの請求項1に係る発明(以下「本願補正発明」という。)は、補正後の請求項1に記載されている事項により特定される、上記「1 補正の内容」に補正後の請求項1として記載したとおりのものであり、再掲すると次のとおりである。【本願補正発明】「【請求項1】プログラム可能デバイスであって、各々のセルが長寸法と短寸法を有する複数のセルを備えており、前記各々のセルは、 eヒューズと、前記eヒューズに直列であり、且つワード・ラインに接続された制御電極とセンス・ラインに接続された導電経路とを有するトランジスタであって、前記トランジスタ及び前記eヒューズは前記セルの長寸法に実質的に適合した長寸法を有し、前記ワード・ラインは前記セルの前記長寸法に実質的に平行に配置されている、前記トランジスタと、前記複数のセルのうちの少なくとも2つのセルの短寸法と交差するビット・ラインとを備えており、前記少なくとも2つのセルの短寸法と交差する前記ビット・ライン全体が前記ワード・ラインに関連付けられた複数のeヒューズに対する一つの差動センス増幅器に接続されている、前記プログラム可能デバイス。」 (2)引用例の表示引用例1:特開平8-316427号公報引用例2:国際公開第2004/097898号引用例3:特表2004-515061号公報 (3)引用例1の記載、引用発明、引用例2と引用例3の記載 (3-1)引用例1の記載原査定の拒絶の理由において引用文献4として引用された、本願の優先権主張の日前に日本国内において頒布された刊行物である、特開平8-316427号公報(以下「引用例1」という。)には、「半導体集積回路装置」(発明の名称)に関して、図3?図4とともに、次の記載がある。(なお、下線は当合議体が付加したものである。以下同様。) a.「【0002】【従来の技術】半導体集積回路中でフューズ、またはアンチフューズを記録手段として用いるような半導体メモリの場合、従来の回路は図3のような構成となっていた。【0003】アンチフューズ素子301は回路の通常動作電圧(1?5V程度)よりも十分に高い電圧を負荷することで絶縁状態が破壊されて導通状態になる。また、アンチフューズとは逆に、電圧を負荷することで導通状態が破壊されて絶縁状態になるようなフューズ素子を用いてもよい。【0004】アンチフューズ素子301には、それぞれトランジスタ302が接続されている。メモリセル305はアンチフューズ素子301とトランジスタ302で構成されており、1個のメモリセルは1ビットの情報を記憶することができる。トランジスタ302にはワードデコード回路306で制御されるワード線303が接続されている。また、メモリセル305にはビットデコード回路307から出ているビット線304が接続されている。【0005】図3の半導体メモリへの書き込みの動作は次のような手順をとる。まず、ビットデコード回路307で選択された1行のビット線304に回路の通常動作電圧よりも十分に高い電圧をかける。次に、ワードデコード回路306で選択された1列のワード線303に所定の電圧をかけてトランジスタ302を低インピーダンス状態にする。これにより、選択された1個のアンチフューズ素子301の両端には高い電圧がかかり絶縁状態から導通状態になる。【0006】図3の半導体メモリの読みだし動作は次のような手順をとる。選択された1列のワード線303に所定の電圧をかけてトランジスタ302を低インピーダンス状態にする。書き込み動作を行った行のビット線304に接続された列のアンチフューズ素子301は導通状態なのでビット線304はトランジスタ302に電気的に接続され、ビット線304は所定の電圧に保たれるが、書き込み動作を行わなかった行のビット線はアンチフューズ素子が絶縁状態にあるため、電気的に浮遊した状態となる。ビットデコード回路307において、この電気的な状態の差を検出してメモリ情報である0と1に変換する。」 b.「【0007】図3に示したようなフューズ、またはアンチフューズを記録手段として用いるような半導体メモリをMOSを用いて実現する場合のメモリセル305のレイアウトを図4に示す。図4(a)は平面図、図4(b)は断面図である。【0008】MOSトランジスタ408のワードゲート401はそれ自身がメモリのワード線の役割をはたす。ビット線405はアンチフューズ素子406を通じてドレイン403に接続される。ソース402には電源電圧、または所定の電圧がコンタクト404を通して供給される。【0009】アンチフューズ素子406は高電圧をかけることで恒久的に絶縁が破壊される特性をもつ、たとえばシリコン酸化膜、シリコン窒化膜のような物質で形成される。【0010】【発明が解決しようとする課題】図4に示すようなアンチフューズ素子406に書き込みを行うためには、すなわち絶縁を破壊するためには、素子の両端に高電圧をかける必要があると同時に、電流を大量に流す必要がある。そのためには、トランジスタ長407が十分に長い必要があり、回路面積の増大を招くという問題があった。」 c.「【0026】アンチフューズ素子209は高電圧をかけることで絶縁状態が破壊され、導通状態となる特性をもつ、たとえばシリコン酸化膜、シリコン窒化膜のような物質で形成される。【0027】高電圧をかけることで導通状態から絶縁状態となるような特性をもつフューズ素子、たとえば溶断可能なアルミニュウム金属配線などを用いても同様な回路構成でメモリを作成することが可能である。」 d.摘記された上記a.の段落【0005】には、図3の半導体メモリが書き込み可能な半導体メモリであることが記載されている。 e.摘記された上記a.の記載を参照すると、図3から、半導体メモリは、複数のメモリセル305を含んでおり、各メモリセル305において、アンチフューズ素子301とトランジスタ302が直列に接続されていること、ワード線303がトランジスタ302の制御ゲートに接続されていること、1本のビット線304に複数のアンチフューズ素子301が接続されていること、前記複数のアンチフューズ素子301が1本のビット線304を介して一つのビットデコード回路307に接続されていること、及び、一つのアンチフューズ素子301と1本のワード線303が一つのトランジスタ302を介して関連していることが、見て取れる。 f.摘記された上記b.の記載を参照すると、平面図である図4(a)から、メモリセル305を構成するMOSトランジスタ408は、ワード線の役割をはたすワードゲート401の方向と平行に、十分に長いトランジスタ長407を有することが、見て取れる。 g.摘記された上記b.の記載を参照すると、断面図である図4(b)から、MOSトランジスタ408のドレイン403には、符号が付与されていない配線(以下「ドレイン配線」という。)が接続され、該ドレイン配線はアンチフューズ406を介してビット線405と接続されていることが、見て取れる。 h.摘記された上記b.の段落【0009】の記載を参照すると、平面図である図4(a)及び断面図である図4(b)から、アンチフューズ209は、ドレイン配線とビット線405が電気的に接続可能な箇所に設けられた、シリコン酸化膜やシリコン窒化膜等の絶縁性の物質から構成される、膜状の物質であることが見て取れる。 i.摘記された上記a.及びb.のいずれにも、メモリセル305の平面形状については明記されていないが、半導体メモリの回路図が記載された図3から、点線で表示されたメモリセル305の平面形状が矩形であり、当該矩形は、「ワード線方向の寸法(以下「縦寸法」という。)」と「ビット線方向の寸法(以下「横寸法」という。)」を有していることが見て取れる。そして、前記メモリセル305の平面図(レイアウト)が記載された図4(a)には、メモリセル305の平面形状(メモリセル全体の輪郭形状)は特に示されていないが、当該メモリセル305は、図3に点線で表示された矩形と同様に、上記MOSトランジスタ408及びアンチフューズ素子406を包含し、ワード線方向の寸法である縦寸法とビット線方向の寸法である横寸法を有するような矩形の平面形状を有しているものと認められる。また、図4(a)に記載されたMOSトランジスタ408は、上記f.において確認したとおり、十分に長いトランジスタ長407を有しており、メモリセル305の縦寸法は、十分に長いトランジスタ長407に対応していることは明らかであるから、MOSトランジスタ408は、メモリセル305の縦寸法に適合する、十分に長いトランジスタ長407を有していると言うことができる。 j.図4(a)から、ビット線405がワードゲート401と垂直な方向に当該メモリセル305と交差していることが、見て取れる。この交差の様子は、上記i.で定義した「横寸法」を用いて、ビット線405が一つのメモリセル305の横寸法と交差している、と言うことができる。また、図4(a)に記載されたメモリセル305は、図3に記載されているように、一本のビット線304の配置方向に沿って少なくとも2個配置されているものであり、一本のビット線304は前記少なくとも2個の前記メモリセルの各々において、横寸法と交差しているものであるから、ビット線405(304)は少なくとも2個配置されたメモリセル305の横寸法と交差しているものと認められる。 k.摘記された上記a.の段落【0006】の記載によれば、あるメモリセルの読み出しは、選択された1列のワード線303に所定の電圧をかけて当該メモリセル内のトランジスタ302を低インピーダンスの状態にした上で、当該メモリセル内のアンチフューズ素子301に接続されたビット線の電気的な状態をビットデコード回路307によって検出することによって行われる。 l.図3のメモリセル305をMOSを用いて実現した場合のメモリセルが図4に示されているから、図3に記載されたトランジスタ302は、図4に記載されたMOSトランジスタ408に相当し、以下同様に、アンチフューズ素子301はアンチフューズ素子406に相当し、ビット線304はビット線405に相当し、ワード線303とトランジスタ302の制御電極は合わせてワード線の役割をはたすワードゲート401に相当している。 (3-2)引用発明上記a.?l.を総合すれば、引用例1には、次の発明(以下、「引用発明」という。)が記載されている。【引用発明】「書き込み可能な半導体メモリであって、各々のメモリセル305が縦寸法と横寸法を有する複数のメモリセル305を備えており、各々の前記メモリセル305は、アンチフューズ素子406と、前記アンチフューズ素子406に直列に接続され、ワード線の役割をはたすワードゲート401と、ビット線405に前記アンチフューズ素子406を介して接続されたドレイン配線とを有するMOSトランジスタ408であって、前記MOSトランジスタ408は、前記メモリセル305の前記縦寸法に適合した、十分に長いトランジスタ長407を有しており、前記ワード線は前記メモリセル305の前記縦寸法と平行に配置されている、前記MOSトランジスタ408と、前記複数のメモリセル305のうち少なくとも2つのメモリセルの前記横寸法と交差する前記ビット線405と、を備えており、前記少なくとも2つのメモリセルの横寸法と交差している1本の前記ビット線405(304)に接続している複数のアンチフューズ素子406(301)が、前記1本のビット線304を介して、一つのビットデコード回路307に接続されるとともに、一つの前記アンチフューズ素子406(301)が一つの前記MOSトランジスタ408(302)を介して1本の前記ワード線401(303)と関連づけられている、前記書き込み可能な半導体メモリ。」 (3-3)引用例2の記載原査定の拒絶の理由において引用文献2として引用された、本願の優先権主張の日前に外国において頒布された刊行物である、国際公開第2004/097898号(以下「引用例2」という。)には、「FUSE AND METHOD FOR FORMING(当審訳:フューズ及びその形成方法)」(発明の名称)に関して、図1?図3とともに、次の記載がある。(ここにおいて、翻訳は引用例2に係る国際出願の国内段階における公表公報(特表2007-521644号公報:以下単に「引用例2の公表公報」という。)を参考にして当合議体が作成したものである。) a.「In integrated circuits, fuses are often used to store permanent information or form permanent connections. For example, fuses may be used to fix incorrect circuit connections and replace defective elements, such as in memory redundancy applications. Also, fuses are commonly used for chip identification or in the implementation of security features. Fuses may also be used for analog trimming. Fuses may also be used as one time programmable (OTP) elements used to replace read only memories (ROM) that can be programmed once the chip is in packaged form.(第1頁第8?14行。(なお、行数は、頁左に付された行番号に基づく。以下同様。)当審訳:集積回路では、フューズは多くの場合、恒久的な情報を保存するため、または恒久的な接続を形成するために使用される。例えば、フューズを使用して、メモリの冗長回路に適用される場合のように、正しくない回路接続を修正し、欠陥素子を置き換えることができる。また、フューズはチップ識別またはセキュリティ機能を行うために広く使用される。フューズはアナログ回路の調整のために使用することもできる。フューズは、チップがパッケージングされた後に書き込みができる、リードオンリーメモリ(ROM)と置き換えるために使用される、1回書き込み可能な(ｏne ｔime ｐｒｏgｒammable:OTP)素子として使用することもできる。) b.「One type of fuse available today is a polysilicon fuse, as will be discussed in reference to FIGs. 1-3. FIG. 1 illustrates a schematic 10 illustrating a polysilicon fuse 14 (also referred to as variable resistor 14) in combination with a driving transistor 16, coupled between nodes 12 and 20 (where a control electrode of transistor 16 is coupled to a node 18). Transistor 16 and variable resistor 14 are coupled to each other via a metal portion 6. The metal portion 6 provides an interconnect between variable resistor 14 at node 2 and driving transistor 16 at node 4. Initially, variable resistor 14 has a low resistance. However, if desired, variable resistor 14 may be programmed to have a high resistance by driving a current (e.g. labeled "I" on FIG. 1) through variable resistor 14 from driving transistor 16 which permanently damages variable resistor 14, thus resulting in a higher resistance. Therefore, variable resistor 14 may have a low or a high resistance, as desired, corresponding to two states of a fuse. However, the resistance ratio of high resistance to low resistance is generally low and thus difficult to sense. (第1頁第15?27行。当審訳:今日利用することができるフューズのタイプの一つは、図1?3を参照して議論することになるポリシリコンフューズである。図1は、回路図10であって、節点12と節点20との間に、駆動トランジスタ16(トランジスタ16の制御電極は節点18に接続される)と共に接続されるポリシリコンフューズ14(可変抵抗体14とも呼ぶ)を示している。トランジスタ16及び可変抵抗体14は互いに金属部分6を介して接続される。金属部分6は節点2の可変抵抗体14と節点4の駆動トランジスタ16との間の相互接続を提供する。最初、可変抵抗体14は低い抵抗を有する。しかしながら、必要に応じて、電流を駆動トランジスタ16から可変抵抗体14に流して(例えば、図1の記号"I"で示す)、可変抵抗体14に回復不能な損傷を与えることにより可変抵抗体14への書き込みを行なって、可変抵抗体14に相対的に高い抵抗を持たせることができる。従って、可変抵抗体14は必要に応じて、フューズの2つの状態に対応する低抵抗または高抵抗を有することができる。しかしながら、低抵抗に対する高抵抗の抵抗比は一般に小さいので、抵抗比を検出するのが難しい。) c.「FIG. 2 illustrates a top-down view of a device 22 corresponding to schematic 10 of FIG. 1. Device 22 includes a polysilicon portion 32 which has wider portions at each end, and a center portion 34 that is narrower than the end portions. The center portion 34 corresponds to variable resistor 14. Note that polysilicon portion 32 also includes an overlying suicide portion, as will be seen in reference to FIG. 3. Device 22 also includes an active region 56 and a gate 58 used to form driving transistor 16. Note that in order to couple driving transistor 16 to polysilicon fuse 14, a metal portion 42, corresponding to metal portion 6 of FIG. 1, is needed to provide the proper electrical connection. Device 22 includes contacts 26, 28, and 30 to provide an electrical connection to a metal portion 24, corresponding to node 12 of FIG. 1, and contacts 50, 52, and 54 to provide an electrical connection to a metal portion 60, corresponding to node 20 of FIG. 1. Device 22 also includes contacts 36, 38, and 40 to provide an electrical connection between polysilicon portion 32 and metal portion 42, and contacts 44, 46, and 48 to provide an electrical connection between active region 56 and metal portion 42. Note that metal portion 42 between variable resistor 14 and driving transistor 16 must be sufficiently wide to support the large current (e.g. labeled "I" on FIG. 2) from driving transistor 16 provided to variable resistor 14 necessary to program the fuse. Also, as will be further discussed in reference to FIG. 3, physical design rules must be adhered to in forming metal portion 42 to interconnect variable resistor 14 and driving transistor 16.」(第1頁第28行?第2頁第13行。当審訳:図2は、図1の回路図10に対応する素子22の上面図を示している。素子22はポリシリコン部分32を備え、このポリシリコン部分は幅広部を各端部に有し、かつこれらの端部よりも幅が狭い中央部34を有する。中央部34は可変抵抗体14に対応する。ここで、ポリシリコン部分32は、図3を参照すると分かるように、被覆シリサイド部も備えることに注目されたい。素子22は、駆動トランジスタ16を形成するために使用される活性領域(acｔiｖe ｒegiｏn)56及びゲート58も備える。ここで、駆動トランジスタ16をポリシリコンフューズ14に接続するためには、図1の金属部分6に対応する金属部分42が正しい電気接続を行なうために必要であることに留意されたい。素子22は、図1の節点12に対応する金属部分24との電気接続を可能にするコンタクト26,28,及び30を備え、かつ図1の節点20に対応する金属部分60との電気接続を可能にするコンタクト50,52,及び54を備える。素子22はまた、ポリシリコン部分32と金属部分42との間の電気接続を可能にするコンタクト36,38,及び40を備え、かつ能動領域56と金属部分42との間の電気接続を可能にするコンタクト44,46,48を備える。ここで、可変抵抗体14と駆動トランジスタ16との間の金属部分42を十分に広くして、フューズへの書き込みを行なうために必要な、駆動トランジスタ16から可変抵抗体14に供給される大電流(例えば図2の記号"I"で示す)を流すことができるようにする必要があることに留意されたい。また、図3を参照しながら更に議論するように、可変抵抗体14と駆動トランジスタ16とを配線接続するために金属部分42を形成するには物理設計ルールに従う必要がある。) d.「FIG. 3 illustrates a cross-sectional view of device 22. FIG. 3 illustrates a substrate 74 having field oxide regions 68 and 72, as known in the art. Variable resistor 14 has a polysilicon layer 66 overlying field oxide region 68, and a silicide layer 64 overlying polysilicon layer 66. Note that silicide layer 64 and polysilicon layer 66 correspond to polysilicon portion 32 of FIG. 2. Therefore, prior to programming variable resistor 14, the resistance of variable resistor 14 is low due to the presence of silicide layer 64 between contacts 28 and 38. However, to program variable resistor 14, a sufficiently large current (from driving transistor 16) is forced through silicide layer 64 and polysilicon layer 66, such that the current through silicide layer 64 (which has a lower resistance than polysilicon layer 66) is destroyed. For example, as a result of the large current, suicide layer 64 may become discontinuous through agglomeration, thus resulting in increased resistance. Alternatively, as a result of the large current, electromigration may result in voids within silicide layer 64, thus also resulting in increased resistance. Generally, polysilicon layer 66 is about 3 times thicker than silicide layer 64.」(第2頁第14?27行。当審訳:図3は素子22の断面図を示している。図3は、先行技術において公知のように、フィールド酸化膜領域68及び72を有する基板74を示している。可変抵抗体14は、フィールド酸化膜領域68の上のポリシリコン層66と、ポリシリコン層66を覆うシリサイド層64と、を有する。ここで、シリサイド層64及びポリシリコン層66は図2のポリシリコン部分32に対応することに注目されたい。従って、可変抵抗体14への書き込みを行なう前に、可変抵抗体14の抵抗は、コンタクト28と38との間にシリサイド層64が在るので低い。しかしながら、可変抵抗体14への書き込みを行なうために、電流が通過するシリサイド層64(ポリシリコン層66よりも低い抵抗を有する)が破壊されるように十分に大きな電流を(駆動トランジスタ16から)シリサイド層64及びポリシリコン層66に流し込む。例えば、大電流を流した結果、シリサイド層64は凝集することによって不連続となるので抵抗が高くなる。別の構成として、大電流を流した結果、エレクトロマイグレーションが原因でシリサイド層64の内部にボイドが生じ、これによっても抵抗が高くなる。一般的に、ポリシリコン層66はシリサイド層64よりも約3倍の厚さを有する。) e.摘記された上記a.?d.の記載を参照すると、図2及び図3から、駆動トランジスタ16とポリシリコンフューズ14(可変抵抗体14)が接続されて1回書き込み可能な素子22が形成されており、上記駆動トランジスタ16及びポリシリコンフューズ14はいずれも、図2の断面3-3の方向に長寸法を有するように配置されており、そのため、前記長寸法の方向が素子22の長寸法の方向と一致していることが、見て取れる。 f.摘記した前記c.には、「可変抵抗体14と駆動トランジスタ16との間の金属部分42を十分に広くして、フューズへの書き込みを行なうために必要な、駆動トランジスタ16から可変抵抗体14に供給される大電流(例えば図2の記号"I"で示す)を流すことができるようにする必要がある」と記載されており、また、摘記した前記d.には、「可変抵抗体14への書き込みを行なうために、電流が通過するシリサイド層64(ポリシリコン層66よりも低い抵抗を有する)が破壊されるように十分に大きな電流(駆動トランジスタ16から)をシリサイド層64及びポリシリコン層66に流し込む。」及び「別の構成として、大電流を流した結果、エレクトロマイグレーションが原因でシリサイド層64の内部にボイドが生じ、これによっても抵抗が高くなる。」と記載されていることから、電流によって破壊するタイプ及び電流によってボイドを生成するタイプのいずれにおいても、ポリシリコンフューズ14(可変抵抗体14)に書き込みを行うために大電流を流す必要があることが記載されている。 (3-4)引用例3の記載原査定の拒絶の理由において引用文献1として引用された、本願の優先権主張の日前に日本国内において頒布された刊行物である、特表2004-515061号公報(以下「引用例3」という。)には、「MOSデバイスベースのセル構造を有するポリヒューズROM、及びそれに対する読出しと書込みの方法」(発明の名称)に関して、図1及び図3とともに、次の記載がある。 a.「【0002】 (発明の属する技術分野) 本発明は、一般にメモリデバイスに関する。特に、本発明は、シリサイド化ポリシリコンヒューズで実施されるワンタイムプログラマブルアレイをプログラムするための方法に関する。」 b.「【0015】図1を参照する。ヒューズセル100は、一端でN-MOSトランジスタ140のドレイン130aに接続され、他端120aで行線120に接続されたヒューズリンク130を有する。N-MOSトランジスタ140のゲートは、接続点110aで列線110に接続される。N-MOSトランジスタのソースは、接続点140cでアースに接続される。【0016】多数のヒューズセル100がグループ分けされ、アレイを形成する。アレイの各行は、ワイドP-MOSスイッチに接続され、このスイッチのゲートは、行デコーダに接続されると共にそのソースは、単一書込み電流ソースに接続される。書込みは、単一のヒューズを飛ばす(切る)ための書込み電流用のパスを生成する一つの行と一つの列を選択することによって達成される。【0017】アレイの各行は、小さい読出し電流を反映する小さいP-MOSデバイスに接続される。この読出し電流は、N-MOSスイッチでの読出しモード中は、オンにされる。この読出しモード中、セルの一つの列が選択され、かつ読出し電流がその列で各ヒューズをバイアスする。次に、各ヒューズでの結果としての電圧降下の各々は、基準ヒューズによって発生される単一の基準電圧と比較される。この基準ヒューズは、既知のインピーダンス、切断されなかったヒューズのインピーダンスの倍数、を有する。本発明の一例示の実施の形態において、基準ヒューズは、切断されなっかヒューズのインピーダンスの2倍である。(・・・以下省略・・・)」 c.「【0022】図3を参照する。ヒューズセルをレイアウトする場合、それはアレイとすることができる。回路200は、図2Aないし図2Cの前述のレイアウトの図1のヒューズセルを使用する。ヒューズセル240は、アレイ230としてレイアウトされる。書込み回路210と読出し回路205aは、デジタル制御ブロック230から信号を受信する。デジタル制御ブロック230により、適切な位置をアドレスすることによってユーザはアレイからヒューズを選択し、プログラムをすることができる。入力部220は、デジタル制御ブロック230から信号を受信する。アレイは、入力部225で受信された信号から読出し或いは書込みに設定される。プログラミングの後に、デジタル制御ブロックは、ユーザが一度に全ての列を読み出すことを可能とする。ヒューズセルエレメントのレイアウトによって、同じアドレスで書込みと読出しの位置をマッピングすることが可能となる。例えば、1024個のセルアレイにおいて、特定のヒューズセルが10ビットアドレスを使用して選択される。」 d.上記b.及びc.の記載を参照すると、図3から、アレイ230内の各ヒューズセル240のヒューズリンクは行線に接続され、前記行線はその右端部においてセンスアンプ235の+側入力(非反転入力を意味するものと認められる。)に接続されていることが見て取れる。また、基準ヒューズに接続する配線がセンスアンプ235の-側入力(反転入力を意味するものと認められる。)に接続されることで、行線の電圧と基準ヒューズによって発生する基準電圧とを比較するものであるから、上記センスアンプ235が差動センス増幅器であることは自明である。 e.図3から、アレイ230内に配置された4本の行線に対して、センスアンプが2つ形成されていることが見て取れる。したがって、行線の数とセンスアンプの数が対応していないように見える。しかしながら、摘記した上記c.には「プログラミングの後に、デジタル制御ブロックは、ユーザが一度に全ての列を読み出すことを可能とする。」と記載されていることから、全ての行線に一つずつセンスアンプが接続していることが理解できる。仮に、行線の数よりセンスアンプの数が少なければ、全ての列を一度に読み出すことはできないからである。 (4)対比 (4-1)次に、本願補正発明と引用発明とを対比する。ア.引用発明の「書き込み可能な半導体メモリ」、「メモリセル305」、「ワード線」、「MOSトランジスタ408」及び「ビット線405」は、それぞれ、本願補正発明の「プログラム可能デバイス」、「セル」、「ワード・ライン」、「トランジスタ」及び「ビット・ライン」に相当している。イ.引用発明の「各々のメモリセルが縦寸法と横寸法を有する複数のメモリセル305」と本願補正発明の「各々のセルが長寸法と短寸法を有する複数のセル」とは、各々のセルが一方の寸法及び他方の寸法からなる二つの寸法を有する複数のセルである点で共通している。ウ.本願補正発明の「eヒューズ」とは、本願明細書の段落【0002】に記載のように「電気的プログラム可能なヒューズ(eヒューズ)」であり、本願図1等に実施形態として記載されたeヒューズは、当該eヒューズに電流を流して切断するタイプのヒューズである。一方、引用発明の「アンチフューズ素子」は、当該アンチフューズに所定の電圧をかけて絶縁状態から導通状態にするタイプのヒューズである。したがって、引用発明の「アンチフューズ素子406」と本願補正発明の「eヒューズ」は反対のタイプのヒューズであるが、両者は絶縁状態と導通状態を電気的に切り替える「電気的プログラム可能なヒューズ」である点で共通している。エ.引用発明の「前記アンチフューズ素子406に直列に接続され」「ている、前記MOSトランジスタ408」と本願補正発明の「前記eヒューズに直列であ」「る、前記トランジスタ」とは、「電気的プログラム可能なヒューズに直列である、前記トランジスタ」の点で共通している。オ.引用発明において、「ワード線の役割をはたすワードゲート401」とは、ワードゲート401とワード線が一体に形成されており、ワード線の一部がワードゲートとして機能するものと認められるが、図3の回路図によれば、ワード線303はトランジスタ302のゲート電極と接続されているものと考えることもできる。したがって、引用発明の「ワード線の役割をはたすワードゲート401」は、本願補正発明の「ワード・ラインに接続された制御電極」に相当している。カ.本願補正発明の「センス・ライン」なる文言については、本願明細書の発明の実施の形態の欄には全く記載されておらず、発明の実施の形態に記載された読み出し専用メモリ(ROM)のどの構成に対応するかは明確に示されていない。しかしながら、1)「センス・ライン」とは、請求項1の記載によれば、各セルが備えるトランジスタの導電経路に接続される配線であり、2)本願明細書の段落【0017】に「センス又は読み出しモード」と記載されていることから、「センス・ライン」とは、読み出しのために利用される配線を意味するものと認められること、そして、3)発明の実施の形態の欄の記載(例えば図2及びその説明の欄参照)によれば、ビット線(BL)は各セルのトランジスタとはeヒューズ(F)を介して接続されており、また、ビット線(BL)がセンス増幅器(差動増幅器、SA)に接続されて読み出しのために使用されていること、を考慮すると、本願補正発明の「センス・ライン」とは「ビット線」を別の表現で記載したものと認められる。一方、引用発明においても、ビット線405は各々のメモリセルが備えるアンチフューズ素子及びドレイン配線を介してMOSトランジスタ408に接続されており、また、ビットデコード回路307に接続されて読み出しのために使用される配線である。したがって、引用発明の「ビット線405」が、本願補正発明の「ビット・ライン」に相当していることは上記ア.で検討したとおりであるが、引用発明の「ビット線405」は、同時に、本願補正発明の「センス・ライン」にも相当している。また、そのため、引用発明の「ビット線405に前記アンチフューズ素子406を介して接続され」る、「MOSトランジスタ408」が「有する」「ドレイン配線」は、本願補正発明の「センス・ラインに接続された」、「トランジスタ」が「有する」「導電経路」に相当している。キ.上記ア.で対比したとおり、引用発明の「MOSトランジスタ408」及び「メモリセル」は、それぞれ、本願補正発明の「トランジスタ」及び「セル」に相当しているから、引用発明の「前記MOSトランジスタ408は、前記メモリセル305の前記縦寸法に適合した、十分に長いトランジスタ長407を有し」ていることと、本願補正発明の「前記トランジスタ及び前記eヒューズは前記セルの長寸法に実質的に適合した長寸法を有し」ていることは、「前記トランジスタ」「は前記セルの」一方の寸法「に実質的に適合した長寸法を有し」ている点で共通している。ク.上記ア.で対比したとおり、引用発明の「ワード線」及び「メモリセル305」は、それぞれ、本願補正発明の「ワード・ライン」及び「セル」に相当しているから、引用発明の「前記ワード線は前記メモリセル305の前記縦寸法と平行に配置されている」ことと、本願補正発明の「前記ワード・ラインは前記セルの前記長寸法に実質的に平行に配置されている」ことは、「前記ワード・ラインは前記セルの前記」一方の寸法「に実質的に平行に配置されている」点で共通している。ケ.引用発明の「前記複数のメモリセル305のうち少なくとも2つのメモリセルの前記横寸法と交差する前記ビット線405」と、本願補正発明の「前記複数のセルのうちの少なくとも2つのセルの短寸法と交差するビット・ライン」とは、「前記複数のセルのうちの少なくとも2つのセルの」他方の寸法「と交差するビット・ライン」の点で共通している。コ.本願補正発明の「前記少なくとも2つのセルの短寸法と交差する前記ビット・ライン全体が前記ワード・ラインに関連付けられた複数のeヒューズに対する一つの差動センス増幅器に接続されている」なる記載については、当該記載内の係り受けの関係が明確でないため、日本語として意味不明な記載となっているが、当該記載は本願明細書の段落【0018】の記載「センス・マージンを改善し、より小さなヒューズ抵抗変化を確実に検出するために、参照ヒューズによる差動センス法を用いることが好ましい。センス・マージンを改善することによって、各eヒューズに1つのセンス増幅器を備える現在の実施とは反対に、ビット・ライン全体に備えられた複数のeヒューズを単一センス増幅器がサポートすることができる。」の下線部に対応しているものと認められるので、本願補正発明の上記記載は、1)「前記少なくとも2つのセルの短寸法と交差する前記ビット・ライン全体」に備えられた「複数のeヒューズ」が「一つの差動センス増幅器に接続されている」とともに、2)「前記複数のeヒューズ」が「前記ワード・ラインに関連付けられた」ものであることを表すものと理解することができる。一方、引用発明においても、1)「前記少なくとも2つのメモリセルの横寸法と交差している1本の前記ビット線405(304)に接続している複数のアンチフューズ素子406(301)が、前記1本のビット線304を介して、一つのビットデコード回路307に接続される」とともに、2)「一つの前記アンチフューズ素子406(301)が一つの前記MOSトランジスタ408(302)を介して1本の前記ワード線401(303)と関連づけられている」。そして、引用発明の「ビットデコード回路307」と本願補正発明「差動センス増幅器」はともに「ビット線の読み取り回路」として機能している。したがって、引用発明の「前記少なくとも2つのメモリセルの横寸法と交差している1本の前記ビット線405(304)に接続している複数のアンチフューズ素子406(301)が、前記1本のビット線304を介して、一つのビットデコード回路307に接続されるとともに、一つの前記アンチフューズ素子406(301)が一つの前記MOSトランジスタ408(302)を介して1本の前記ワード線401(303)と関連づけられている」と、本願補正発明の「前記少なくとも2つのセルの短寸法と交差する前記ビット・ライン全体が前記ワード・ラインに関連付けられた複数のeヒューズに対する一つの差動センス増幅器に接続されている」は、「前記少なくとも2つのセルの」他方の寸法「と交差する前記ビット・ライン全体が前記ワードラインに関連付けられた複数の」電気的プログラム可能なヒューズ「に対する一つの」ビット線の読み取り回路「に接続されている」点で共通している。 (4-2)そうすると、本願補正発明と引用発明の一致点と相違点は、次のとおりとなる。《一致点》「プログラム可能デバイスであって、各々のセルが一方の寸法と他方の寸法を有する複数のセルを備えており、前記各々のセルは、電気的プログラム可能なヒューズと、前記電気的プログラム可能なヒューズに直列であり、且つワード・ラインに接続された制御電極とセンス・ラインに接続された導電経路とを有するトランジスタであって、前記トランジスタは前記セルの一方の寸法に実質的に適合した長寸法を有し、前記ワード・ラインは前記セルの前記一方の寸法に実質的に平行に配置されている、前記トランジスタと、前記複数のセルのうちの少なくとも2つのセルの他方の寸法と交差するビット・ラインとを備えており、前記少なくとも2つのセルの他方の寸法と交差する前記ビット・ライン全体が前記ワード・ラインに関連付けられた複数の電気的プログラム可能なヒューズに対する一つのビット線の読み取り回路に接続されている、前記プログラム可能デバイス。」《相違点》《相違点1》「電気的プログラム可能なヒューズ」が、本願補正発明では「eヒューズ」であるのに対して、引用発明では「アンチフューズ素子406」である点。《相違点2》複数のセルが備えている「一方の寸法と他方の寸法」について、本願補正発明においては「一方の寸法」が「長寸法」であり、「他方の寸法」が「短寸法」であるのに対して、引用発明において、「一方の寸法」に対応する「縦寸法」と、「他方の寸法」に対応する「横寸法」について、いずれが長くいずれが短いものであるか、特定されていない点。《相違点3》本願補正発明において、「電気的プログラム可能なヒューズ」である「eヒューズ」は、「セルの一方の寸法」である「長寸法」「に実質的に適合した長寸法」を有しているのに対し、引用発明において、「電気的プログラム可能なヒューズ」である「アンチフューズ素子406」は、そのような特定がなされていない点。《相違点4》本願補正発明において、「複数の電気的プログラム可能なヒューズ」である「複数のeヒューズ」に対して、「一つのビット線の読み取り回路」である「一つの差動センス増幅器」が接続されているのに対し、引用発明において、「複数の電気的プログラム可能なヒューズ」である「複数のアンチフューズ素子406(301)」に対して、「一つのビット線の読み取り回路」である「一つのビットデコード回路307」が接続されている点。 (5)相違点についての判断 (5-1)相違点1について引用例1において、摘記された上記(3-1)a.の段落【0003】には、「アンチフューズとは逆に、電圧を負荷することで導通状態が破壊されて絶縁状態になるようなフューズ素子を用いてもよい。」と、また、同c.の段落【0027】には「高電圧をかけることで導通状態から絶縁状態となるような特性をもつフューズ素子、たとえば溶断可能なアルミニュウム金属配線などを用いても同様な回路構成でメモリを作成することが可能である。」と記載されている。ここに記載されたフューズ素子とは、電圧をかけることで導通状態から絶縁状態に変化させるものであるから、本願補正発明のeヒューズに相当するものである。したがって、引用発明において、「アンチフューズ素子」に代えて、本願発明の「eヒューズ」を採用することは、当業者が容易になし得たことである。以上のとおり、上記相違点1は、当業者が容易になし得た範囲に含まれる程度のものである。 (5-2)相違点2について引用発明のメモリセル305は、前記(3-1)i.で確認したように、その平面形状がワード線方向の寸法である「縦寸法」とビット線方向の寸法である「横寸法」を有する矩形となっているが、当該矩形において「縦寸法」と「横寸法」のいずれが長いかについて、引用例1には明記されていない。しかしながら、前記(3-1)b.で摘記した段落【0010】には、アンチフューズ素子406に書き込みを行うためには、電流を大量に流す必要があるので、トランジスタ長407が十分に長い必要があると記載されており、トランジスタ長407が十分に長いものであることに伴って、当該トランジスタ長407の方向におけるメモリセルの寸法である、縦寸法が長くなっていることは明らかである。したがって、引用発明のメモリセルにおいても、縦寸法は横寸法より長くなっているものと認められるので、この相違点については実質的な相違点ではない。また、仮にこの相違点が実質的な相違点であるとしても、書き込みを行う大量の電流を流すために、トランジスタ長を十分長くすることに伴って、メモリセルの縦寸法を横寸法よりも長くすることは当業者が容易になし得たことである。なお、上記の判断は、「電気的プログラム可能なヒューズ」としてアンチフューズ素子を有している引用発明において、このアンチフューズに大電流で書き込むことを前提としているが、前記(3-3)のf.で確認したように、フューズ素子を書き込む(切断する)際にも大量の電流を流す必要があることは同様である。したがって、相違点1について検討したように、アンチフューズ素子に代えてフューズ素子(eヒューズ)を採用する場合においても、フューズ素子に書き込みを行うための大電流を流すために、トランジスタ長407が十分に長い必要があり、そのため、メモリセルの縦寸法が横寸法よりも長くなっていること、もしくは、縦寸法を横寸法よりも長くすることについて、同様に判断できるものである。以上のとおり、上記相違点2は、実質的なものではないか、たとえそうではなくとも、当業者が容易になし得た範囲に含まれる程度のものである。 (5-3)相違点3について引用発明のアンチフューズ素子406は、前記(3-1)のh.で確認したように、ドレイン配線とビット線405が電気的に接続可能な箇所に設けられた膜状の物質であり、本願補正発明のeヒューズのように、「セルの長寸法に実質的に適合した長寸法を有し」ているものではない。しかしながら、フューズ素子(eヒューズ)を備えた半導体メモリにおいて、当該フューズ素子を長寸法を有するものとして形成することは、例えば、引用例2や、本願の優先権主張の日前に日本国内において頒布された刊行物である、下記の周知例1に記載されているように周知の技術である。・前記(3-3)のe.で確認したように、引用例2の図2に記載されたポリシリコンフューズ14(可変抵抗体14)は長寸法を有しているものと認められる。・周知例1:特開昭58-63148号公報上記周知例1には、次の記載がある。 a.「第2図(a)は本発明のフューズ素子を有する半導体装置の要部平面図、同図(b)は同図(a)のB-B’線に沿う断面図である。(・・・途中省略・・・)前記フィールド絶縁膜12_(1)で囲まれた島状の基板領域表面には互に電気的に分離されたP^(+)型のソース,ドレイン領域13,14が設けられている。これらのソース,ドレイン領域13,14間の基板11上には、例えば厚さ500Åの酸化シリコンからなるゲート絶縁膜15を介して例えばシート抵抗15Ω-cm,厚さ5000Åの多結晶シリコンからなるゲート電極16が設けられている。こうしたソース,ドレイン領域13,14、ゲート絶縁膜及びゲート電極16等によりｐチャンネルMOS型トランジスタを構成している。また、前記島状のフィールド絶縁膜12_(2)上には例えば幅2μm,長さ6μmの多結晶シリコンからなるフューズ素子17が設けられ、かつこのフューズ素子17の両端には該素子17より広幅の多結晶シリコン層18_(1),18_(2)が一体的に接続されている。」(第2頁左下欄第3行?右下欄第9行) また、半導体メモリに備えられた各メモリセルにおいて、MOSトランジスタとフューズ素子を配置するにあたり、MOSトランジスタの長手方向とフューズ素子の長手方向が同一の方向となるように配置することにより、MOSトランジスタとフューズ素子の長手方向をセルの長寸法の方向に一致させることは、前記(3-3)のe.で確認したように、当業者によって普通に行われていることと認められる。したがって、相違点1について検討したように、引用発明においてアンチフューズ素子をフューズ素子(eヒューズ)に置き換えるにあたり、フューズ素子として周知である長寸法のものを採用するとともに、メモリセルの長寸法とフューズ素子の長寸法が同一の方向となるようにフューズ素子を配置すること、すなわち、本願補正発明のような「セルの長寸法に実質的に適合した長寸法を有」するようにフューズ素子を配置することは、当業者が容易になし得たことである。以上のとおり、上記相違点3は、当業者が容易になし得た範囲に含まれる程度のものである。 (5-4)相違点4について引用発明の「一つのビット線の読み取り回路」である「一つのビットデコード回路307」については、引用例1には当該回路の詳細が記載されていない。しかしながら、引用例3には、前記(3-4)のd.及びe.で確認したように、ヒューズが接続された行線毎に一つの差動センス増幅器を接続することが記載されている。また、上記行線はヒューズに接続されており、当該ヒューズに記憶された値を読み出すために使用される配線であるから、引用発明のビット線に相当するものである。したがって、引用例3には、ヒューズが接続されたビット線毎に一つの差動センス増幅器を接続することが記載されている。なお、ヒューズが接続されたビット線(ビットライン)毎に一つの差動増幅器(センスアンプ、コンパレータ)を接続することは、本願の優先権主張の日前に日本国内において頒布された刊行物である、下記の周知例2にも記載されている。・周知例2:特開2005-183557号公報上記周知例2には、次の記載がある。 a.「【0023】図1に、本発明の半導体集積回路の好ましい一実施形態の1メモリセルの等価回路を示す。本実施形態は、ｐチャネル型TFTとヒューズ型の不揮発性メモリ素子を用いて回路を構成した形態である。ｐチャネル型TFTはゲート電極に、2つの主電極(一方がソース、他方がドレイン)の電圧に比較して負電圧が印加された時にオン状態となる。本実施形態では、ゲート電圧が-24Vの時に完全にオン状態となるｐチャネル型TFTを示す。また、本実施形態のヒューズ型の不揮発性メモリ素子は、PEDOT有機導電体を用いた素子であり、初期状態が低インピーダンス状態であり、所定の電圧を二つの端子間に印加すると高インピーダンス状態に不可逆的に遷移する、ヒューズに似た特性を有するメモリ素子である。【0024】図1中、1はメモリセル、2はTFT、3はワードライン(Wｏｒd Line)、4はビットライン(Biｔ Line)、5はベースライン(Baｓe Line)、6は固定抵抗、7?9は入力端子、10はメモリ素子である。」 b.「【0034】また、接続点Aの電位を検出する手段としては、特に限定されないが、例えばセンスアンプ(コンパレータ)が好ましく用いられる。【0035】図4に、図1のメモリセルを用いた、本発明の半導体集積回路の一実施形態の等価回路を示す。図中、11a?11d、21a?21d、31a?31d、41a?41dはメモリセル、13a?13dはワードライン、14a?14dはビットライン、15a?15dはベースライン、16a?16dは固定抵抗、17a?17d、18a?18d、19a?19dは入力端子、20a?20dはセンスアンプである。」 c.「【0039】図4の集積回路からの情報の読み出し動作においては、上記書き込み動作時と同様に、ワードライン13aを選択してTFTをオン状態とし、全てのビットライン14a?14dに-24Vを印加し、全てのベースライン15a?15dは0V(接地)とすると、各メモリセル11a?11dのメモリ素子のインピーダンスの高低により、異なる電位がセンスアンプ20a?20dに入力される。よって、各センスアンプ20a?20dにおいて、参照電位(Ref.)として-12Vを入力し、該参照電位とビットライン14aからの入力電位とを比較することにより、各メモリセル11a?11dにメモリされた情報に応じた電圧がセンスアンプ20a?20dより出力される。【0040】上記動作を、ワードライン13b?13dについて繰り返し、複数個のメモリセルにメモリされた情報を行毎にパラレルに読み出す。」たがって、引用発明において、「複数の電気的プログラム可能なヒューズ」である「複数のアンチフューズ素子406(301)」に対して接続された、「一つのビット線の読み取り回路」である「一つのビットデコード回路307」に代えて、「一つの差動センス増幅器」を接続することは、当業者が容易になし得たことである。以上のとおり、上記相違点4は、当業者が容易になし得た範囲に含まれる程度のものである。 (5-5)判断についてのまとめ以上、検討したとおり、本願補正発明は、周知技術を勘案することにより、引用発明と引用例2、引用例3の記載に基づいて、当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により、特許出願の際独立して特許を受けることができないものである。 (6)独立特許要件についてのまとめしたがって、本件補正による補正後の特許請求の範囲の請求項1に係る発明が、特許出願の際独立して特許を受けることができないものであるから、特許法第17条の2第5項において準用する同法第126条第5項の規定に適合しない。 5 補正の却下の決定のむすび以上の次第で、本件補正は、特許法第17条の2第5項において準用する同法第126条第5項の規定に適合しないものであるから、同法第159条第1項において読み替えて準用する同法第53条第1項の規定により、却下すべきものである。第3 本願発明について 1 本願発明以上のとおり、本件補正(平成24年11月20日に提出された手続補正書による補正)は却下されたので、本願の請求項1?14に係る発明は、平成24年7月30日に提出された手続補正書の請求項1?14に記載されている事項により特定されるとおりのものであり、そのうち、請求項1に係る発明(以下「本願発明」という。)は、上記第2の1において補正前の請求項1として記載されたものであり、再掲すると、次のとおりである。【本願発明】「【請求項1】プログラム可能デバイスであって、各々のセルが長寸法と短寸法を有する複数のセルを備えており、前記各々のセルは、 eヒューズと、前記eヒューズに直列であり、且つワード・ラインに接続された制御電極とセンス・ラインに接続された導電経路とを有するトランジスタであって、前記トランジスタ及び前記eヒューズは前記セルの長寸法に実質的に適合した長寸法を有し、前記ワード・ラインは前記セルの前記長寸法に実質的に平行に配置されている、前記トランジスタと、前記複数のセルのうちの少なくとも2つのセルの短寸法と交差するビット・ラインとを備えており、前記少なくとも2つのセルの短寸法と交差する前記ビット・ライン全体が前記ワード・ラインに関連付けられた複数のeヒューズに対する一つのセンス増幅器に接続されている、前記プログラム可能デバイス。」 2 引用例1の記載、引用発明、引用例2、引用例3の記載及び周知技術引用例1の記載、引用発明、引用例2、引用例3の記載については、それぞれ、前記第2の4の(3)の(3-1)、(3-2)、(3-3)、(3-4)において、また、周知技術については、同(5)の(5-3)、(5-4)において、摘記及び認定したとおりである。 3 対比・判断前記第2の2と、前記第2の3の(1)で検討したように、本願補正発明は、本件補正前の発明(本願発明)の「センス増幅器」を「差動センス増幅器」のように限定したものである。逆に言えば、本件補正前の発明(本願発明)は、本願補正発明から、上記の限定を省いたものである。そうすると、本願発明の構成要件をすべて含み、これをより限定したものである本願補正発明が、前記第2の4において検討したとおり、周知技術を勘案することにより、引用発明と引用例2、引用例3の記載に基づいて、当業者が容易に発明をすることができたものであるから、本願発明も同様の理由により、当業者が容易に発明をすることができたものである。第4.結言以上のとおり、本願発明は、周知技術を勘案することにより、引用発明と引用例2、引用例3の記載に基づいて当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により、特許を受けることができない。したがって、本願は、他の請求項について検討するまでもなく、拒絶すべきものである。よって、結論のとおり審決する。
審理終結日	2013-07-31
結審通知日	2013-08-08
審決日	2013-08-27
出願番号	特願2008-529166(P2008-529166)
審決分類	P 1 8・ 121- Z (H01L) P 1 8・ 575- Z (H01L)
最終処分	不成立
前審関与審査官	須原宏光
特許庁審判長	池渕立
特許庁審判官	恩田春香小野田誠
発明の名称	ランダム・アクセス電気的プログラム可能なEヒューズROM
代理人	太佐種一
代理人	上野剛史
復代理人	村上博司
復代理人	松井光夫

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