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審決分類 審判 査定不服 5項独立特許用件 特許、登録しない。 G11C
審判 査定不服 2項進歩性 特許、登録しない。 G11C
管理番号 1283737
審判番号 不服2013-4029  
総通号数 171 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2014-03-28 
種別 拒絶査定不服の審決 
審判請求日 2013-03-01 
確定日 2014-01-16 
事件の表示 特願2010-178272「半導体装置」拒絶査定不服審判事件〔平成22年12月16日出願公開、特開2010-282721〕について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 1.手続の経緯
本願は、平成13年10月23日に出願した特願2001-324357号の一部を平成19年8月9日に新たな特許出願とした特願2007-207991号の一部をさらに平成22年8月9日に新たな特許出願としたものであって、平成24年6月29日付けの拒絶理由通知(最初)に対して、同年8月31日に手続補正がなされるとともに意見書が提出され、同年9月24日付けの拒絶理由通知(最後)に対して、同年11月16日に手続補正がなされるとともに意見書が提出されたが、同年11月30日付けで、同年11月16日になされた手続補正について、補正の却下の決定がなされるとともに、同日付けで拒絶査定がなされ、それに対して、平成25年3月1日に拒絶査定に対する審判請求がなされるとともに、同日に手続補正がなされ、その後、同年5月20日付けで審尋がなされ、同年7月18日に回答書が提出されたものである。

2.補正の却下の決定
【補正の却下の決定の結論】
平成25年3月1日になされた手続補正を却下する。

【理由】
(1)補正の内容
平成25年3月1日になされた手続補正(以下「本件補正」という。)は、補正前の特許請求の範囲の請求項1ないし4を、補正後の特許請求の範囲の請求項1ないし3に補正するものであり、補正前後の請求項は、以下のとおりである。

(補正前)
「 【請求項1】
スタティックメモリセルがアレイ状に配列されたメモリセルアレイと、
対応する前記スタティックメモリセルに接続された複数のワード線と、
対応する前記スタティックメモリセルに接続された複数のビット線と、
対応するビット線に接続されたリードアンプと、
前記リードアンプにハイ電圧を供給する第1電源線と、
ロウ電圧を供給する第2電源線と、
前記第2電源線と前記リードアンプとの間に接続されたスイッチとを有し、
前記スタティックメモリセルのデータが保持され、前記スタティックメモリセルへの読出しおよび書き込み動作が行なわれないスタンバイ状態において、前記スイッチにより前記リードアンプへの前記ロウ電圧の供給を遮断し、前記第1電源線から前記リードアンプへ前記ハイ電圧を供給する、
半導体装置。
【請求項2】
スタティックメモリセルがアレイ状に配列されたメモリセルアレイと、
対応する前記スタティックメモリセルに接続された複数のワード線と、
対応する前記スタティックメモリセルに接続された複数のビット線と、
対応するビット線に接続されたライトアンプと、
前記ライトアンプにハイ電圧を供給する第1電源線と、
ロウ電圧を供給する第2電源線と、
前記第2電源線と前記ライトアンプとの間に接続されたスイッチとを有し、
前記スタティックメモリセルのデータが保持され、前記スタティックメモリセルへの読出しおよび書き込み動作が行なわれないスタンバイ状態において、前記スイッチにより前記ライトアンプへの前記ロウ電圧の供給を遮断し、前記第1電源線から前記ライトアンプへ前記ハイ電圧を供給する、
半導体装置。
【請求項3】
スタティックメモリセルがアレイ状に配列されたメモリセルアレイと、
対応する前記スタティックメモリセルに接続された複数のワード線と、
対応する前記スタティックメモリセルに接続された複数のビット線と、
対応するビット線に接続され、前記ビット線をハイ電圧にプリチャージするプリチャージ回路と、
前記プリチャージ回路に前記ハイ電圧を供給する第1電源線と、
ロウ電圧を供給する第2電源線と、
前記第2電源線と前記プリチャージ回路との間に接続されたスイッチとを有し、
前記スタティックメモリセルのデータが保持され、前記スタティックメモリセルへの読出しおよび書き込み動作が行なわれないスタンバイ状態において、前記スイッチにより前記プリチャージ回路への前記ロウ電圧の供給を遮断し、前記第1電源線から前記プリチャージ回路へ前記ハイ電圧を供給する、
半導体装置。
【請求項4】
スタティックメモリセルがアレイ状に配列されたメモリセルアレイと、
対応する前記スタティックメモリセルに接続された複数のワード線と、
対応する前記スタティックメモリセルに接続された複数のビット線と、
対応するビット線に接続されたリードアンプと、
前記リードアンプにハイ電圧を供給する第1電源線と、
ロウ電圧を供給する第2電源線と、
前記複数のビット線を制御するカラムデコーダと、
前記第2電源線と前記リードアンプ及び前記カラムデコーダとの間に接続されたスイッチとを有し、
前記スタティックメモリセルのデータが保持され、前記スタティックメモリセルへの読出しおよび書き込み動作が行なわれないスタンバイ状態において、前記スイッチにより前記リードアンプ及び前記カラムデコーダへの前記ロウ電圧の供給を遮断し、前記第1電源線から前記リードアンプ及び前記カラムデコーダへ前記ハイ電圧を供給する、
半導体装置。」

(補正後)
「 【請求項1】
スタティックメモリセルがアレイ状に配列されたメモリセルアレイと、
対応する前記スタティックメモリセルに接続された複数のワード線と、
対応する前記スタティックメモリセルに接続された複数のビット線と、
対応するビット線に接続されたリードアンプと、
前記リードアンプにハイ電圧を供給する第1電源線と、
ロウ電圧を供給する第2電源線と、
前記第2電源線と前記リードアンプとの間に接続されたスイッチとを有し、
前記スタティックメモリセルのデータが保持され、前記スタティックメモリセルへの読出しおよび書き込み動作が行なわれないスタンバイ状態において、前記複数のビット線を前記ハイ電圧にチャージし、前記スイッチにより前記リードアンプへの前記ロウ電圧の供給を遮断し、前記第1電源線から前記リードアンプへ前記ハイ電圧を供給し、
前記リードアンプは、ソースが前記スイッチを介して前記第2電源に接続され、ドレインが前記対応するビット線に接続されるnチャネル型トランジスタを有する、半導体装置。
【請求項2】
スタティックメモリセルがアレイ状に配列されたメモリセルアレイと、
対応する前記スタティックメモリセルに接続された複数のワード線と、
対応する前記スタティックメモリセルに接続された複数のビット線と、
対応するビット線に接続されたライトアンプと、
前記ライトアンプにハイ電圧を供給する第1電源線と、
ロウ電圧を供給する第2電源線と、
前記第2電源線と前記ライトアンプとの間に接続されたスイッチとを有し、
前記スタティックメモリセルのデータが保持され、前記スタティックメモリセルへの読出しおよび書き込み動作が行なわれないスタンバイ状態において、前記複数のビット線を前記ハイ電圧にチャージし、前記スイッチにより前記ライトアンプへの前記ロウ電圧の供給を遮断し、前記第1電源線から前記ライトアンプへ前記ハイ電圧を供給し、
前記ライトアンプは、ソースが前記スイッチを介して前記第2電源に接続され、ドレインが前記対応するビット線に接続されるnチャネル型トランジスタを有する、半導体装置。
【請求項3】
スタティックメモリセルがアレイ状に配列されたメモリセルアレイと、
対応する前記スタティックメモリセルに接続された複数のワード線と、
対応する前記スタティックメモリセルに接続された複数のビット線と、
対応するビット線に接続されたリードアンプと、
前記リードアンプにハイ電圧を供給する第1電源線と、
ロウ電圧を供給する第2電源線と、
前記複数のビット線を制御するカラムデコーダと、
前記第2電源線と前記リードアンプ及び前記カラムデコーダとの間に接続されたスイッチとを有し、
前記スタティックメモリセルのデータが保持され、前記スタティックメモリセルへの読出しおよび書き込み動作が行なわれないスタンバイ状態において、前記複数のビット線を前記ハイ電圧にチャージし、前記スイッチにより前記リードアンプ及び前記カラムデコーダへの前記ロウ電圧の供給を遮断し、前記第1電源線から前記リードアンプ及び前記カラムデコーダへ前記ハイ電圧を供給し、
前記リードアンプは、ソースが前記スイッチを介して前記第2電源に接続され、ドレインが前記対応するビット線に接続されるnチャネル型トランジスタを有する、半導体装置。」

(2)補正事項の整理
本件補正の補正事項を整理すると、以下のとおりである。

(補正事項a)
(補正事項a-1)補正前の請求項1の「前記スタティックメモリセルへの読出しおよび書き込み動作が行なわれないスタンバイ状態において、前記スイッチにより前記リードアンプへの前記ロウ電圧の供給を遮断し、」を、補正後の請求項1の「前記スタティックメモリセルへの読出しおよび書き込み動作が行なわれないスタンバイ状態において、前記複数のビット線を前記ハイ電圧にチャージし、前記スイッチにより前記リードアンプへの前記ロウ電圧の供給を遮断し、」と補正すること。

(補正事項a-2)補正前の請求項1の「前記第1電源線から前記ライトアンプへ前記ハイ電圧を供給する、半導体装置。」を、補正後の請求項1の「前記第1電源線から前記リードアンプへ前記ハイ電圧を供給し、前記リードアンプは、ソースが前記スイッチを介して前記第2電源に接続され、ドレインが前記対応するビット線に接続されるnチャネル型トランジスタを有する、半導体装置。」と補正すること。

(補正事項b)
(補正事項b-1)補正前の請求項2の「前記スタティックメモリセルへの読出しおよび書き込み動作が行なわれないスタンバイ状態において、前記スイッチにより前記ライトアンプへの前記ロウ電圧の供給を遮断し、」を、補正後の請求項2の「前記スタティックメモリセルへの読出しおよび書き込み動作が行なわれないスタンバイ状態において、前記複数のビット線を前記ハイ電圧にチャージし、前記スイッチにより前記ライトアンプへの前記ロウ電圧の供給を遮断し、」と補正すること。

(補正事項b-2)補正前の請求項2の「前記第1電源線から前記ライトアンプへ前記ハイ電圧を供給する、半導体装置。」を、補正後の請求項2の「前記第1電源線から前記ライトアンプへ前記ハイ電圧を供給し、前記ライトアンプは、ソースが前記スイッチを介して前記第2電源に接続され、ドレインが前記対応するビット線に接続されるnチャネル型トランジスタを有する、半導体装置。」と補正すること。

(補正事項c)
補正前の請求項3を削除すること。

(補正事項d)
(補正事項d-1)補正前の請求項4の「前記スタティックメモリセルへの読出しおよび書き込み動作が行なわれないスタンバイ状態において、前記スイッチにより前記リードアンプ及び前記カラムデコーダへの前記ロウ電圧の供給を遮断し、」を、補正後の請求項3の「前記スタティックメモリセルへの読出しおよび書き込み動作が行なわれないスタンバイ状態において、前記複数のビット線を前記ハイ電圧にチャージし、前記スイッチにより前記リードアンプ及び前記カラムデコーダへの前記ロウ電圧の供給を遮断し、」と補正すること。

(補正事項d-2)補正前の請求項4の「前記第1電源線から前記リードアンプ及び前記カラムデコーダへ前記ハイ電圧を供給する、半導体装置。」を、補正後の請求項3の「前記第1電源線から前記リードアンプ及び前記カラムデコーダへ前記ハイ電圧を供給し、前記リードアンプは、ソースが前記スイッチを介して前記第2電源に接続され、ドレインが前記対応するビット線に接続されるnチャネル型トランジスタを有する、半導体装置。」と補正すること。

(3)新規事項追加の有無及び補正の目的の適否についての検討
(3-1)補正事項aについて
(3-1-1)補正事項a-1について
補正事項a-1は、補正前の請求項1に係る発明の発明特定事項である「複数のビット線」について、「前記複数のビット線を前記ハイ電圧にチャージし、」と限定的に減縮する補正である。
そして、この補正は、本願の願書に最初に添付した明細書(以下「当初明細書」という。また、本願の願書に最初に添付した明細書、特許請求の範囲又は図面を「当初明細書等」という。)の【0018】段落の記載に基づく補正である。
したがって、補正事項a-1は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において、新たな技術的事項を導入しないものであり、平成14年法律第24号改正附則第2条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第3項(以下「特許法第17条の2第3項」という。)に規定された新規事項の追加禁止の要件を満たしており、平成14年法律第24号改正附則第2条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第4項の規定特許法第17条の2第4項第2号に掲げる特許請求の範囲の減縮を目的とするものである。

(3-1-2)補正事項a-2について
補正事項a-2は、補正前の請求項1に係る発明の発明特定事項である「リードアンプ」について、「前記リードアンプは、ソースが前記スイッチを介して前記第2電源に接続され、ドレインが前記対応するビット線に接続されるnチャネル型トランジスタを有する、」と限定的に減縮する補正である。
そして、この補正は、当初明細書の【0017】段落及び図7の記載に基づく補正である。
したがって、補正事項a-2は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において、新たな技術的事項を導入しないものであり、特許法第17条の2第3項に規定された新規事項の追加禁止の要件を満たしており、特許法第17条の2第4項第2号に掲げる特許請求の範囲の減縮を目的とするものである。

(3-2)補正事項bについて
(3-2-1)補正事項b-1について
補正事項b-1は、補正前の請求項2に係る発明の発明特定事項である「複数のビット線」について、「前記複数のビット線を前記ハイ電圧にチャージし、」と限定的に減縮する補正である。
そして、この補正は、当初明細書の【0018】段落の記載に基づく補正である。
したがって、補正事項b-1は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において、新たな技術的事項を導入しないものであり、特許法第17条の2第3項に規定された新規事項の追加禁止の要件を満たしており、特許法第17条の2第4項第2号に掲げる特許請求の範囲の減縮を目的とするものである。

(3-2-2)補正事項b-2について
補正事項b-2は、補正前の請求項2に係る発明の発明特定事項である「ライトアンプ」について、「前記ライトアンプは、ソースが前記スイッチを介して前記第2電源に接続され、ドレインが前記対応するビット線に接続されるnチャネル型トランジスタを有する、」と限定的に減縮する補正である。
そして、この補正は、当初明細書の【0017】段落及び図7の記載に基づく補正である。
したがって、補正事項b-2は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において、新たな技術的事項を導入しないものであり、特許法第17条の2第3項に規定された新規事項の追加禁止の要件を満たしており、特許法第17条の2第4項第2号に掲げる特許請求の範囲の減縮を目的とするものである。

(3-3)補正事項cについて
補正事項cは、特許法第17条の2第4項第1号に掲げる請求項の削除を目的とするものである。

(3-4)補正事項dについて
(3-4-1)補正事項d-1について
補正事項d-1は、補正前の請求項4に係る発明の発明特定事項である「複数のビット線」について、「前記複数のビット線を前記ハイ電圧にチャージし、」と限定的に減縮する補正である。
そして、この補正は、当初明細書の【0018】段落の記載に基づく補正である。
したがって、補正事項d-1は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において、新たな技術的事項を導入しないものであり、特許法第17条の2第3項に規定された新規事項の追加禁止の要件を満たしており、特許法第17条の2第4項第2号に掲げる特許請求の範囲の減縮を目的とするものである。

(3-4-2)補正事項d-2について
補正事項d-2は、補正前の請求項4に係る発明の発明特定事項である「リードアンプ」について、「前記リードアンプは、ソースが前記スイッチを介して前記第2電源に接続され、ドレインが前記対応するビット線に接続されるnチャネル型トランジスタを有する、」と限定的に減縮する補正である。
そして、この補正は、当初明細書の【0017】段落及び図7の記載に基づく補正である。
したがって、補正事項d-2は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において、新たな技術的事項を導入しないものであり、特許法第17条の2第3項に規定された新規事項の追加禁止の要件を満たしており、特許法第17条の2第4項第2号に掲げる特許請求の範囲の減縮を目的とするものである。

(3-5)新規事項追加の有無及び補正の目的の適否についてのまとめ
以上、検討したとおりであるから、本件補正は、特許法第17条の2第3項及び第4項に規定する要件を満たすものである。

(4)独立特許要件について
(4-1)はじめに
上記(3)において検討したとおり、本件補正は、特許法第17条の2第4項第2号に掲げる特許請求の範囲の減縮を目的とする補正を含むものであるから、本件補正が、平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第5項(以下「特許法第17条の2第5項」という。)において準用する同法第126条第5項の規定に適合するか否かについて、検討する。

(4-2)補正後の請求項1に係る発明
本件補正による補正後の請求項1に係る発明(以下「補正後の発明」という。)は、平成25年3月1日になされた手続補正により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項1に記載されている事項により特定される上記2.(1)の補正後の請求項1として記載したとおりのものである。

(4-3)引用刊行物に記載された事項及び発明
(4-3-1)原査定の拒絶の理由に引用され、本願の出願日前に日本国内において頒布された特開平7-254284号公報(以下「引用刊行物」という。)には、図1、2及び9とともに、以下の事項が記載されている。なお、下線は、当審において付与したものである(以下、同じ。)。

「【0001】
【産業上の利用分野】本発明は、半導体メモリ装置に関し、特に非活性状態における消費電力を増加させることなく高速動作を実現する半導体メモリ装置に関するものである。
【0002】
【従来の技術】従来の半導体メモリ装置は、図9に示すような構成となっている。同図において、1は複数のメモリセル4(当審注:「メモリセル5」の誤記と認められる。)が縦横に配置されたメモリセルアレイ、2は所定のメモリセル5を選択し、データの書き込みおよび読み出し動作を制御する周辺回路、WLはメモリセル50選択する(当審注:「メモリセル5を選択する」の誤記と認められる。)ための選択信号を伝送するワード線、BLは選択されたメモリセル5との間でデータを伝送するビット線、3はメモリセルアレイ1および周辺回路2に共通に供給されている電源電圧V_(CC)の電源線、4は接地電位に接続されている接地線である。今、任意のアドレス信号が半導体メモリ装置に入力された場合、周辺回路2から入力されたアドレス信号に基づき所定のワード線WLに選択信号が出力され、これにより選択状態となったメモリセル5に対してビット線BLを介してデータの書き込みおよび読み出しが実施される。
【0003】図10は、一般的なメモリセルを示す回路図であり、同図において、6,7は互いの入出力が交差するように逆向きに並列接続されることにより1ビットのデータを記憶するフリップ・フロップを構成するインバータ、Q1,Q2はこれらインバータ6,7の両端と一対のビット線BL0,BL1とをワード線WLからの選択信号に基づき接続制御するNchMOSトランジスタであり、ビット線BL0,BL1はそれぞれプリチャージトランジスタまたは負荷素子によって電源電圧V_(CC)側にプルアップされている。今、インバータ6の出力が低レベル「L」、またインバータ7の出力が高レベル「H」となっている場合、ワード線WLからの選択信号「H」に基づいてNchMOSトランジスタQ1,Q2が導通状態となり、ビット線BL1からNchMOSトランジスタQ2を介してインバータ6に電流Iが流入し、ビット線BL1の電圧レベルが低下する。
【0004】一方、インバータ7の出力は「H」であるため電源電圧V_(CC)側にプルアップされているビット線BL0の電圧レベルは変化しない。これにより、インバータ6,7の出力がそれぞれビット線BL1,BL0に差動信号として出力され、周辺回路2はビット線BL0,BL1の電圧レベルの差を検出することにより記憶データを読み出すものとなる。また、書き込み動作時には、ワード線WLの選択信号によりNchMOSトランジスタQ1,Q2を導通状態とするとともに、ビット線BL0,BL1に異なるレベルの差動信号を出力し、これによりインバータ6,7からなるフリップ・フロップはいずれかの安定状態に設定されて1ビットのデータを記憶するものとなる。」
「【0007】従来、このような半導体メモリ装置において、携帯端末などに搭載されるような場合には、電池の重量や容積などから低い電源電圧における動作が要求されており、MOSトランジスタから構成される半導体メモリ装置の持つ特性、すなわち書き込みまたは読み出し動作の速度が、電源電圧とMOSトランジスタのしきい値電圧と密接な関係があり、電源電圧が高くなるほど、またしきい値電圧がその絶対値において小さくなればなるほど高速化されるという特性から、低電源電圧において十分な動作速度を得るために、低しきい値電圧を有するMOSトランジスタを用いて半導体メモリ装置を構成するものとなっていた。
【0008】
【発明が解決しようとする課題】従って、このような従来の半導体メモリ装置では、単に低しきい値電圧を有するMOSトランジスタにより構成するものであり、低しきい値電圧のMOSトランジスタのリーク電流により、消費電流が増大するという問題点があった。すなわち、MOSトランジスタは、非導通時においてソース-ドレイン間にリーク電流が発生するものであり、このリーク電流はMOSトランジスタのしきい値の低下に応じて指数関数的に増加するため、半導体メモリ装置において書き込み/読み出し動作が行われていない非活性状態であっても消費電力が著しく増大し、電池の寿命を低下させるという問題点があった。本発明はこのような課題を解決するためのものであり、書き込み/読み出し時には高速動作できるとともに、非活性状態における消費電力を低減できる半導体メモリ装置を提供することを目的としている。」
「【0011】
【実施例】次に、本発明について図面を参照して説明する。図1は本発明の一実施例である半導体メモリ装置を示すブロック構成図である。同図において、1はメモリセルアレイ、2は周辺回路、3は電源電圧V_(CC)に接続されている電源線、31は周辺回路2の疑似電源線であり、スイッチSW1を介して電源線3に接続される。4は接地線、WLはワード線、BLはビット線である。メモリセル5は、前述の図10で示した構成と同様であり、非活性状態で電源電圧V_(CC)から接地電位に流れるリーク電流を抑制するため、ワード線WLの選択信号に応じて導通状態となるMOSトランジスタQ1およびQ2には、しきい値電圧がその絶対値において高いMOSトランジスタが用いられている。
【0012】また周辺回路2は、データ書き込み/読み込み時における高速動作を実現するため、しきい値電圧の低いMOSトランジスタで構成されている。電源電圧V_(CC)は、メモリセルアレイ1側と周辺回路2側に分割供給されており、メモリセルアレイ1にはデータ記憶保持のため電源線3により常時電源電圧が供給されている。一方、周辺回路2側には、周辺回路2内の電源線である疑似電源線31との間にスイッチSW1が設けられており、このスイッチSW1を導通状態に制御することにより、周辺回路2へ電源電圧V_(CC)が供給され、半導体メモリ装置は非活性状態から活性状態となり、データの書き込み/読み出し動作が可能となる。
【0013】従って、活性状態においては、スイッチSW1が導通状態となって周辺回路2に電源電圧V_(CC)が供給されて、しきい値電圧の低いMOSトランジスタで構成された周辺回路2により高速に書き込み/読み出しが行われ、また非活性状態においては、スイッチSW1が非導通状態となって周辺回路2への電源電圧V_(CC)の供給が停止されるため、リーク電流が比較的大きい低しきい値電圧のMOSトランジスタで構成された周辺回路2における消費電力が抑制される。
【0014】次に、図2を参照して本発明の第2の実施例について説明する。図2は、本発明の第2の実施例である半導体メモリ装置を示すブロック構成図であり、同図において、前述の説明(図1参照)と同じまたは同等部分には同一符号を付してある。図2において、41は周辺回路2側の疑似接地線であり、スイッチSW2を介して接地線4に接続されている。
【0015】これは、非活性状態における周辺回路2への電源供給を停止する手段として、前述(図1)では電源電圧V_(CC)側にスイッチSW1を設けたのに対して、活性状態で導通状態となり、非活性状態で非導通状態となるスイッチSW2を接地電位側に設けたものである。従って、前述と同様に、活性状態においては、スイッチSW2が導通状態となって周辺回路2に接地電位が供給されて、しきい値電圧の低いMOSトランジスタで構成された周辺回路2により高速に書き込み/読み出しが行われ、また非活性状態においては、スイッチSW2が非導通状態となって周辺回路2への接地電位の供給が停止されるため、リーク電流が比較的大きい低しきい値電圧のMOSトランジスタで構成された周辺回路2における消費電力が抑制される。」

(4-3-2)そうすると、引用刊行物には、以下の発明(以下「刊行物発明」という。)が記載されているものと認められる。

「複数のメモリセル5が縦横に配置されたメモリセルアレイ1と、
所定のメモリセル5を選択し、データの書き込みおよび読み出し動作を制御する周辺回路2と、
前記所定のメモリセル5を選択するための選択信号を伝送するワード線WLと、
選択された前記メモリセル5との間でデータを伝送するビット線BLと、
前記メモリセルアレイ1および周辺回路2に共通に供給されている電源電圧V_(CC)の電源線3と、
接地電位に接続されている接地線4と、
スイッチSW2を介して前記接地線4に接続された、前記周辺回路2側の疑似接地線41とを有し、
書き込み/読み出し動作が行われていない非活性状態においては、前記周辺回路2に電源電圧V_(CC)が供給され、前記スイッチSW2が非導通状態となって前記周辺回路2への接地電位の供給が停止される
半導体メモリ装置。」

(4-4)対比
(4-4-1)刊行物発明の「メモリセル5」と、補正後の発明の「スタティックメモリセル」は、「メモリセル」という点で共通するから、引用刊行物の「複数のメモリセル4が縦横に配置されたメモリセルアレイ1」と、補正後の発明の「スタティックメモリセルがアレイ状に配列されたメモリセルアレイ」は、「メモリセルがアレイ状に配列されたメモリセルアレイ」という点で共通する。

(4-4-2)刊行物発明の「ワード線WL」は、補正後の発明の「ワード線」に相当する。そして、刊行物発明において、「ワード線WL」が複数あること、「ワード線WL」が「メモリセル4」に接続されていることは明らかである。

(4-4-3)刊行物発明の「ビット線BL」は、補正後の発明の「ビット線」に相当する。そして、刊行物発明において、「ビット線BL」が複数あること、「ビット線BL」が「メモリセル4」に接続されていることは明らかである。

(4-4-4)刊行物発明の「データの書き込みおよび読み出し動作を制御する周辺回路2」と、補正後の発明の「リードアンプ」とは、「データの読み出し動作を制御する周辺回路」という点で共通する。そして、刊行物発明において、対応する「ビット線BL」が「周辺回路2」に接続されていることは明らかである。

(4-4-5)刊行物発明の「電源電圧V_(CC)の電源線3」は、補正後の「ハイ電圧を供給する第1電源線」に相当する。そして、刊行物発明において、「電源電圧V_(CC)の電源線3」が、「周辺回路2」に「電源電圧V_(CC)」を供給することは明らかである。

(4-4-6)刊行物発明の「接地電位に接続されている接地線4」は、補正後の発明の「ロウ電圧を供給する第2電源線」に相当する。

(4-4-7)刊行物発明の「スイッチSW2」は、補正後の発明の「スイッチ」に相当する。そして、刊行物発明において、「スイッチSW2」が、「接地線4」と「周辺回路2」との間に接続されていることは明らかである。

(4-4-8)刊行物発明において、「書き込み/読み出し動作」が、「メモリセル5」に対して行われることは明らかである。そして、上記(4-4-1)で述べたように、刊行物発明の「メモリセル4」と、補正後の発明の「スタティックメモリセル」は、「メモリセル」という点で共通するから、刊行物発明の「書き込み/読み出し動作が行われていない非活性状態」と、補正後の発明の「スタティックメモリセルへの読出しおよび書き込み動作が行なわれないスタンバイ状態」とは、「メモリセルへの読出しおよび書き込み動作が行なわれないスタンバイ状態」という点で共通する。

(4-4-9)上記(4-4-4)で述べたように、刊行物発明の「データの書き込みおよび読み出し動作を制御する周辺回路2」と、補正後の発明の「リードアンプ」とは、「データの読み出し動作を制御する周辺回路」という点で共通するから、刊行物発明の「周辺回路2に電源電圧V_(CC)が供給され、前記スイッチSW2が非導通状態となって前記周辺回路2への接地電位の供給が停止される」ことと、補正後の発明の「前記スイッチにより前記リードアンプへの前記ロウ電圧の供給を遮断し、前記第1電源線から前記リードアンプへ前記ハイ電圧を供給」することとは、「スイッチによりデータの読み出し動作を制御する周辺回路への前記ロウ電圧の供給を遮断し、前記第1電源線から前記データの読み出し動作を制御する周辺回路へ前記ハイ電圧を供給」するという点で共通する。

(4-4-10)刊行物発明の「半導体メモリ装置」は、補正後の発明の「半導体装置」に相当する。

(4-4-11)そうすると、補正後の発明と刊行物発明とは、
「メモリセルがアレイ状に配列されたメモリセルアレイと、
対応する前記メモリセルに接続された複数のワード線と、
対応する前記メモリセルに接続された複数のビット線と、
対応するビット線に接続されたデータの読み出し動作を制御する周辺回路と、
前記データの読み出し動作を制御する周辺回路にハイ電圧を供給する第1電源線と、
ロウ電圧を供給する第2電源線と、
前記第2電源線と前記データの読み出し動作を制御する周辺回路との間に接続されたスイッチとを有し、
前記メモリセルへの読出しおよび書き込み動作が行なわれないスタンバイ状態において、前記スイッチにより前記データの読み出し動作を制御する周辺回路への前記ロウ電圧の供給を遮断し、前記第1電源線から前記データの読み出し動作を制御する周辺回路へ前記ハイ電圧を供給する、
半導体装置。」
である点で一致し、次の4点で相違する。

(相違点1)補正後の発明の「メモリセル」では、「スタティックメモリセルがアレイ状に配列され」ているのに対し、刊行物発明では、「メモリセルアレイ1」において「縦横に配置された」「メモリセル5」が、どのようなメモリセルであるか具体的に特定されていない点。

(相違点2)補正後の発明では、「対応するビット線に接続されたリードアンプ」を有しており、「第1電源線」が、「リードアンプにハイ電圧を供給」し、「スイッチ」が、「前記第2電源線と前記リードアンプとの間に接続され」ているのに対し、刊行物発明では、「データの書き込みおよび読み出し動作を制御する周辺回路2」に含まれる具体的な回路について特定されておらず、「電源電圧V_(CC)の電源線3」、「スイッチSW2」についても、そのような特定がなされていない点。

(相違点3)補正後の発明では、「前記スタティックメモリセルへの読出しおよび書き込み動作が行なわれないスタンバイ状態において、」「スタティックメモリセルのデータが保持され、」「前記複数のビット線を前記ハイ電圧にチャージし」ているのに対し、刊行物発明では、「書き込み/読み出し動作が行われていない非活性状態において」、そのような特定がなされていない点。

(相違点4)補正後の発明では、「前記リードアンプは、ソースが前記スイッチを介して前記第2電源に接続され、ドレインが前記対応するビット線に接続されるnチャネル型トランジスタを有する」のに対し、刊行物発明では、そのような特定がなされていない点。

(4-5)判断
以下、上記相違点について、検討する。
(4-5-1)相違点1について
引用刊行物の【0003】段落の「図10は、一般的なメモリセルを示す回路図であり、同図において、6,7は互いの入出力が交差するように逆向きに並列接続されることにより1ビットのデータを記憶するフリップ・フロップを構成するインバータ、Q1,Q2はこれらインバータ6,7の両端と一対のビット線BL0,BL1とをワード線WLからの選択信号に基づき接続制御するNchMOSトランジスタであり、ビット線BL0,BL1はそれぞれプリチャージトランジスタまたは負荷素子によって電源電圧V_(CC)側にプルアップされている。・・・」の記載から、引用刊行物の図10には、一般的なメモリセルとして、フリップ・フロップ型のスタティックメモリセル(SRAM)が記載されているものと認められ、刊行物発明のメモリセルとして、一般的なスタティックメモリを採用することにより、補正後の発明のように、「スタティックメモリセルがアレイ状に配列されたメモリセルアレイ」とすることは、当業者が必要に応じて、適宜なし得たことである。
よって、相違点1は、当業者が容易になし得た範囲に含まれる程度のものである。

(4-5-2)相違点2及び4について
SRAMの周辺回路にセンスアンプが含まれることは、以下の周知例1に記載されているように、従来から周知の技術である。そして、センスアンプが、補正後の発明のリードアンプに相当することは、明らかである

(ア)周知例1
本願の出願日前に日本国内において頒布された特開2001-15704号公報には、図3とともに、以下の事項が記載されている。
「【0017】
図3にSRAMの周辺回路(デコーダ及びワードドライバ31、プリチャージ用MOS32、メモリセル33及びセンスアンプ34)を含めた回路図を示す。前記ではメモリセルのトランジスタを以下に構成するか述べたが、ここでは周辺回路との関係について述べる。SRAM回路は、特に高速性が重視される回路である。そこで、メモリセル33については、上述したように電気的な安定のために論理回路領域2で用いられている高しきい値のトランジスタで構成し、その他の回路部分(デコーダ及びワードドライバ31、プリチャージ用MOS32、センスアンプ34)は論理回路領域2で用いられている低しきい値のトランジスタと同じ構成のトランジスタで構成する。これにより、SRAM回路の高速動作が確保される。特に高速性が要求されるセンスアンプ34はSRAMメモリセルより低くする必要がある。」
図3から、センスアンプ34には、電源電圧V_(CC)(補正後の発明の「ハイ電圧」に相当)が印加されていること、接地電位(補正後の発明の「ロウ電圧」に相当)が印加されていること、また、CMOSインバーターを構成するnチャネル型MOSトランジスタのソース/ドレインの一方がビット線を介して電源電圧V_(CC)へ、他方が接地電位に接続されていることが見て取れる。

そうすると、刊行物発明における「周辺回路2」を構成するものとして、補正後の発明の「リードアンプ」に相当する周知の「センスアンプ」を適用し、さらに、電源線3から電源電圧V_(CC)を、接地線4からスイッチSW2を介して疑似接地線41に接地電位を印加する構成とすることにより、補正後の発明のように、「対応するビット線に接続されたリードアンプと、前記リードアンプにハイ電圧を供給する第1電源線と、」「前記第2電源線と前記リードアンプとの間に接続されたスイッチとを有し、」「前記リードアンプは、ソースが前記スイッチを介して前記第2電源に接続され、ドレインが前記対応するビット線に接続されるnチャネル型トランジスタを有する」構成とすることは、当業者が必要に応じて、適宜なし得たことである。
よって、相違点2及び4は、当業者が容易になし得た範囲に含まれる程度のものである。

(4-5-3)相違点3について
一般に、スタティックランダムアクセスメモリ(SRAM)において、データの読み出し及び書き込み動作が行われないスタンバイ状態で、メモリセルのデータが保持され、ビット線を電源電圧にプリチャージすることは、以下の周知例2及び3に記載されているように、従来から周知の技術である。

(イ)周知例2
本願の出願日前に日本国内において頒布された特開2000-298986号公報には、図2とともに、以下の事項が記載されている。
「【0026】<第1の実施の形態>図2は、本発明の第1の実施の形態の回路構成を示す図である。ここでは、ワード線駆動電源回路10、行デコーダ30に含まれるワード線駆動回路50及びセルアレイ20に含まれるSRAMセル60の構成例を示している。」
「【0032】次に、動作について説明する。図2に示したように、抵抗負荷素子を持たず、2個のN型駆動トランジスタQn1,Qn2と、2個のP型選択トランジスタQp1,Qp2によって構成されるSRAMセル(無負荷型CMOS4トランジスタSRAMセル)60は、スタンバイ状態では、ビット線BL1が電源電圧にプリチャージされており、ワード線WL1が電源電位にある状態で、P型選択トランジスタQp1,Qp2を流れるオフリーク電流によって“High”側の電位を保持する。よって、いかなる状態でもP型選択トランジスタQp1,Qp2のオフ電流I_(OFF-P )が、全てのモードのリーク電流を含めたN型駆動トランジスタQn1,Qn2のオフ電流I_(OFF-N )よりも大きいことがデータ保持の必要条件となる。」

(ウ)周知例3
本願の出願日前に日本国内において頒布された特開平8-321177号公報には、図3とともに、以下の事項が記載されている。
「【0033】
【実施例】
(第一実施例)以下、本発明を具体化した第一実施例を図1?図11に従って説明する。
【0034】図3に示すように、SRAM1には、メモリセルアレイ(メモリセルマトリックス)2が設けられている。メモリセルアレイ2は二次元(行方向と列方向)に配列されたメモリセル3から構成されている。メモリセルアレイ2のうち、行方向(図3では横方向)に配列されたメモリセル3はワード線WLに接続され、列方向(図3では縦方向)に配列されたメモリセル3はビット線BLと反転ビット線バーBL間に接続されている。ビット線BLと反転ビット線バーBLとで1組のビット線対BL,バーBLを構成している。」
「【0039】また、各ビット線対BL,バーBLは、各プリチャージ回路11を介して高電位側電源Vccに接続されている。各プリチャージ回路11は、一対のNMOSトランジスタにより構成されている。その一対のNMOSトランジスタのゲート端子は互いに接続されるとともに、チップイネーブル信号バーCEが入力されている。従って、アクティブの時には各プリチャージ回路11はオフとなって各ビット線対BL,バーBLは高電位側電源V_(cc)と切り離され、スタンバイのときには各プリチャージ回路11はオンとなって各ビット線対BL,バーBLは高電位側電源V_(cc)と接続される。その結果、SRAM1がスタンバイになると、各ビット線対BL,バーBLはHレベルとなるプリチャージが行われる。」

そうすると、刊行物発明において、このような周知の技術を適用することにより、補正後の発明のように、「前記スタティックメモリセルのデータが保持され、前記スタティックメモリセルへの読出しおよび書き込み動作が行なわれないスタンバイ状態において、前記複数のビット線を前記ハイ電圧にチャージ」する構成とすることは、当業者が必要に応じて、適宜なし得たことである。
よって、相違点3は、当業者が容易になし得た範囲に含まれる程度のものである。

(4-6)独立特許要件についてのまとめ
以上検討したとおり、補正後の発明と刊行物発明との相違点は、いずれも、当業者が周知技術を勘案することにより、容易に想到し得た範囲に含まれる程度のものにすぎず、補正後の発明は、引用刊行物に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により、特許出願の際、独立して特許を受けることができない。

(5)補正の却下についてのむすび
本件補正は、特許法第17条の2第4項第2号に掲げる特許請求の範囲の減縮を目的とする補正を含むものであるが、本件補正は、特許法第17条の2第5項において準用する同法第126条第5項の規定に適合しないものである。
したがって、本件補正は、特許法第159条第1項において読み替えて準用する同法第53条第1項の規定により却下すべきものである。

3.本願発明
平成25年3月1日になされた手続補正になされた手続補正は上記のとおり却下されたので、本願の請求項1ないし4に係る発明は、平成24年8月31日になされた手続補正により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項1ないし4に記載されている事項により特定されるとおりのものであって、そのうちの請求項1に係る発明(以下「本願発明」という。)は、その特許請求の範囲の請求項3に記載されている事項により特定される上記2.(1)の補正前の請求項1として記載したとおりのものである。

4.刊行物に記載された発明
これに対して、原査定の拒絶の理由に引用された刊行物には、上記2.(4-3-1)及び(4-3-2)に記載したとおりの事項及び発明が記載されているものと認められる。

5.判断
上記2.(3)において検討したとおり、補正後の請求項1に係る発明は、補正前の請求項1に係る発明の発明特定事項である「複数のビット線」及び「リードアンプ」について、各々「前記複数のビット線を前記ハイ電圧にチャージし、」及び「前記リードアンプは、ソースが前記スイッチを介して前記第2電源に接続され、ドレインが前記対応するビット線に接続されるnチャネル型トランジスタを有する、」と限定的に減縮する補正である。逆に言えば本件補正前の請求項1に係る発明(本願発明)は,補正後の発明から上記の限定をなくしたものである。
そうすると、上記2.(4)において検討したように、補正後の発明が,引用刊行物に記載された発明に基づいて、当業者が容易に発明をすることができたものであるから、本願発明も、当然に、引用刊行物に記載された発明に基づいて、当業者が容易に発明をすることができたものといえる。
したがって、本願発明は、特許法第29条第2項の規定により特許を受けることができない。

6.むすび
以上のとおりであるから、本願は、他の請求項に係る発明について検討するまでもなく、拒絶をすべきものである。
よって、結論のとおり審決する。
 
審理終結日 2013-11-12 
結審通知日 2013-11-19 
審決日 2013-12-02 
出願番号 特願2010-178272(P2010-178272)
審決分類 P 1 8・ 121- Z (G11C)
P 1 8・ 575- Z (G11C)
最終処分 不成立  
前審関与審査官 園田 康弘  
特許庁審判長 鈴木 匡明
特許庁審判官 近藤 幸浩
小野田 誠
発明の名称 半導体装置  
代理人 ポレール特許業務法人  

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