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| 審決分類 |
審判 査定不服 2項進歩性 取り消して特許、登録 H01L |
|---|---|
| 管理番号 | 1284648 |
| 審判番号 | 不服2013-18114 |
| 総通号数 | 172 |
| 発行国 | 日本国特許庁(JP) |
| 公報種別 | 特許審決公報 |
| 発行日 | 2014-04-25 |
| 種別 | 拒絶査定不服の審決 |
| 審判請求日 | 2013-09-19 |
| 確定日 | 2014-02-26 |
| 事件の表示 | 特願2008-124987「多層シリコン半導体ウェーハ及びその作製方法」拒絶査定不服審判事件〔平成21年11月26日出願公開、特開2009-277713、請求項の数(6)〕について、次のとおり審決する。 |
| 結論 | 原査定を取り消す。 本願の発明は、特許すべきものとする。 |
| 理由 |
第1 手続の経緯 本願は、平成20年5月12日の出願であって、平成25年4月11日付けで拒絶理由が通知され、同年6月7日に意見書及び手続補正書が提出され、同年6月24日付けで拒絶査定がされ、これに対し、同年9月19日に拒絶査定不服審判が請求されたものである。 第2 本願発明 本願の請求項1?6に係る発明(以下、本願の請求項1?6に係る発明は、それぞれ「本願発明1」?「本願発明6」という。)は、平成25年6月7日に提出された手続補正書により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項1?6に記載されている事項により特定されるとおりのものであり、そのうちの本願発明1及び本願発明4は、それぞれその請求項1及び請求項4に記載されている事項により特定される次のとおりのものである。 「【請求項1】 デバイス形成済みのシリコン半導体ウェーハの裏面を研磨して薄膜化し、前記薄膜化したシリコン半導体ウェーハの裏面研磨面に金属膜を形成して個別のシリコン半導体ウェーハを作製し、前記デバイス形成済でかつ裏面に温度をウェーハに与えない方法で金属膜を形成した個別のシリコン半導体ウェーハの複数枚を積層して作製された多層シリコン半導体ウェーハであって、当該積層した各層がそれぞれ個別のデバイス及び金属膜を具備し、前記金属膜が除去対象不純物を十分固溶できるだけの溶解度を持ち、シリコン中の拡散係数が400℃において1×10^(-15)cm^(2)/ｓec以下のものであり、かつ薄層の多層構造であってもゲッタリング能力を有することを特徴とする多層シリコン半導体ウェーハ。」 「【請求項4】 デバイス形成済みのシリコン半導体ウェーハの裏面を研磨し薄膜化する工程と、前記薄膜化したシリコン半導体ウェーハの裏面研磨面に温度をウェーハに与えない方法で金属膜を形成して個別のシリコン半導体ウェーハを作製する工程と、前記デバイス形成済でかつ裏面に金属膜を形成した個別のシリコン半導体ウェーハの複数枚を積層する工程と、を有し、当該積層した各層がそれぞれ個別のデバイス及び金属膜を具備し、前記金属膜が除去対象不純物を十分固溶できるだけの溶解度を持ち、シリコン中の拡散係数が400℃において1×10^(-15)cm^(2)/ｓec以下のものであり、かつ薄層の多層構造であってもゲッタリング能力を有する多層シリコン半導体ウェーハを作製することを特徴とする多層シリコン半導体ウェーハの作製方法。」 第3 原査定の理由の概要 本願発明1?本願発明6は、その出願前に日本国内又は外国において、頒布された下記の刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基いて、その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許を受けることができない。 記 1.引用文献1:特開2006-41258号公報 2.引用文献2:特開2002-313795号公報 第4 当審の判断 1 引用例の記載と引用発明 (1)引用例1:特開2006-41258号公報 原査定の拒絶の理由で引用された、本願の出願前に国内において頒布された刊行物である特開2006-41258号公報(以下「引用例1」という。)には、「ゲッタリング層を有する半導体チップとその製造方法」(発明の名称)に関して、図1?図9とともに、以下の事項が記載されている(下線は当審で付加した。以下同じ。)。 ア 「【請求項9】 半導体チップの裏面を、シリカ材を用いて機械的研磨してダメージ層を形成することにより、前記半導体チップの裏面にゲッタリング層を形成することを特徴とする半導体チップの製造方法。 【請求項10】 半導体チップの裏面を、研削器具を用いて研削してダメージ層を形成することにより、前記半導体チップの裏面にゲッタリング層を形成することを特徴とする半導体チップの製造方法。 【請求項11】 半導体チップの裏面にイオン注入してダメージ層を形成することにより、前記半導体チップの裏面にゲッタリング層を形成することを特徴とする半導体チップの製造方法。 【請求項12】 半導体チップの裏面に多結晶シリコン膜又はシリコン窒化膜からなる薄膜を形成することにより、前記半導体チップの裏面にゲッタリング層を形成することを特徴とする半導体チップの製造方法。 【請求項13】 ウェハを熱処理して前記ウェハの内部の結晶欠陥の密度が1×10^(4)個/cm^(2)以上となるように結晶欠陥層を形成する工程と、 前記ウェハをダイシングして結晶欠陥の密度が1×10^(4)個/cm^(2)以上となる半導体チップを形成する工程と、 を含むことを特徴とする半導体チップの製造方法。」 イ「【技術分野】 【0001】 本発明は、重金属等の不純物を除去するためのゲッタリング層を有する半導体チップおよびその製造方法に関する。 【背景技術】 【0002】 半導体装置の製造において、銅やニッケルなどによる重金属汚染はゲート絶縁膜破壊や素子の信頼性の劣化を招き、デバイスの歩留まりを低下させる原因の一つとなっている。この重金属汚染は、ウェハの表面にトランジスタ等を含む素子層を形成する工程(前工程)のみならず、ウェハをダイシングして半導体チップをパッケージに組み立てる工程(後工程)においても発生する。 重金属汚染を防止するためには、重金属を除去(ゲッタリング)するゲッタリング層をウェハ又は半導体チップの一部に予め形成しておくことが効果的である(例えば、特許文献1、2参照)。」 ウ 「【発明が解決しようとする課題】 【0003】 MCP(Multi Chip Package)のように複数の半導体チップを積層した構造のパッケージを用いる場合、デバイスを高集積化するためには、後工程において個々の半導体チップの厚みを薄くする必要がある。 【0004】 そうすると、前工程においてウェハの内部や裏面に形成されていたゲッタリング層は消失若しくは薄膜化するため、後工程において重金属により素子層が汚染され、ゲート絶縁膜の不良などによりデバイスの歩留まりを低下させるという問題があった。 【0005】 本発明は上記課題を解決するためになされたもので、後工程において重金属をゲッタリングできるように、半導体チップの裏面にゲッタリング層を形成するようにした半導体チップおよびその製造方法を提供することを目的とする。」 エ 「【発明の効果】 【0008】 本発明によれば、後工程において重金属をゲッタリングできるように、半導体チップの裏面にゲッタリング層を形成するようにした半導体チップおよびその製造方法を得ることができる。」 オ 「【発明を実施するための最良の形態】 【0009】 半導体装置の製造は、ウェハの表面にトランジスタ等を含む素子層を形成して、電気的測定を行うまでの工程(以下、これらの工程を「前工程」という)と、ダイシングによりウェハから半導体チップを切り出して、パッケージに組み立てるまでの工程(以下、これらの工程を「後工程」という)を経て完了する。このパッケージとしては様々な種類があるが、デバイスの高集積化のため、複数の半導体チップを積層してなるマルチチップパッケージ(Multi Chip Package;以下、「MCP」という)が広く用いられている。 以下、図面を参照しながら本発明の実施の形態について説明する。なお、各図において同一または相当する部分には同一符号を付して、その説明を簡略化ないし省略する。」 カ 「【0010】 実施の形態1. 本実施の形態では、表面にトランジスタ等を含む素子層が形成され、裏面がMCP基板などの下地部材に接合される半導体チップであって、裏面にゲッタリング層が形成された半導体チップおよびその製造方法について説明する。 【0011】 まず、図示しないが、前工程において厚さ700?750μmのウェハの表面にトランジスタ等を含む素子層(2?3μm)を形成し、G/W(Good chip/Wafer)などの電気的測定を行う。 次に、ウェハの裏面(素子層が形成されている面と反対の面)を削り、ウェハの厚みが100μm以下、例えば90μm程度となるようにする。これにより、後に形成する半導体チップの厚みをMCPに対応させることができる。 そして、ダイシングによりウェハから半導体チップを切り出す。このとき、半導体チップの厚みは90μm程度となっている。 【0012】 図1は、後工程においてダイシングによりウェハから半導体チップAを切り出した後の、半導体チップAの断面図である。半導体チップAの全体の厚みTは90μm程度である。半導体基板1の表面にトランジスタ等を含む素子層2が形成され、半導体チップAの裏面に重金属を捕捉するためのゲッタリング層3が形成されている。このゲッタリング層3は、機械的研磨、研削又はイオン注入により形成されたダメージ層の他に、多結晶シリコン膜又はシリコン窒化膜からなる薄膜であっても良い。 【0013】 このように、表面にトランジスタ等を含む素子層2が形成され、裏面がMCP基板などの下地部材に接合される半導体チップAにおいて、半導体チップAの裏面にゲッタリング層3を形成するようにした。これにより、後工程において重金属をゲッタリングすることができる。 この後、図示しないが、複数の半導体チップAをMCPに組み立てる。このとき、半導体チップAの厚みを100μm以下としたので、MCPに対応させることができ、パッケージ全体の厚さを薄くすることができる。これにより、デバイスを高集積化することができる。 【0014】 次に、図1に示したゲッタリング層3を形成する例として、半導体チップAの裏面にダメージ層を形成する例を示す。 例えば、二酸化シリコン(SiO_(2))を成分とする数μmの砥粒からなるシリカ材を用いて、半導体チップAの裏面を機械的研磨して、図2に示すように半導体チップAの裏面に深さ2?3μmの溝3bを形成する。 このようにして、半導体チップAの裏面に溝3bを有するダメージ層3a(ゲッタリング層)を形成することができる。これにより、凹凸形状が均一なゲッタリング層を形成することができる。 【0015】 …(略)… 【0016】 ここで、MCPを組み立てる前にウェハの裏面又は半導体チップの裏面を削り、厚みを薄くすると、前工程においてウェハの内部や裏面に予め形成されていたゲッタリング層は消失するか、薄くなるおそれがある。また、半導体チップの厚みが薄くなるほど、裏面からの金属汚染の影響を受けやすくなってしまう。 しかし、本実施の形態に示したように、半導体チップAの裏面にゲッタリング層3を形成することにより、半導体チップAの厚みが100μm以下となっても、後工程において重金属をゲッタリングすることができる。 【0017】 次に、半導体チップAの裏面にゲッタリング層3を形成した場合と、形成しない場合とにおいて、MCPを組み立てた後のデバイス不良率(これが小さいほどデバイスの歩留まりが大きくなる)を比較した。 この結果、ゲッタリング層を形成しない場合はデバイス不良率が61%であるのに対し、ゲッタリング層3を形成した場合はデバイス不良率が0.7%程度に抑えられることが分かった。 【0018】 …(略)… 【0019】 また、本実施の形態では、半導体チップAの裏面を、シリカ材を用いて機械的研磨してダメージ層3aを形成することにより、半導体チップAの裏面にゲッタリング層3を形成するようにした。これにより、凹凸形状が均一なゲッタリング層を形成することができる。 また、あるいは半導体チップAの裏面を、研削器具を用いて研削してダメージ層3aを形成することにより、半導体チップAの裏面にゲッタリング層3を形成するようにした。これにより、簡易な方法でゲッタリング層を形成することができる。」 キ 「【0020】 実施の形態2. 本実施の形態では、実施の形態1で説明したゲッタリング層3を形成する例として、ダメージ層をイオン注入により形成する例について説明する。 【0021】 図4は、図1に示したゲッタリング層3として、半導体チップAの裏面にイオン注入によりダメージ層3cを形成した後の、半導体チップAの断面図である(図4では説明の便宜上、半導体チップAの裏面を上側とした)。 このダメージ層3cは、例えばAｒ^(+)、P^(+)、BF_(2)などのイオン種を用いて、注入エネルギー50?100KeV相当で、打ち込み量1×10^(13)?1×10^(14)atoms/cm^(2)のイオン注入により形成することができる。 【0022】 …(略)… 【0023】 以上説明したように、本実施の形態では、半導体チップAの裏面に形成されるゲッタリング層3を、半導体チップAの裏面にイオン注入により形成したダメージ層3cとした。これにより、実施の形態1で得られる効果に加えて、必要に応じてゲッタリング能力を向上させることができる。」 ク 「【0025】 実施の形態3. 本実施の形態では、実施の形態1で説明したゲッタリング層3を形成する例として、薄膜を形成する例について説明する。 【0026】 図5は、図1に示したゲッタリング層3として、半導体チップAの裏面に薄膜3dを形成した後の、半導体チップAの断面図である。 薄膜3dとして、例えば350℃?400℃程度の低温CVDにより多結晶シリコン膜又はシリコン窒化膜を形成する。これにより、トランジスタなどの特性に影響を与えずに簡易な方法でゲッタリング層を形成することができる。 【0027】 また、薄膜3dの膜厚は1μm程度、例えば0.5?1.5μmの範囲が好適である。これは、膜厚が0.5μmより薄いと重金属を十分にゲッタリングできないおそれがあり、1.5μmより厚いと膜応力によりボンディング不良など、後工程の不良を引き起こすおそれがあるためである。 このように、半導体チップAの裏面に薄膜3dを形成することにより、均一な厚さのゲッタリング層を形成することができる。これにより、重金属に対して均一で安定したゲッタリングをすることができる。」 ケ 「【0030】 実施の形態4. 本実施の形態では、表面にトランジスタ等を含む素子層が形成され、裏面がMCP基板などの下地部材に接合される半導体チップであって、前工程において素子層を形成する前に、予めウェハ内部に結晶欠陥が形成された半導体チップおよびその製造方法について説明する。 【0031】 図6は、前工程においてウェハBの内部に結晶欠陥層4を形成した後、ウェハBの表面にエピタキシャル層5を成長させ、さらにその表面にトランジスタ等を含む素子層2を形成した後の、ウェハBの断面図である。ウェハBは、ボロンの添加により抵抗が10?15mΩcm程度で、全体の厚みT_(1)が700?750μm程度のP型シリコンウェハである。 【0032】 次に、図6に示した結晶欠陥層4、エピタキシャル層5の形成方法について説明する。 まず、第一熱処理により、ウェハBの表面から深さT_(2)(50?80μm程度)の位置に結晶欠陥層4を形成する。この第一熱処理は窒素ガスあるいはアルゴンガス雰囲気中で行い、500?600℃で1時間?2時間程度熱処理した後、900?1000℃で2時間?3時間程度の熱処理を行う2ステップとする。このとき、各ステップの温度や処理時間を調節して、ウェハBの内部に形成される結晶欠陥の密度が1×10^(4)個/cm^(2)以上となるようにする。 【0033】 次に、第二熱処理により、ウェハBの表面に厚さ5μm?10μm程度のエピタキシャル層5を形成する。この第二熱処理は、SiH_(4)(モノシラン)と水素の混合ガス雰囲気中で行い、1100?1150℃で10分程度の熱処理とする。これにより、ウェハBの表面に抵抗が2?20mΩcmのエピタキシャル層5を形成する。さらに、その表面にトランジスタ等を含む厚さ2?3μm程度の素子層2を形成する。 この後、図示しないが、ウェハBをダイシングして厚さ90μm程度の半導体チップを形成する。このとき、結晶欠陥層4は、ウェハBの表面から50?80μm程度の位置に形成されているので、ダイシングした後においても、半導体チップの全体に含まれる結晶欠陥の密度は1×10^(4)個/cm^(2)以上となっている。 このように、最終的に形成される半導体チップの全体に含まれる結晶欠陥の密度が1×10^(4)個/cm^(2)以上となるように、素子層を形成する前に予めウェハBの内部に結晶欠陥の密度が1×10^(4)個/cm^(2)以上となる結晶欠陥層を形成するようにした。 【0034】 …(略)… 【0037】 このようにして、前工程においてウェハの内部で表面から50?80μm程度の位置に、ウェハ全体に含まれる結晶欠陥の密度が1×10^(4)個/cm^(2)以上となるように結晶欠陥層を形成する。これにより、このウェハをダイシングして、厚み100μm以下の半導体チップとした後においても、その半導体チップの全体に含まれる結晶欠陥の密度が1×10^(4)個/cm^(2)以上の半導体チップを得ることができる。 【0038】 この半導体チップを用いてMCPを組み立てた後のデバイス不良率は、半導体チップの裏面にゲッタリング層を形成した場合のデバイス不良率(0.5%)とほぼ同等であった。 これは、この半導体チップに含まれる結晶欠陥が後工程においてゲッタリング効果を有するためと考えられる。 【0039】 また、本実施の形態では前工程において素子層を形成する前に、予めウェハ内部に結晶欠陥を形成して、最終的に形成される半導体チップに含まれる結晶欠陥の密度が1×10^(4)個/cm^(2)以上となるようにした。これに加えて、この半導体チップの裏面に、実施の形態1?3のいずれかで示した方法によりゲッタリング層を形成するようにしても良い。これにより、後工程におけるゲッタリング効果が向上するので、後工程におけるデバイスの歩留まりをさらに向上させることができる。 【0040】 以上説明したように、本実施の形態では、ウェハBを熱処理してその内部の結晶欠陥の密度が1×10^(4)個/cm^(2)以上となるように結晶欠陥層4を形成した後、素子層2を形成し、ウェハBをダイシングして結晶欠陥の密度が1×10^(4)個/cm^(2)以上の半導体チップを形成するようにした。 このように形成して、半導体チップの内部に結晶欠陥層を含み、且つ、その半導体チップの全体に含まれる結晶欠陥の密度が1×10^(4)個/cm^(2)以上となるようにした。 このように形成することによっても、後工程の歩留まりを向上させることができる。」 コ 「【0041】 実施の形態5. 本実施の形態では、MCPの組み立て工程において、複数の半導体チップを積層するとき、この工程におけるデバイスの歩留まりを向上させる方法について説明する。MCPは、パッケージの基板上に三つ以上の半導体チップを積層することが可能であるが、ここでは説明を簡略化するため、主に二つの半導体チップを積層する例について説明する。 【0042】 図9は、厚みの異なる二つの半導体チップを積層してなるMCPの断面図である。半田ボール6の上にMCP基板7が固定され、MCPの内部全体に樹脂8が封入されている。そしてMCP基板7の上に接着層9を介して下部半導体チップ10が固定されている。さらにその上に、接着層9およびスペーサー11を介して上部半導体チップ12が積層されている。下部半導体チップ10および上部半導体チップ12には、それぞれ配線端子13a、13bが設けられ、これらは金線14a、14bにより、それぞれMCP基板7上の配線端子15a、15bと接続されている。 【0043】 このとき、MCP基板7上の下部半導体チップの厚みが、その直上に積層された上部半導体チップの厚みよりも相対的に厚くなるように積層する。すなわち、図9に示したMCPにおいて、上部半導体チップ12の厚みをXμm、下部半導体チップ10の厚みをYμmとすると、X＜Yとなるようにする。 なお、MCPにおいて三つ以上の半導体チップを積層する場合は、MCPの基板上に固定された半導体チップの厚みが、その直上に積層される半導体チップの厚みよりも相対的に厚くなるようにする。 【0044】 …(略)… 【0046】 また、図9に示したように、MCP基板7上の下部半導体チップ10と、その直上に積層された上部半導体チップ12との間に、スペーサー11(緩衝材)として、シリコン基板又は多結晶シリコン膜を積層するようにした。例えば、抵抗率が1?100ΩcmとなるようにボロンなどのP型不純物を含んだP型シリコン基板や、リンなどのN型不純物を含んだN型シリコン基板などからなるダミーウェハを再生研磨して薄膜化したものを用いる。又は、抵抗率が1?100Ωcmの多結晶シリコン膜を用いる。これにより、MCPの組み立て工程においてスペーサー11が重金属をゲッタリングできるので、この工程におけるデバイスの歩留まりをさらに向上させることができる。 【0047】 なお、パッケージ全体を含めたデバイス高集積化のためには、MCP全体の厚さを薄くすることが好ましい。従って上記スペーサー11は薄く形成するのが好適である。ただし、薄くしすぎるとゲッタリング効果が小さくなるため、50?100μm程度の膜厚で形成する。 【0048】 また、スペーサー11は、下部半導体チップ10と上部半導体チップ12との緩衝材となるので、上部半導体チップ12が下部半導体チップ10に与える応力を緩和することができる。これにより、MCP組み立て工程におけるデバイスの歩留まりをさらに向上させることができる。 【0049】 なお、MCPに搭載される半導体チップとして、実施の形態1?4で示した、裏面にゲッタリング層を形成した半導体チップや、内部に含まれる結晶欠陥の密度が1×10^(4)個/cm^(2)以上である半導体チップを用いるようにしても良い。このような半導体チップを用いることにより、後工程におけるゲッタリング効果が向上するので、MCP組み立て工程におけるデバイスの歩留まりをさらに向上させることができる。 【0050】 以上説明したように、本実施の形態では、MCP基板7上に複数の半導体チップを積層してなる半導体パッケージにおいて、MCP基板7上の下部半導体チップの厚みが、その直上に積層された上部半導体チップの厚みよりも相対的に厚くなるようにした。これにより、上部半導体チップが下部半導体チップに与える応力を緩和でき、MCPの組み立て工程において、デバイスの歩留まりを向上させることができる。」 (2)引用発明 上記「ア 引用例1」の「カ」の記載を特に参酌して、「ア」?「コ」の記載及び図1?図9をまとめると、引用例1には、実施の形態3として、次の発明(以下「引用発明1」及び「引用発明2」という。)が記載されているものと認められる。 ア 引用発明1 「厚さ700?750μmのウェハの表面に素子層を形成し、次に、ウェハの裏面を削り、ウェハの厚みが100μm以下となるようにし、そして、ダイシングによりウェハから半導体チップAを切り出し、半導体チップAの裏面にゲッタリング層を形成し、この後、複数の半導体チップAを積層してなるマルチチップパッケージ(MCP)であって、半導体チップAの裏面に、低温CVDにより多結晶シリコン膜又はシリコン窒化膜の薄膜3dを形成することにより、前記ゲッタリング層を形成したマルチチップパッケージ。」 イ 引用発明2 「厚さ700?750μmのウェハの表面に素子層を形成し、次に、ウェハの裏面を削り、ウェハの厚みが100μm以下となるようにし、そして、ダイシングによりウェハから半導体チップAを切り出し、半導体チップAの裏面にゲッタリング層を形成し、この後、複数の半導体チップAを積層して組み立てるマルチチップパッケージ(MCP)の組み立て方法であって、前記ゲッタリング層は、半導体チップAの裏面に、低温CVDにより多結晶シリコン膜又はシリコン窒化膜の薄膜3dを形成することにより形成するマルチチップパッケージの組み立て方法。」 (3)引用例2:特開2002-313795号公報 原査定の拒絶の理由で引用された、本願の出願前に日本国内において頒布された刊行物である特開2002-313795号公報(以下「引用例2」という。)には、「高融点金属膜付きシリコン単結晶ウェーハ及びその製造方法並びにシリコン単結晶中の不純物ゲッタリング方法」(発明の名称)に関して、図1?図3とともに、以下の事項が記載されている。 ア 「【0001】 【発明の属する技術分野】本発明は、本発明は、デバイス動作に悪影響を及ぼす重金属不純物を除去する技術であるゲッタリング方法に関し、さらに詳細には、高いゲッタリング能力を持った半導体シリコン単結晶基板(以下、シリコン単結晶ウェーハ又は単にウェーハということがある。)及びその製造方法並びにシリコン単結晶中の不純物ゲッタリング方法に関する。」 イ 「【0006】 【発明が解決しようとする課題】 本発明は、このような問題点に鑑みてなされたもので、シリコン単結晶中の微量汚染に対してもゲッタリング能力を持たせることのできるシリコン単結晶ウェーハ及びその製造方法並びにシリコン単結晶中の不純物ゲッタリング方法を提供することを目的とする。」 ウ 「【0018】図1は本発明のシリコン単結晶中の不純物ゲッタリング方法の1例を示すフローチャート、図2は本発明のシリコン単結晶の1例を示す模式図及び図3は本発明において用いられる代表的な高融点金属とFe及びAlにおける温度と拡散係数の関係を示すグラフである。 【0019】図1において、本発明に用いられるシリコン単結晶は、CZ(チョクラルスキー)法によって通常法によって引上げられる(ステップ100)。引上げられたシリコン単結晶棒は通常法によりシリコン単結晶ウェーハWに加工される(ステップ102)。 【0020】このウェーハWの裏面に高融点金属膜Mを形成する(ステップ104)。この高融点金属膜Mの形成方法としては、CVD法の他にスパッタ法や蒸着法を用いることができる。 【0021】また、この高融点金属膜Mを構成する高融点金属としては、Ti(チタン)の他に、Ta(タンタル)、V(バナジウム)、Pd(パラジウム)、Zｒ(ジルコニウム)及びW(タングステン)を用いることができるが、Ti又はTaが好適である。高融点金属膜Mは単体膜だけでなく、2種以上の合金膜や積層膜とすることもできる。 【0022】このように、シリコン単結晶ウェーハWの裏面に高融点金属膜Mを形成することによって、図2に示すような本発明のゲッタリング能力を有する高融点金属膜付シリコン単結晶ウェーハWgを製造することができる。 【0023】この高融点金属膜付シリコン単結晶ウェーハWgに対して不純物捕獲熱処理(200?1000℃の温度で2分以上)を施す(ステップ106)ことによって、シリコン単結晶中の不純物は高融点金属膜Mに捕獲され、即ち、当該不純物のゲッタリングが行われる(ステップ108)。」 エ 「【0028】 【実施例】以下、本発明の実施例を挙げて具体的に説明するが、本発明はこれらに限定されるものではない。 【0029】(実施例1)CZ法により、直径6インチ、初期酸素濃度14ｐｐma〔JEIDA(日本電子工業振興協会)規格〕、方位＜100＞の結晶棒を、通常の引上げ速度(1.2mm/min)で引上げた。この結晶棒を加工して基板ウェーハとし、その裏面にTi薄膜1μmをCVD法にて堆積させた。 【0030】このウェーハ表面にFeを6×10^(11)cm^(-2)の濃度で塗布し、1000℃、1hｒにてFe原子をウェーハ深さ方向に均一に分布させた後、600℃、15minのFe捕獲熱処理にて、Ti膜に不純物を捕獲させた。不純物捕獲前後におけるウェーハ表面近傍のFe濃度をDLTS(Deep Level Transient Spectroscopy)法にて測定し、Ti膜付きウェーハ、裏面多結晶シリコン付きウェーハ、膜の付いていないウェーハの3種にて、それぞれ比較した。」 2 対比・判断 (1)本願発明1と引用発明1との対比 本願発明1と引用発明1とを対比する。 ア 引用発明1の「素子」及び「ウェハ」は、それぞれ本願発明1の「デバイス」及び「半導体ウェーハ」に相当する。 イ 引用発明1では、「厚さ700?750μmのウェハの表面に素子層を形成し、次に、ウェハの裏面を削り、ウェハの厚みが100μm以下となるようにし」ており、引用発明1において、「『表面』に『素子層』が形成された『ウェハ』」は、本願発明1の「『デバイス形成済み』の『半導体ウェーハ』」に相当するから、本願発明1と引用発明1とは、「デバイス形成済みの半導体ウェーハの裏面を薄膜化し」、半導体を作製する点で一致する。 ウ 本願発明1では、「前記金属膜が除去対象不純物を十分固溶できるだけの溶解度を持ち」、「薄層の多層構造であってもゲッタリング能力を有する」から、本願発明1の「金属膜」は、「『ゲッタリング能力を有する』層」、すなわちゲッタリング層であるといえる。 したがって、本願発明1の「金属膜」と引用発明1の「ゲッタリング層」は、ゲッタリング層である点で共通する。 また、引用発明1では、「ウェハの裏面を削り、ウェハの厚みが100μm以下となるようにし、そして、ダイシングによりウェハから半導体チップAを切り出」すから、「半導体チップA」は「薄膜化した半導体」であるといえ、かつ引用発明1では、「ゲッタリング層」は「半導体チップA」の「裏面」に形成したものである。 したがって、本願発明1と引用発明1とは、「前記薄膜化した半導体の裏面にゲッタリング層を形成して個別の半導体を作製」する点で共通する。 引用発明1の「ゲッタリング層」は、技術常識を勘案すると、「除去対象不純物を十分固溶できるだけの溶解度」を持つものであることは明らかである。 さらに、引用発明1の「マルチチップパッケージ」は、「複数の半導体チップAを積層してなる」ものであり、「多層半導体」であるといえる。 したがって、本願発明1と引用発明1とは、「前記デバイス形成済でかつ裏面にゲッタリング層を形成した個別の半導体の複数枚を積層して作製された多層半導体であって、当該積層した各層がそれぞれ個別のデバイス及びゲッタリング層を具備し、前記ゲッタリング層が除去対象不純物を十分固溶できるだけの溶解度を持」つものである「多層半導体」である点で共通する。 エ 引用発明1の「マルチチップパッケージ」は、「複数の半導体チップAを積層してなる」ものであり、「薄層の多層構造」であるといえ、さらに、引用例1の上記「1(1)引用例1」の摘記事項「ウ」及び「カ」等を参照すると、引用発明1において、「マルチチップパッケージ」は「ゲッタリング能力を有する」ものであることが明らかである。 したがって、本願発明1と引用発明1とは、ゲッタリング層が「薄層の多層構造であってもゲッタリング能力を有する」ものである点で一致する。 オ 以上をまとめると、本願発明1と引用発明1との一致点及び相違点は次のとおりである。 ＜一致点＞ 「デバイス形成済みの半導体ウェーハの裏面を薄膜化し、前記薄膜化した半導体の裏面にゲッタリング層を形成して個別の半導体を作製し、前記デバイス形成済でかつ裏面にゲッタリング層を形成した個別の半導体の複数枚を積層して作製された多層半導体であって、当該積層した各層がそれぞれ個別のデバイス及びゲッタリング層を具備し、前記ゲッタリング層が除去対象不純物を十分固溶できるだけの溶解度を持つものであり、かつ薄層の多層構造であってもゲッタリング能力を有する多層半導体。」 ＜相違点1＞ 「半導体ウェーハ」が、本願発明1では「シリコン半導体ウェーハ」であるのに対し、引用発明1では、「ウェハ」の材料は特定されていない点。 ＜相違点2＞ 「半導体ウェーハの裏面」の「薄膜化」において、本願発明1は「研磨して薄膜化」するのに対し、引用発明1では、「ウェハの裏面を削り、ウェハの厚みが100μm以下となるよう」にする手法は特定されていない点。 そのため、本願発明1では、「『裏面研磨面』に金属膜を形成」するのに対し、引用発明1では、「『ゲッタリング層を形成』する『半導体チップAの裏面』」が「研磨面」か不明である点。 ＜相違点3＞ 本願発明1では、「前記薄膜化したシリコン半導体ウェーハの裏面研磨面に金属膜を形成して個別のシリコン半導体ウェーハを作製」しており、すなわち、「『半導体ウェーハ』の裏面に金属膜を形成して個別の『半導体ウェーハ』を作製」するのに対し、引用発明1では、「半導体チップAの裏面にゲッタリング層を形成し」、該「半導体チップA」は、「『ダイシングによりウェハから』『切り出し』」たものであり、「半導体ウェーハ」の裏面にゲッタリング層を形成するものではない点。 ＜相違点4＞ ゲッタリング層が、本願発明1では、「『温度をウェーハに与えない方法』で形成した『金属膜』」であり、「『前記金属膜』が『シリコン中の拡散係数が400℃において1×10^(-15)cm^(2)/ｓec以下のもの』であ」るのに対し、引用発明1では、「低温CVDにより多結晶シリコン膜又はシリコン窒化膜の薄膜3dを形成することにより、前記ゲッタリング層を形成した」ものであり、「ゲッタリング層」について本願発明1のそのような特定はなされていない点。 ＜相違点5＞ 積層して作成されたものが、本願発明1では、「個別の『半導体ウェーハ』の複数枚を積層して作製された多層『半導体ウェーハ』」であるのに対し、引用発明1では、「複数の半導体チップAを積層してなるマルチチップパッケージ(MCP)」であって、該「半導体チップA」は、「『ダイシングによりウェハから』『切り出し』」たものであり、「半導体ウェーハ」ではないから、引用発明1の「マルチチップパッケージ(MCP)」は、「個別の『半導体ウェーハ』の複数枚を積層して作製された多層『半導体ウェーハ』」ではない点。 (2)本願発明1についての判断 ア 相違点1?相違点5について検討する。 相違点3及び相違点5は関連するのでまとめて、先ず、検討する。 (ア)相違点3及び相違点5について a 「ウェハ」の裏面に「ゲッタリング層」を形成することについて、上記「1(1)引用例1」の摘記事項「ケ」において、「実施の形態4」で「ウェハB」に「結晶欠陥層4」を形成することが記載されているものの、摘記事項「ケ」以外のその他の摘記事項「ア」?「コ」及び引用例1のその他の記載を精査しても、「ウェハ」の裏面に「ゲッタリング層」を形成することについての記載は見出せない。 他方、上記摘記事項「ケ」の「実施の形態4」では、結晶欠陥層4を形成後に、ウェハBの表面にエピタキシャル層5を形成し、さらに、その表面に素子層2を形成し、この後、ウェハBをダイシングして半導体チップを形成し、この半導体チップを用いてMCPを組み立てる旨が記載されている。 したがって、引用例1全般を参照したとしても、引用発明1において、「ゲッタリング層」を、「『半導体ウェーハ』の裏面に形成して個別の『半導体ウェーハ』を作製」したものとし、かつ「マルチチップパッケージ(MCP)」を、「個別の『半導体ウェーハ』の複数枚を積層して作製された多層『半導体ウェーハ』」とすることは当業者が容易になし得たとはいえない。 b 次に、引用例2を参照すると、上記「1(3)引用例2」の摘記事項「ウ」には、シリコン単結晶ウェーハWの裏面に高融点金属膜Mを形成することによって、ゲッタリング能力を有する高融点金属膜付きシリコン単結晶ウェーハWgを製造することは開示されているものの、引用例2には、当該シリコン単結晶ウェーハWを薄膜化することも、積層することも記載されておらず、したがって、引用例2において、薄膜化した半導体ウェーハの裏面に当該「高融点金属膜」を形成することは記載も示唆もされておらず、かつ、個別の半導体ウェーハの複数枚を積層して作製された多層半導体ウェーハについて記載も示唆もされていない。 よって、引用発明1において、引用例2に開示の技術を組合わせたとしても、本願発明1の相違点3及び相違点5に係る構成を導くことはできない。 c 以上のとおりであるから、引用例2を参照したとしても、引用発明1において、相違点3及び相違点5に係る本願発明1の構成を採用することが、当業者であれば容易になし得たとはいえない。 (イ)本願発明1についての判断のまとめ したがって、相違点1、相違点2及び相違点4について検討するまでもなく、本願発明1は、引用発明1及び引用例2の記載に基いて、当業者が容易に発明をすることができたとはいえない。 (3)本願発明2及び本願発明3についての判断 本願発明2及び本願発明3は、本願発明1の発明特定事項に加えてさらなる発明特定事項を追加して限定を付したものであるから、上記「ア 本願発明1についての判断」と同様の理由により、引用発明1及び引用例2の記載に基いて、当業者が容易に発明をすることができたとはいえない。 (4)本願発明4と引用発明2との対比 本願発明4と引用発明2とを対比する。 ア 本願発明4は、「前記薄膜化したシリコン半導体ウェーハの裏面研磨面に温度をウェーハに与えない方法で金属膜を形成して個別のシリコン半導体ウェーハを作製する工程」と、「前記デバイス形成済でかつ裏面に金属膜を形成した個別のシリコン半導体ウェーハの複数枚を積層する工程」を有することを発明特定事項とする。 イ したがって、本願発明4と引用発明2は、少なくとも以下の相違点6及び相違点7の点で相違する。 ＜相違点6＞ 本願発明4は、「『前記薄膜化したシリコン半導体ウェーハの裏面研磨面に』『金属膜を形成して個別のシリコン半導体ウェーハを作製する工程」を有しており、すなわち、「『半導体ウェーハ』の裏面に金属膜を形成して個別の『半導体ウェーハ』を作製する工程」を有するのに対し、引用発明2は、「半導体チップAの裏面にゲッタリング層を形成し」、該「半導体チップA」は、「『ダイシングによりウェハから』『切り出し』」たものであり、「半導体ウェーハ」の裏面にゲッタリング層を形成する工程を有するものではない点。 ＜相違点7＞ 本願発明4は、「個別の『半導体ウェーハ』の複数枚を積層する工程』を有する、多層『半導体ウェーハの作成方法』」であるのに対し、引用発明2は、「複数の半導体チップAを積層して組み立てるマルチチップパッケージ(MCP)の組み立て方法」であって、該「半導体チップA」は、「『ダイシングによりウェハから』『切り出し』」たものであり、「半導体ウェーハ」ではないから、引用発明2の「マルチチップパッケージ(MCP)の組み立て方法」は、「個別の『半導体ウェーハ』の複数枚を積層する工程」を有する、多層『半導体ウェーハの作成方法』」ではない点。 (5)本願発明4についての判断 上記＜相違点6＞に係る本願発明4が有する構成「『前記薄膜化したシリコン半導体ウェーハの裏面研磨面に』『金属膜を形成して個別のシリコン半導体ウェーハを作製する工程」は、上記「2 対比・判断」の(1)の「オ」で検討した＜相違点3＞に係る本願発明1が有する構成「前記薄膜化したシリコン半導体ウェーハの裏面研磨面に金属膜を形成して個別のシリコン半導体ウェーハを作製」に対応する構成であり、また、上記＜相違点7＞に係る本願発明4が有する構成「個別の『半導体ウェーハ』の複数枚を積層する工程』を有する、多層『半導体ウェーハの作成方法』」は、上記「2 対比・判断」の(1)の「オ」で検討した＜相違点5＞に係る本願発明1が有する構成「個別の『半導体ウェーハ』の複数枚を積層して作製された多層『半導体ウェーハ』」に対応する構成であることは明らかである。 したがって、「(2)本願発明1についての判断」の「(ア)相違点3及び相違点5について」と同様の理由により、引用例2を参照したとしても、引用発明2において、相違点6及び相違点7に係る本願発明4の構成を採用することが、当業者であれば容易になし得たとはいえない。 よって、本願発明4は、引用発明2及び引用例2の記載に基いて、当業者が容易に発明をすることができたとはいえない。 (6)本願発明5及び本願発明6についての判断 本願発明5及び本願発明6は、本願発明4の発明特定事項に加えてさらなる発明特定事項を追加して限定を付したものであるから、上記「(5)本願発明4についての判断」と同様の理由により、引用発明2及び引用例2の記載に基いて、当業者が容易に発明をすることができたとはいえない。 第5 むすび 以上のとおり、本願の請求項1?6に係る発明は、引用例1及び引用例2に記載された発明に基づいて、当業者が容易に発明をすることができたものとすることができないから、原査定の理由によっては、本願を拒絶することはできない。 また、他に本願を拒絶すべき理由を発見しない。 よって、結論のとおり審決する。 |
| 審決日 | 2014-02-14 |
| 出願番号 | 特願2008-124987(P2008-124987) |
| 審決分類 |
P
1
8・
121-
WY
(H01L)
|
| 最終処分 | 成立 |
| 前審関与審査官 | 小田 浩、樫本 剛 |
| 特許庁審判長 |
鈴木 匡明 |
| 特許庁審判官 |
西脇 博志 恩田 春香 |
| 発明の名称 | 多層シリコン半導体ウェーハ及びその作製方法 |
| 代理人 | 石原 進介 |