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| 審決分類 |
審判 査定不服 5項独立特許用件 特許、登録しない。 H01L 審判 査定不服 1項3号刊行物記載 特許、登録しない。 H01L |
|---|---|
| 管理番号 | 1285039 |
| 審判番号 | 不服2012-24913 |
| 総通号数 | 172 |
| 発行国 | 日本国特許庁(JP) |
| 公報種別 | 特許審決公報 |
| 発行日 | 2014-04-25 |
| 種別 | 拒絶査定不服の審決 |
| 審判請求日 | 2012-12-17 |
| 確定日 | 2014-02-19 |
| 事件の表示 | 特願2006-164379「フラッシュメモリ素子及びその製造方法」拒絶査定不服審判事件〔平成19年 5月31日出願公開、特開2007-134669〕について、次のとおり審決する。 |
| 結論 | 本件審判の請求は、成り立たない。 |
| 理由 |
第1 手続の経緯 本願は、平成18年6月14日(パリ条約に基づく優先権主張 2005年11月10日、大韓民国)を出願日とする特許出願であって、平成24年2月16日付けの拒絶理由通知に対して同年5月18日に意見書及び手続補正書が提出されたが、同年8月20日付けで拒絶査定がなされた。 それに対して、同年12月17日に拒絶査定不服審判が請求されるとともに手続補正書が提出され、その後、平成25年4月16日付けで審尋がなされ、それに対する回答書は提出されなかった。 第2 補正の却下の決定 【結論】 平成24年12月17日に提出された手続補正書による補正を却下する。 【理由】 1 補正の内容 平成24年12月17日に提出された手続補正書による補正(以下「本件補正」という。)は、補正前の特許請求の範囲の請求項1?9を、補正後の特許請求の範囲の請求項1?7と補正するとともに、明細書の補正を行うものであり、補正前後の請求項1は各々以下のとおりである。 (補正前) 「【請求項1】 半導体基板上の所定の領域に一定間隔で離隔されて形成されたトレンチと、 上記トレンチの側壁に形成されたトンネル酸化膜と、 上記トンネル酸化膜を含む上記トレンチの一部を埋め込んで形成された埋め込みフローティングゲートと、 上記埋め込みフローティングゲートの両側の上記半導体基板に形成された接合部と、 上記埋め込みフローティングゲートの上部に形成された誘電体膜と、 上記誘電体膜上に形成され、上記埋め込みフローティングゲート及び上記接合部上部を通るように形成されたコントロールゲートと、 上記埋め込みフローティングゲートが形成された上記トレンチの一部を除く上記トレンチの残りの部分に形成され、上記埋め込みフローティングゲート、上記誘電体膜および上記コントロールゲートが積層されてなる構造の間に形成された素子分離膜と、 を含むフラッシュメモリ素子。」 (補正後) 「【請求項1】 半導体基板上の所定の領域に一定間隔で離隔されて形成されたトレンチと、 上記トレンチの側壁に形成されたトンネル酸化膜と、 上記トンネル酸化膜を含む上記トレンチの一部を埋め込んで形成された埋め込みフローティングゲートと、 上記埋め込みフローティングゲートの両側の上記半導体基板に形成された接合部と、 上記埋め込みフローティングゲートの上部に形成された誘電体膜と、 上記誘電体膜上に形成され、上記埋め込みフローティングゲート及び上記接合部上部を通るように形成されたコントロールゲートと、 上記埋め込みフローティングゲートが形成された上記トレンチの一部を除く上記トレンチの残りの部分に形成され、上記埋め込みフローティングゲート、上記誘電体膜および上記コントロールゲートが積層されてなる構造の間に上記コントロールゲートの高さまで形成された素子分離膜と、 を含むフラッシュメモリ素子。」 2 補正事項の整理 本件補正による補正事項を整理すると、次のとおりである。 (1)補正事項1 補正前の請求項1の「上記埋め込みフローティングゲートが形成された上記トレンチの一部を除く上記トレンチの残りの部分に形成され、上記埋め込みフローティングゲート、上記誘電体膜および上記コントロールゲートが積層されてなる構造の間に形成された素子分離膜」を、「上記埋め込みフローティングゲートが形成された上記トレンチの一部を除く上記トレンチの残りの部分に形成され、上記埋め込みフローティングゲート、上記誘電体膜および上記コントロールゲートが積層されてなる構造の間に上記コントロールゲートの高さまで形成された素子分離膜」と補正して、補正後の請求項1とすること。 (2)補正事項2 補正前の請求項4の「上記複数の第2トレンチが埋め込まれるように絶縁膜を形成して上記埋め込みフローティングゲート、上記誘電体膜および上記コントロールゲートが積層されてなる構造の間に素子分離膜を形成する段階」を、「上記複数の第2トレンチが埋め込まれるように絶縁膜を形成して上記埋め込みフローティングゲート、上記誘電体膜および上記コントロールゲートが積層されてなる構造の間に上記コントロールゲートの高さまで埋め込まれる素子分離膜を形成する段階」と補正して、補正後の請求項3とすること。 (3)補正事項3 補正前の請求項2及び9を削除するとともに、当該削除に伴って補正前の請求項の番号及び引用する請求項の番号を補正すること。 (4)補正事項4 補正前の明細書の0006及び0007段落を補正して、各々補正後の明細書の0006及び0007段落とすること。 3 新規事項追加の有無及び補正の目的についての検討 (1)補正事項1及び2について 補正事項1及び2により補正された部分は、本願の願書に最初に添付した明細書(以下「当初明細書」という。また、本願の願書に最初に添付した明細書、特許請求の範囲又は図面を「当初明細書等」という。)の0024段落、及び0036段落等に記載されているものと認められるから、補正事項1及び2は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。 したがって、補正事項1及び2は、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第17条の2第3項に規定する要件を満たす。 また、補正事項1及び2は、各々補正前の請求項1及び4に記載されていた発明特定事項である「素子分離膜」を限定するものであるから、特許法第17条の2第4項(平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第4項をいう。以下同じ。)第2号に掲げる特許請求の範囲の減縮を目的とするものに該当する。 したがって、補正事項1及び2は、特許法第17条の2第4項に規定する要件を満たす。 (2)補正事項3について 補正事項3が特許法第17条の2第3項に規定する要件を満たすことは明らかである。 また、補正事項3は、特許法第17条の2第4項第1号に掲げる請求項の削除を目的とするものに該当するから、特許法第17条の2第4項に規定する要件を満たす。 (3)補正事項4について 補正事項4は、補正事項1及び2により補正された特許請求の範囲と整合を取るために明細書を補正するものであるから、補正事項1及び2と同様に特許法第17条の2第3項に規定する要件を満たす。 (4)新規事項追加の有無及び補正の目的についての検討のまとめ 以上検討したとおりであるから、本件補正は特許法第17条の2第3項及び第4項に規定する要件を満たす。 そして、本件補正は特許法第17条の2第4項第2号に掲げる特許請求の範囲の減縮を目的とする補正を含むものであるから、本件補正による補正後の特許請求の範囲に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができるものであるのか否か(平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第5項において準用する同法第126条第5項の規定に適合するものであるのか否か)について、以下において更に検討する。 4 独立特許要件について (1)補正後の発明 本願の本件補正による補正後の請求項1に係る発明は、本件補正により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項1に記載されている事項により特定されるとおりのものであり、その請求項1に係る発明(以下「補正発明」という。)は、請求項1に記載されている事項により特定される、上記1の「(補正後)」の箇所に記載したとおりのものであり、再掲すると次のとおりである。 「【請求項1】 半導体基板上の所定の領域に一定間隔で離隔されて形成されたトレンチと、 上記トレンチの側壁に形成されたトンネル酸化膜と、 上記トンネル酸化膜を含む上記トレンチの一部を埋め込んで形成された埋め込みフローティングゲートと、 上記埋め込みフローティングゲートの両側の上記半導体基板に形成された接合部と、 上記埋め込みフローティングゲートの上部に形成された誘電体膜と、 上記誘電体膜上に形成され、上記埋め込みフローティングゲート及び上記接合部上部を通るように形成されたコントロールゲートと、 上記埋め込みフローティングゲートが形成された上記トレンチの一部を除く上記トレンチの残りの部分に形成され、上記埋め込みフローティングゲート、上記誘電体膜および上記コントロールゲートが積層されてなる構造の間に上記コントロールゲートの高さまで形成された素子分離膜と、 を含むフラッシュメモリ素子。」 (2)引用刊行物に記載された発明 ア 本願の優先権主張の日前に外国において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開2000-260887号公報(以下「引用例」という。)には、図1?6及び8?22とともに次の記載がある(ここにおいて、下線は当合議体が付加したものである。)。 (ア)「【0032】 【発明の実施の形態】本発明の不揮発性半導体記憶装置は、特にフラッシュ型メモリ(以下単にフラッシュメモリという。)に関するものであり、半導体基板上に多数のメモリセルが形成され、1つのメモリセルは1つの島状のフローティングゲートを有している。図面を用いて本発明の構造を具体的に説明する。 【0033】図1?図6に本発明のフラッシュメモリの1例の主要構造を示す。図1は平面図、図2はこの平面図のA-A’断面図、図3はこの平面図のB-B’断面図、図4はC-C’断面図、図5はD-D’断面図、図6はE-E’断面図である。 【0034】図1、図2および図5から判るように、半導体基板1の表面に設けられた不純物であるソース領域3ｓとドレイン領域3dが、図1(平面図)の縦方向に延びて、それぞれサブグランド線およびサブビット線となっている。 【0035】そして本発明では、図2から判るように、ソース領域3ｓとドレイン領域3d間に溝8が設けられており、溝8の内面にはトンネル絶縁膜9(ゲート絶縁膜)を介してフローティングゲート33が独立した島状に設けられている。従って、動作時に溝8の周囲にチャネル31が形成される。 【0036】また、フローティングゲート33の上方をフローティングゲート-コントロールゲート間絶縁膜34を介してコントロールゲート35が、図1(平面図)の横方向のストライプ状に設けられている。 【0037】この構造では、左右の隣接するメモリセル間は素子分離用の溝12で分離され、その溝は絶縁膜36で埋められている。 【0038】このような本発明の構造では、ソース・ドレイン間距離、即ちチャネル長は、ソース・ドレイン間の直線距離ではなく、溝8の周囲に沿う距離になるので、素子の微細化が進んだ場合でも、十分なチャネル長を確保することができる。 【0039】?【0043】(略) 【0044】図示していないが、この構造のさらに上部には層間絶縁膜が設けられ、層間絶縁膜の上に、サブビット線であるドレイン領域に接続するメインビット線、サブグランド線であるソース領域に接続するメイングランド線等の配線等が設けられる。」 (イ)「【0045】次に、本発明のフラッシュメモリの製造方法を例を挙げながら具体的に説明する。 【0046】[実施形態1]図1に示す平面図のA-A’断面を中心に製造方法を説明する。 【0047】図8に示すように、半導体基板1としてシリコン基板の表面に犠牲酸化膜2を形成してから、浅い位置の高濃度領域形成のために、例えばヒ素をドーズ量5×10^(15)cm^(-1)、加速エネルギー70keVで、深い位置の低濃度領域形成のためにリンをドーズ量1×10^(14)cm^(-1)、加速エネルギー30?50keVでイオン注入し、DDD構造の不純物拡散層3を形成する。注入の順序はどちらが先でもよく、またDDD構造になるのであれば、不純物の種類、注入条件は適宜変更することができる。尚、この例でDDD構造にしないときは、ヒ素の注入だけでよい。 【0048】次に、図9に示すように犠牲酸化膜を除去した後、図10に示すように熱CVD法により酸化シリコン膜4を厚さ100?150nmの厚さに形成する。 【0049】図11に示すように、レジスト5を全面に形成した後、ライン幅0.2μm、ライン間隔0.2μmのストライプ形状にパターニングし、これをマスクとして酸化シリコン膜4をパターニングし、続いて図12に示すように、レジスト5を取り除く。ここで、このライン幅およびライン間隔は、これに限られるものではなくレジストのパターニング限界が進めばさらに狭くして高集積化することが可能であり、本発明の構造はそのような高集積化に対応できる構造である。 【0050】図13に示すように、ライン状にパターニングされた酸化シリコン膜4のライン間を一つおきに覆うようにストライプ状のレジスト6を形成し、引き続きこのレジスト6をマスクに用いて、例えばHBｒ、Cl_(2)をエッチングガスとして用いた異方性のドライエッチングによりストライプ状の溝8を深さ200?500nm程度に形成する。 【0051】その後、図14に示すように、このレジスト6をO_(2)プラズマアッシングによりとる。 【0052】その後熱酸化により、図15に示すようにチャネル用溝8の内面を含む露出しているシリコン基板の表面にトンネル絶縁膜としてトンネル酸化膜9を10nm程度の厚さに形成する。 【0053】次に、図16に示すようにフローティングゲート用ポリシリコン10を成膜する。このポリシリコンとしては、ポリシリコンの堆積と同時にリン等の不純物を導入するドープトシリコンを用いることが好ましい。 【0054】次に、フローティングゲート用ポリシリコン10の上に、チャネル用の溝8の上部を覆うストライプ形状のレジスト11を形成する。そしてこのレジストをマスクとしてフローティングゲート用ポリシリコン10をエッチングし、引き続き不純物拡散層3の表面のトンネル酸化膜を例えばCF_(4)をエッチングガスとして用いてエッチングにより除き、引き続きレジストと酸化シリコン膜4をマスクにして図17に示すように素子分離用溝12を形成する。エッチング条件は、チャネル用溝8の形成と同じ条件を採用することができる。尚、酸化シリコン膜4も多少エッチングされて薄くなるが、もともと厚く形成されているので、不純物拡散層3が表面から露出することはない。 【0055】素子分離用溝の深さは、素子分離できるだけの深さがあればよく、例えばチャネル用溝の深さと同程度かそれよりも深いことが好ましい。 【0056】次に図18に示すように、O_(2)プラズマアッシングによりレジスト11を取り除く。ここまでの工程では、フローティングゲート用ポリシリコン10は、まだ島状には分離されておらず、図1の縦方向に走るストライプ状である。 【0057】次に図19に示すように、酸化シリコン膜13を例えばプラズマCVDにより全面に成膜し、続いて図20に示すように、フローティングゲート用ポリシリコン10の表面が現れるまでエッチバックする。このとき堆積した酸化シリコン膜13表面の段差が大きい場合には、表面をCMP(化学機械研磨)によりある程度平坦化してから、エッチバックするとフローティングゲート用ポリシリコンのストライプ間を十分に酸化シリコン膜で埋めることができる。 【0058】次に図21に示すように、露出したフローティングゲート用ポリシリコンの表面を覆うフローティングゲート-コントロールゲート間絶縁膜として、例えばONO膜14(酸化シリコン膜/窒化シリコン膜/酸化シリコン膜の3層構造であって、例えばそれぞれ高温熱CVD、CVD、高温熱CVDにより形成することができる。)を、酸化シリコン換算膜厚で15nm程度に形成する。 【0059】その後、図22に示すようにコントロールゲート用ポリシリコン15を全面に堆積した後、図1の横方向のストライプ状のマスクを用いてコントロールゲート用ポリシリコン15、ONO膜14およびフローティングゲート用ポリシリコン10をパターニングする。このパターニングにより、コントロールゲートは図1の横方向に延びるストライプ状に形成され、同時にフローティングゲート用ポリシリコンは分断されて島状のフローティングゲートが形成される。尚、コントロールゲート用ポリシリコンの表面にさらにタングステンシリサイド等を形成して、配線抵抗を下げるようにしてもよい。 【0060】ここまでの工程により、図1(平面図)に示すようなフラッシュメモリの主要な構造が完成する。 【0061】その後、図示は省略するが層間絶縁膜を成膜堆積した後、所定のコンタクトホール等形成した後、層間絶縁膜の表面にアルミニウムなどでビット線等の配線を形成してフラッシュメモリを完成する。 【0062】以上のように実施形態1の製造方法によれば、不純物拡散層の幅が精度良く決まり、バラツキも少ないので、ON電流のバラツキの少ない信頼性の高いフラッシュメモリが得られる。」 (ウ)上記摘記事項(ア)及び(イ)を参照しつつ、引用例の図1(フラッシュメモリの平面図)、並びに、図1のA-A’断面図である図2、図1のD-D’断面図である図5、及び図1のE-E’断面図である図6を参照すると、「コントロールゲート35」は、「フローティングゲート-コントロールゲート間絶縁膜34」上に形成され、「フローティングゲート33」及び「ソース領域3ｓとドレイン領域3d」の上部を通るように、「溝8」とは平面視で垂直方向にストライプ状に設けられていることが明らかである。 (エ)上記摘記事項(イ)の「図22に示すようにコントロールゲート用ポリシリコン15を全面に堆積した後、図1の横方向のストライプ状のマスクを用いてコントロールゲート用ポリシリコン15、ONO膜14およびフローティングゲート用ポリシリコン10をパターニングする。このパターニングにより、コントロールゲートは図1の横方向に延びるストライプ状に形成され、同時にフローティングゲート用ポリシリコンは分断されて島状のフローティングゲートが形成される。」(0059段落)、「ここまでの工程により、図1(平面図)に示すようなフラッシュメモリの主要な構造が完成する。」(0060段落)、「その後、図示は省略するが層間絶縁膜を成膜堆積した後、・・(略)・・ビット線等の配線を形成してフラッシュメモリを完成する。」(0061段落)との記載を参照しつつ、引用例の図1(フラッシュメモリの平面図)、及び図1のB-B’断面図である図3を参照すると、「層間絶縁膜」は、図3における「島状」に「分断され」た「フローティングゲート33」、「フローティングゲート-コントロールゲート間絶縁膜34」、及び「コントロールゲート35」が積層されてなる構造の間を含む「フラッシュメモリの主要な構造」全体を覆うように設けられることが明らかである。 イ 以上を総合すると、引用例には、次の発明(以下「引用発明」という。)が記載されているものと認められる。 「半導体基板1の表面に設けられたソース領域3ｓとドレイン領域3dと、 前記半導体基板1の表面の前記ソース領域3ｓと前記ドレイン領域3d間に設けられたストライプ状の溝8と、 前記溝8の内面に設けられたトンネル酸化膜9と、 前記溝8の内面に設けられたトンネル酸化膜9を介して、独立した島状に設けられたフローティングゲート33と、 前記フローティングゲート33上に設けられたフローティングゲート-コントロールゲート間絶縁膜34と、 前記フローティングゲート-コントロールゲート間絶縁膜34上に形成され、前記フローティングゲート33、及び前記ソース領域3ｓと前記ドレイン領域3dの上部を通るように、前記溝8とは平面視で垂直方向にストライプ状に設けられたコントロールゲート35と、 前記島状に設けられたフローティングゲート33、前記フローティングゲート-コントロールゲート間絶縁膜34、及び前記コントロールゲート35が積層されてなる構造の間を含む、上記各構成要素全体を覆うように設けられた層間絶縁膜と、 前記層間絶縁膜の表面に設けられ、サブビット線として機能する前記ドレイン領域3dに接続するメインビット線、サブグランド線として機能する前記ソース領域3ｓに接続するメイングランド線を含む配線と、 を含むフラッシュメモリ。」 (3)補正発明と引用発明との対比 ア 引用発明の「半導体基板1」、「ストライプ状の溝8」は、各々補正発明の「半導体基板」、「一定間隔で離隔されて形成されたトレンチ」に相当する。 したがって、引用発明の「前記半導体基板1の表面の前記ソース領域3ｓと前記ドレイン領域3d間に設けられたストライプ状の溝8」は、補正発明の「半導体基板上の所定の領域に一定間隔で離隔されて形成されたトレンチ」に相当する。 イ 引用発明の「前記溝8の内面に設けられたトンネル酸化膜9」は、補正発明の「上記トレンチの側壁に形成されたトンネル酸化膜」に相当する。 ウ 引用発明の「フローティングゲート33」は、「前記溝8の内面に設けられたトンネル酸化膜9を介して、独立した島状に設けられた」ものであるから、「溝8」の一部を埋め込むように設けられたものである。 したがって、引用発明の「前記溝8の内面に設けられたトンネル酸化膜9を介して、独立した島状に設けられたフローティングゲート33」は、補正発明の「上記トンネル酸化膜を含む上記トレンチの一部を埋め込んで形成された埋め込みフローティングゲート」に相当する。 エ 引用発明の「ソース領域3ｓとドレイン領域3d」は、補正発明の「接合部」に相当する。 また、引用発明は、「前記半導体基板1の表面の前記ソース領域3ｓと前記ドレイン領域3d間に設けられたストライプ状の溝8」を含むものであり、「前記溝8の内面に設けられたトンネル酸化膜9を介して、独立した島状に設けられたフローティングゲート33」を含むものであるから、言い換えれば、「ソース領域3ｓとドレイン領域3d」は、「ストライプ状の溝8」の両側の「半導体基板1」の表面に設けられたものである。そして、「ストライプ状の溝8」の中には、「フローティングゲート33」が設けられているから、結局、「ソース領域3ｓとドレイン領域3d」は、「フローティングゲート33」の両側の「半導体基板1」に設けられていることになる。 したがって、引用発明の「半導体基板1の表面に設けられたソース領域3ｓとドレイン領域3d」は、補正発明の「上記埋め込みフローティングゲートの両側の上記半導体基板に形成された接合部」に相当する。 オ 引用発明の「フローティングゲート-コントロールゲート間絶縁膜34」は、絶縁膜であるから、誘電体からなることは明らかである。 したがって、引用発明の「前記フローティングゲート33上に設けられたフローティングゲート-コントロールゲート間絶縁膜34」は、補正発明の「上記埋め込みフローティングゲートの上部に形成された誘電体膜」に相当する。 カ 引用発明の「コントロールゲート35」は、補正発明の「コントロールゲート」に相当する。 したがって、引用発明の「前記フローティングゲート-コントロールゲート間絶縁膜34上に形成され、前記フローティングゲート33、及び前記ソース領域3ｓと前記ドレイン領域3dの上部を通るように、前記溝8とは平面視で垂直方向にストライプ状に設けられたコントロールゲート35」は、補正発明の「上記誘電体膜上に形成され、上記埋め込みフローティングゲート及び上記接合部上部を通るように形成されたコントロールゲート」に相当する。 キ 引用発明において、「フローティングゲート33」は、「前記溝8の内面に設けられたトンネル酸化膜9を介して、独立した島状に設けられた」ものであり、かつ、「前記島状に設けられたフローティングゲート33、前記フローティングゲート-コントロールゲート間絶縁膜34、及び前記コントロールゲート35が積層されてなる構造の間」には、「層間絶縁膜」が設けられているから、「溝8」のうち、「島状に設けられたフローティングゲート33」以外の部分には、「層間絶縁膜」が設けられていることになる。 また、引用発明における「層間絶縁膜」のうち、「前記島状に設けられたフローティングゲート33、前記フローティングゲート-コントロールゲート間絶縁膜34、及び前記コントロールゲート35が積層されてなる構造の間」に存在する「層間絶縁膜」は、「配線」と「半導体基板1」の絶縁を確保するための層間絶縁としての機能を有するとともに、「溝8」が伸びる方向に隣接する「前記島状に設けられたフローティングゲート33、前記フローティングゲート-コントロールゲート間絶縁膜34、及び前記コントロールゲート35が積層されてなる構造」同士、すなわちメモリセル同士の絶縁を確保するための素子分離としての機能も有していることは、当業者に明らかである。 したがって、引用発明の「上記各構成要素全体を覆うように設けられた層間絶縁膜」のうち、「前記島状に設けられたフローティングゲート33、前記フローティングゲート-コントロールゲート間絶縁膜34、及び前記コントロールゲート35が積層されてなる構造の間」に設けられた「層間絶縁膜」は、補正発明の「上記埋め込みフローティングゲートが形成された上記トレンチの一部を除く上記トレンチの残りの部分に形成され、上記埋め込みフローティングゲート、上記誘電体膜および上記コントロールゲートが積層されてなる構造の間に上記コントロールゲートの高さまで形成された素子分離膜」に相当する。 ク 引用発明の「フラッシュメモリ」は、補正発明の「フラッシュメモリ素子」に相当する。 カ 以上を総合すると、補正発明と引用発明とは、 「半導体基板上の所定の領域に一定間隔で離隔されて形成されたトレンチと、 上記トレンチの側壁に形成されたトンネル酸化膜と、 上記トンネル酸化膜を含む上記トレンチの一部を埋め込んで形成された埋め込みフローティングゲートと、 上記埋め込みフローティングゲートの両側の上記半導体基板に形成された接合部と、 上記埋め込みフローティングゲートの上部に形成された誘電体膜と、 上記誘電体膜上に形成され、上記埋め込みフローティングゲート及び上記接合部上部を通るように形成されたコントロールゲートと、 上記埋め込みフローティングゲートが形成された上記トレンチの一部を除く上記トレンチの残りの部分に形成され、上記埋め込みフローティングゲート、上記誘電体膜および上記コントロールゲートが積層されてなる構造の間に上記コントロールゲートの高さまで形成された素子分離膜と、 を含むフラッシュメモリ素子。」 である点、すなわち、すべての点で一致し、相違点は存在しない。 したがって、補正発明は、引用例に記載された発明である。 (5)独立特許要件についてのまとめ 以上検討したとおり、補正発明は、引用例に記載された発明であるから、特許法第29条第1項第3号に該当し、特許出願の際独立して特許を受けることができない。 したがって、本件補正は、特許法第17条の2第5項において準用する同法第126条第5項(平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第5項において準用する同法第126条第5項をいう。以下同じ。)の規定に違反する。 5 補正の却下の決定のむすび 以上検討したとおり、本件補正は、特許法第17条の2第5項において準用する同法第126条第5項の規定に違反するので、同法第159条第1項において読み替えて準用する同法第53条第1項の規定により却下すべきものである。 第3 本願発明について 平成24年12月17日に提出された手続補正書による補正は上記のとおり却下されたので、本願の請求項1?9に係る発明は、平成24年5月18日に提出された手続補正書により補正された明細書、特許請求の範囲及び図面の記載からみて、その特許請求の範囲の請求項1?9に記載されている事項により特定されるとおりのものであり、そのうちの請求項1に係る発明(以下「本願発明」という。)は、請求項1に記載されている事項により特定される、上記第2 1の「(補正前)」の箇所に記載したとおりのものである。 一方、本願の優先権主張の日前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開2000-260887号公報(引用例)には、上記第2 4(2)に記載したとおりの事項、及び発明(引用発明)が記載されているものと認められる。 そして、本願発明に対して技術的限定を加えた発明である補正発明は、上記第2 4において検討したとおり、引用例に記載された発明であるから、本願発明も当然に、引用例に記載された発明である。 したがって、本願発明は、特許法第29条第1項第3号に該当し、特許を受けることができない。 第4 むすび 以上のとおりであるから、他の請求項について検討するまでもなく、本願は拒絶をすべきものである。 よって、上記結論のとおり審決する。 |
| 審理終結日 | 2013-09-17 |
| 結審通知日 | 2013-09-24 |
| 審決日 | 2013-10-07 |
| 出願番号 | 特願2006-164379(P2006-164379) |
| 審決分類 |
P
1
8・
113-
Z
(H01L)
P 1 8・ 575- Z (H01L) |
| 最終処分 | 不成立 |
| 前審関与審査官 | 須原 宏光 |
| 特許庁審判長 |
鈴木 匡明 |
| 特許庁審判官 |
近藤 幸浩 早川 朋一 |
| 発明の名称 | フラッシュメモリ素子及びその製造方法 |
| 代理人 | 中川 裕幸 |