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審決分類 審判 査定不服 特17 条の2 、4 項補正目的 特許、登録しない。 G06F
審判 査定不服 2項進歩性 特許、登録しない。 G06F
管理番号 1286753
審判番号 不服2013-215  
総通号数 174 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2014-06-27 
種別 拒絶査定不服の審決 
審判請求日 2013-01-08 
確定日 2014-04-07 
事件の表示 特願2006-337623「半同期メモリ・コピー動作において用いられるアドレス範囲の妥当性」拒絶査定不服審判事件〔平成19年 7月 5日出願公開、特開2007-172610〕について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 1.手続の経緯
本願は、平成18年12月14日(パリ条約による優先権主張2005年12月22日、米国)の出願であって、平成24年5月18日付けで拒絶理由通知がなされ、同年8月10日付けで意見書が提出されるとともに、同日付けで手続補正がなされたが、同年9月7日付けで拒絶査定がなされ、これに対し、平成25年1月8日に拒絶査定不服審判の請求がなされるとともに、同日付けで手続補正がなされ、当審において、平成25年5月16日付けで前置報告書を利用した審尋がなされ、同年年7月16日付けで、それに対する回答書が提出されたものである。

2.平成25年1月8日付けの手続補正についての補正却下の決定
[補正却下の決定の結論]
平成25年1月8日付けの手続補正を却下する。

[理由]
(1)補正の目的の適否について
平成25年1月8日付けの手続補正(以下、「本件手続補正」という。)の目的が、平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第4項の規定に適合するか否かを検討する。

本件手続補正により、特許請求の範囲の記載は、平成24年8月10日付けの手続補正書に記載された、
「 【請求項1】
スーパースカラ・プロセッサにおいてメモリ・ページの内容を保護するための方法であって、
メモリの第1の部分から第2の部分へデータをコピーするためのメモリ・コピー動作の開始を判断するステップと、
前記メモリ・コピー動作が実施されるアドレス範囲を判断するステップと、
ページ・テーブル・エントリの削除に関する発行された命令を検出するステップと、
前記発行された命令が、前記アドレス範囲内の少なくとも1つのアドレスに関連付けられたページ・テーブル・エントリを削除するように予定されているか否かを判断するステップと、
前記発行された命令が前記ページ・テーブル・エントリを削除するように予定されていることに応答して、前記メモリ・コピー動作が完了するまで、前記スーパースカラ・プロセッサによる前記発行された命令の実行を停止するステップと、を含む方法。
【請求項2】
前記発行された命令が、変換索引バッファのエントリ無効化命令である、請求項1に記載の方法。
【請求項3】
前記メモリ・コピー動作が実施されているアドレス範囲に対する書込み動作を防止することを更に含む、請求項1に記載の方法。
【請求項4】
前記メモリ・コピー動作が実施されているアドレス範囲内のソース領域からの読取り動作を可能にすることを更に含む、請求項1に記載の方法。
【請求項5】
前記メモリ・コピー動作が実施されているアドレス範囲内のターゲット領域からの読取り動作を防止することを更に含む、請求項1に記載の方法。
【請求項6】
前記メモリ・コピー動作は、ターゲット・メモリ位置の仮想アドレスと、ソース・メモリ位置の仮想アドレスと、転送されるバイトの数とを含むメモリ・コピー命令に基づき実行される、請求項1に記載の方法。
【請求項7】
メモリ・ページの内容を保護するためのシステムであって、
少なくとも1つのソース・レジスタ及びそれに結合された少なくとも1つのターゲット・レジスタを有するプロセッサと、
前記プロセッサに通信可能に結合されるメモリと、
前記プロセッサによって解釈される、メモリの第1の部分から第2の部分へデータをコピーするためのメモリ・コピー動作に関する第1の命令コードであって、前記メモリ・コピー動作に関連付けられたソース・アドレス範囲が少なくとも1つのソース・レジスタに格納され、前記メモリ・コピー動作に関連付けられたターゲット・アドレス範囲が少なくとも1つのターゲット・レジスタに格納される、第1の命令コードと、
前記プロセッサによって解釈される、メモリ・ページ・テーブル・エントリを削除することに関する第2の命令コードと、
前記第2の命令コードに関連付けられたアドレスの組を、前記メモリ・コピー動作に関連付けられたソース・アドレス範囲及びターゲット・アドレス範囲と比較するためのアドレス比較器とを備え、
前記プロセッサが、前記メモリ・コピー動作に関連したソース・アドレス範囲及びターゲット・アドレス範囲のうちの少なくとも1つに対応する前記第2の命令コードに関連付けられたアドレスの組に応答して、前記メモリ・コピー動作が完了するまで前記第2の命令コードの実行を停止する、システム。
【請求項8】
メモリ・ページの内容を保護するためのプログラムであって、
メモリの第1の部分から第2の部分へデータをコピーするためのメモリ・コピー動作の開始を判断する手順と、
前記メモリ・コピー動作が実施されるアドレス範囲を判断する手順と、
ページ・テーブル・エントリの削除に関する発行された命令を検出する手順と、
前記発行された命令が、前記アドレス範囲内の少なくとも1つのアドレスに関連付けられたページ・テーブル・エントリを削除するように予定されているか否かを判断する手順と、
前記発行された命令が前記ページ・テーブル・エントリを削除するように予定されていることに応答して、前記メモリ・コピー動作が完了するまで、前記発行された命令を停止する手順と、をコンピュータに実行させるためのプログラム。」(以下、これらの請求項を「補正前」の請求項という。)
から、
「 【請求項1】
スーパースカラ・プロセッサにおいてメモリ・ページの内容を保護するための方法であって、
メモリの第1の部分から第2の部分へデータをコピーするためのメモリ・コピー動作の開始を判断するステップと、
前記メモリ・コピー動作が実施されるアドレス範囲を判断するステップと、
ページ・テーブル・エントリの削除に関する発行された命令を検出するステップと、
前記発行された命令が、前記アドレス範囲内の少なくとも1つのアドレスに関連付けられたページ・テーブル・エントリを削除するように予定されているか否かを判断するステップと、
前記発行された命令が前記ページ・テーブル・エントリを削除するように予定されていることに応答して、前記メモリ・コピー動作が完了するまで、前記スーパースカラ・プロセッサによる前記発行された命令の実行を停止するステップと、を含む方法。
【請求項2】
前記発行された命令が、変換索引バッファのエントリ無効化命令である、請求項1に記載の方法。
【請求項3】
前記メモリ・コピー動作が実施されているアドレス範囲に対する書込み動作を防止すること、前記メモリ・コピー動作が実施されているアドレス範囲内のソース領域からの読取り動作を可能にすること、および前記メモリ・コピー動作が実施されているアドレス範囲内のターゲット領域からの読取り動作を防止することの少なくとも1つのステップを更に含む、請求項1に記載の方法。
【請求項4】
前記メモリ・コピー動作は、ターゲット・メモリ位置の仮想アドレスと、ソース・メモリ位置の仮想アドレスと、転送されるバイトの数とを含むメモリ・コピー命令に基づき実行される、請求項1に記載の方法。
【請求項5】
メモリ・ページの内容を保護するためのシステムであって、
少なくとも1つのソース・レジスタ及びそれに結合された少なくとも1つのターゲット・レジスタを有するプロセッサと、
前記プロセッサに通信可能に結合されるメモリと、
前記プロセッサによって解釈される、メモリの第1の部分から第2の部分へデータをコピーするためのメモリ・コピー動作に関する第1の命令コードであって、前記メモリ・コピー動作に関連付けられたソース・アドレス範囲が少なくとも1つのソース・レジスタに格納され、前記メモリ・コピー動作に関連付けられたターゲット・アドレス範囲が少なくとも1つのターゲット・レジスタに格納される、第1の命令コードと、
前記プロセッサによって解釈される、メモリ・ページ・テーブル・エントリを削除することに関する第2の命令コードと、
前記第2の命令コードに関連付けられたアドレスの組を、前記メモリ・コピー動作に関連付けられたソース・アドレス範囲及びターゲット・アドレス範囲と比較するためのアドレス比較器とを備え、
前記プロセッサが、前記メモリ・コピー動作に関連したソース・アドレス範囲及びターゲット・アドレス範囲のうちの少なくとも1つに対応する前記第2の命令コードに関連付けられたアドレスの組があることに応答して、前記メモリ・コピー動作が完了するまで前記第2の命令コードの実行を停止する、システム。
【請求項6】
メモリ・ページの内容を保護するためのプログラムであって、
メモリの第1の部分から第2の部分へデータをコピーするためのメモリ・コピー動作の開始を判断する手順と、
前記メモリ・コピー動作が実施されるアドレス範囲を判断する手順と、
ページ・テーブル・エントリの削除に関する発行された命令を検出する手順と、
前記発行された命令が、前記アドレス範囲内の少なくとも1つのアドレスに関連付けられたページ・テーブル・エントリを削除するように予定されているか否かを判断する手順と、
前記発行された命令が前記ページ・テーブル・エントリを削除するように予定されていることに応答して、前記メモリ・コピー動作が完了するまで、前記発行された命令を停止する手順と、をコンピュータに実行させるためのプログラム。」(以下、これらの請求項を「補正後」の請求項という。)
に補正された。

補正後の請求項3は、補正前の請求項3、請求項4、請求項5の内容のいずれかを選択する形式で記載されるようになったが、このような補正は、平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第4項に掲げるいずれの号にも該当しないことは明らかである。そのため、審判請求時補正は、平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第4項の規定に違反するので、同法第159条第1項において読み替えて準用する同法第53条第1項の規定により却下すべきものである。

3.補正却下の決定を踏まえた検討
(1)本願発明
平成25年1月8日付けの手続補正は、上記のとおり却下されたので、本願の請求項1ないし8に係る発明は、平成24年8月10日付け手続補正書の特許請求の範囲の請求項1ないし8に記載された事項により特定されるものであるところ、その請求項1に係る発明は、平成24年8月10日付け手続補正書によって補正された特許請求の範囲の記載からみて、その請求項1に記載された事項により特定される、次のとおりのものと認める。(以下、「本願発明」という。)

「 スーパースカラ・プロセッサにおいてメモリ・ページの内容を保護するための方法であって、
メモリの第1の部分から第2の部分へデータをコピーするためのメモリ・コピー動作の開始を判断するステップと、
前記メモリ・コピー動作が実施されるアドレス範囲を判断するステップと、
ページ・テーブル・エントリの削除に関する発行された命令を検出するステップと、
前記発行された命令が、前記アドレス範囲内の少なくとも1つのアドレスに関連付けられたページ・テーブル・エントリを削除するように予定されているか否かを判断するステップと、
前記発行された命令が前記ページ・テーブル・エントリを削除するように予定されていることに応答して、前記メモリ・コピー動作が完了するまで、前記スーパースカラ・プロセッサによる前記発行された命令の実行を停止するステップと、を含む方法。」


(2)引用文献等
(引用文献1)特開平3-137747号公報(以下、「引用文献1」という。)には、図面とともに次の事項が記載されている。(下線は、当審において付与したものである。以下、同様。)
A1.「本発明の目的には、他のプロセッサがページ・コピー動作に介入するのを防ぐために、ページ・コピー命令がMP(multiprocessor)システムのプロセッサによって実行されている間に、ページ・コピー命令の仮想ページ・オペランドに対する物理媒体の使用と割り当てにロックをかけることも含まれる。
・・・(中略)・・・
本発明の目的には、ES内で有効なPTEによって指示されたESブロックをアクセスするMVPG(move page)命令を実行するとき、プロセッサによって保持される該PTEのそれぞれにロック・フィールド(L)を提供することも含まれる。」(第16ページ右下欄第4行?第17ページ左上欄第5行)

A2.「本発明は、非特権プログラムが仮想アドレシングを用いて、・・・(中略)・・・、または同じ仮想アドレス空間内でデータの単位ページをコピー(移動)できるようにする非特権CPU命令を提供するものである。その場合、仮想ページの移動(コピー)は、MS内か、ES内か、または、ESとMSとの間でいずれかの方向での、ソース・ページからデスティネーション・ページへの物理的なデータ・コピーを伴う。ソース・ページとデスティネーション・ページの仮想アドレスが、許容媒体において有効とあらかじめ判定されているときは、これらのページの移動のいずれに対しても特権プログラムが介入することはない。」(第17ページ左下欄第5行?同欄第18行)

A3.「IESBE(invalidate expanded storage block entry)命令
IESBE命令は、ここで説明している本発明の一部である。これは特権命令として、監視制御プログラムが、指定されたPTEの状態を、ES内有効からES内無効へ変え、マルチプロセッサ構成のCPUがすべて、IESBE命令の実行終了後にES内無効状態だけを検出するように、監視制御プログラムによって用いられる。
IESBE命令のオペランドはPTEのアドレスである。命令の実行後、マシンは、指定されたPTEのVビットを0にセットして、他の全CPUに応答を求める。このとき、CPUはすべて、指定されたPTEの内容またはそのPTEによって表されるESブロックをアクセスしたり変更したりしているMVPG命令は実行していない。IESBEの実行は、それがMP構成の各CPUから応答を受けたときにだけ終了する。出願人から見たIEBSE命令の実施例であるロジック流れ図は第16図と第17図に示した。
IESBEによって用いられるブロードキャスト(同報)/ウェイト・プロトコルでは、実行時間が長くなりやすく、IESBE命令が頻繁に用いられてシステム・パフォーマンスが大きく低下することがある。そこで本発明では、ES内有効PTEを無効にする効率化手段を提供しており、これにロック・プロトコルが用いられる。
ロック・プロトコルでは、MVPGが、ES内有効PTEによって指定されたESブロックをアクセスする前に、1ビット・ロック(L)を取得する必要がある。ロック取得の流れ図は第9図に示した。次のステップが必要になる。ESMVPGを1にセットすることで、このCPUがLビット・ロックを保持している(または取得しようとしている)ことを示す。
ESMVPGトリガは、実施例では、このCPUがIESBE要求に応答できるかどうかを判定するのに用いられる。トリガが1であれば、CPUは、ES内有効PTEをアクセスしており、応答が抑止されるとみなされる。 マシンは、アトミック動作を利用し、PTEがES内有効状態にあることと、Lビットが0であることを検証し、0であればLビットを1にセットする。
第9図から分かるように、このステップは実際には、アトミックにフェッチされたPTEの内容が、V、L=1、0と状態判定されていたバッファ内PTEと等しいことを検証することによって実行される。そのように比較検証されるとLビットが1にセットされる。他の場合、MVPG命令が最初から実行し直される。
MVPG命令が終了すると、LビットとESMVPGトリガが0にセットされる。
したがって他のCPUがMVPGを介してPTEをアクセスしていることを確認しながら、ES内有効PTEを無効にするには、制御プログラムは、単にコンベア・スワップ命令を実行すればよい。これはアトミック動作で、V、L=1,0であることを検証し、Vを0にセットする。Lビットが1であったためにこのコンベア・スワップ動作が失敗した場合、制御プログラムは、それが成功するまで動作を繰り返すことができる。」(第28ページ左下欄第3行?第29ページ右上欄第4行)


(ア)上記A1.より、引用文献1には、マルチプロセッサ構成のCPUにおいて、PTEを保護するための方法、が記載されているといえる。

(イ)上記A1.には、「MVPG(move page)命令を実行するとき、・・・を提供する」と記載されている。また、上記A2.には「仮想アドレス空間内でデータの単位ページをコピー(移動)できるようにする非特権CPU命令を提供する」及び「仮想ページの(コピー)は、・・・、ソース・ページからデスティネーション・ページへの物理的なデータ・コピーを伴う」と記載されている。これらのことから、引用文献1には実質的に、仮想アドレス空間の第1の部分から第2の部分へデータをコピー命令を実行するときを判断するステップ、が含まれているといえる。

(ウ)上記A3.の記載及び上記(イ)より、引用文献1には、指定されたPTEの状態を変えるIESBEの実行する際、そのPTEによって表されるブロックをアクセスしたり変更したりしているコピー命令が実行されていないか否かを判断することが記載されているといえる。

(エ)上記A3.の記載及び上記(ウ)より、引用文献1には、指定されたPTEの状態を変えるIESBE命令の実行は、それがMP構成の各CPUから、コピー命令が実行されていない旨の応答を受けたときにだけ終了することが記載されているといえる。

上記(ア)?(エ)より、引用文献1には以下の発明(以下、「引用文献1記載の発明」)が記載されているといえる。

「マルチプロセッサ構成のCPUにおいて、PTEを保護するための方法であって、
仮想アドレス空間の第1の部分から第2の部分へデータをコピー命令を実行するときを判断するステップと、
指定されたPTEの状態を変えるIESBEの実行する際、そのPTEによって表されるブロックをアクセスしたり変更したりしているコピー命令が実行されていないか否かを判断するステップと、
指定されたPTEの状態を変えるIESBE命令の実行は、それがMP構成の各CPUから、コピー命令が実行されていない旨の応答を受けたときにだけ終了するステップと、を含む方法。」


(引用文献2)
特開昭52-11730号公報(以下、「引用文献2」という。)には、図面とともに次の事項が記載されている。(下線は、当審において付与したものである。以下、同様。)

B1.「 本発明の目的は、移動命令の処理方式を改善し、特に仮想記憶方式をとり、かつ主記憶装置を複数の演算装置で共有するシステム全体の処理速度の向上を実現することにある。
上記の目的を達成するため、本発明では、或る主演算装置で移動命令を検出すると、該主演算装置は第1オペランドの開始実アドレスと開始および終了論理アドレス、第2オペランドの開始実アドレスと開始および終了論理アドレス、バイトカウント等を主記憶制御装置の各々のレジスタにセットして主記憶装置上の情報移動の処理を主記憶制御装置に移し、その主演算装置は次の命令を実行し得るようにする。また、もし移動命令の実行中に、ページアドレスの桁上げ検出機構によりオペランドアドレスがページを超えたことが分れば、移動命令を出した主演算装置に要求を出して次のページの実アドレスを受け取り、処理を続ける。」(第2ページ左下欄第10行?同ページ右下欄第6行)

(参考文献1)特開2001-184259号公報(以下、「参考文献1」という。)には、図面とともに次の事項が記載されている。

C1.「【0001】
【発明の属する技術分野】本発明は、主記憶のあるアドレスからデータをリードし、リードしたデータを主記憶の別のアドレスへライトすることでデータを転送するデータ転送命令を持つ演算処理装置及び該装置におけるデータ転送方法に関する。
【0002】
【従来の技術】近年、演算処理装置の技術開発が先行し、演算処理装置の処理速度が飛躍的に向上している。これに対し演算処理装置の主記憶として用いられるメモリ素子の処理速度はさほど向上していないのが現状であり、このメモリの速度が演算処理装置の処理速度を制限している。キャッシュを搭載するなどの工夫により性能向上を行っているがキャッシュミスヒットしたケースではメモリの読み出しを行わなければならないためメモリ性能が演算処理装置の処理速度に制限を与える原因となっている。メモリリードのみをアウトオブオーダーで行う技術は存在するが、メモリリード・ライトの連続したデータ転送については存在しないため、従来技術によるデータ転送においてはメモリリード命令でメモリリードしたデータを直後のメモリライト命令で使用しなければならない為、メモリリード命令の完了をメモリライト命令が待たなければならず、後続命令も実行が停止してしまっておりデータ転送時はアウトオブオーダーの有効性がなかった。
【0003】
【発明が解決しようとする課題】すなわち、従来の技術においては、データのリードおよびライトを連続して実行するデータ転送命令においては、アウトオブオーダーによる処理の高速化を行うことができなかった。したがって、本発明は、主記憶のあるアドレスからデータをリードし、リードしたデータを主記憶の別のアドレスへライトすることでデータを転送するデータ転送命令を持つ演算処理装置において、そのデータ転送命令を実行する場合に、データ転送を高速に行うことができる演算処理装置及びデータ転送方法を提供することを目的とする。また、本発明は、データ転送命令を持つ演算処理装置において、データ転送命令の完了を待つことなく後続処理を実行可能とし、演算処理装置の高速化を図ることができる演算処理装置及びデータ転送方法を提供することを他の目的とする。」

C2.「【0010】図1を参照すると、命令デコード部1は、命令のデコードを行い、デコードした命令がメモリ転送命令の場合、転送元アドレス、転送先アドレス、転送バイト数を抽出し、抽出したデータを、転送元アドレス信号201、転送先アドレス信号301、および転送バイト数信号401として、転送元アドレスレジスタ2、転送先アドレスレジスタ3、および転送バイトレジスタ4にそれぞれ格納する。そして、データ転送起動通知信号101よってデータ転送部5に起動をかけ、後続命令のデコードを行う。
【0011】命令デコード部1は、データ転送部5より出力されるデータ転送実行中フラグ501が“1”の間にデコードした命令がメモリ転送命令の場合はデータ転送実行中フラグ501が“0”になるまでメモリ転送命令を待ち合わせる。また、デコードした命令がメモリリード命令あるいはメモリライト命令などメモリアクセス命令の場合はメモリアクセスアドレスを抽出し、転送元アドレスレジスタ2、転送先アドレスレジスタ3、転送バイトレジスタ4の値を入力として命令デコード部1内の重複チェック部14にてアドレスが重複していないかチェックする。その結果、アドレスが重複していなければ命令実行指示信号102を“1”に遷移させ命令処理部6に対してメモリアクセス命令の実行を指示する。アドレスが重複していれば命令実行指示信号102を“0”に遷移させ命令実行を停止し、重複チェック部14にてアドレスチェックを繰り返す。
【0012】すなわち、命令デコード部1は、例えば、データ転送実行中にメモリロード命令をデコードした場合、重複チェック部14においてメモリロード対象エリアが転送先対象エリアと重複するかどうかをチェックし、重複する場合は重複がなくなるまで命令実行を停止する。また、データ転送実行中にメモリストア命令をデコードした場合、重複チェック部14においてメモリストア対象エリアが転送元対象エリアおよび転送先対象エリアと重複するかチェックし、重複する場合は重複がなくなるまで命令実行を停止する。」

(参考文献2)安藤 秀樹,命令レベル並列処理 -プロセッサアーキテクチャとコンパイラ-,コロナ社,第1版,2005年10月26日,p.10?15(以下、「参考文献2」という。)には、図面とともに次の事項が記載されている。

D1.「 スーパスカラプロセッサの基本的な構成を図2.1に示す。プロセッサは大きく以下の三つの部分に分かれている。
・フロントエンド(front-end)
・実行コア(execution core)
・バックエンド(back-end)
これらの部分は独立に動作できるようバッファを介して緩く結合している。」(第11ページ第8行?同ページ第14行)

D2.「 フロントエンドから送られてきた命令は,いったん,命令ウィンドウに蓄えられ,実行がスケジューリングされる。・・・(中略)・・・。命令ウィンドウから機能ユニットに命令を送出することを,命令の発行(issue)と呼ぶ。」(第13ページ第27行?第14ページ第5行)


(3)対比
本願発明と引用文献1記載の発明とを対比すると、次のことがいえる。

(ア)引用文献1記載の発明における「マルチプロセッサ構成のCPUにおいて、PTEを保護する」ことと、本願発明における「スーパースカラ・プロセッサにおいてメモリ・ページの内容を保護する」こととは、「並列処理を行う構成の処理装置において、メモリ・ページの内容を保護する」という点で共通するものである。

(イ)引用文献1記載の発明における「仮想アドレス空間の第1の部分から第2の部分へデータをコピー命令を実行するときを判断する」ことは、本願発明における「メモリの第1の部分から第2の部分へデータをコピーするためのメモリ・コピー動作の開始を判断する」ことに相当する。

(ウ)引用文献1記載の発明における「指定されたPTEの状態を変えるIESBEの実行する際、そのPTEによって表されるブロックをアクセスしたり変更したりしているコピー命令が実行されていないか否かを判断する」ことと、本願発明における「ページ・テーブル・エントリの削除に関する発行された命令を検出するステップ」及び「前記発行された命令が、前記アドレス範囲内の少なくとも1つのアドレスに関連付けられたページ・テーブル・エントリを削除するように予定されているか否かを判断する」こととは、「ページ・テーブル・エントリの状態を変える命令を実行する際、前記命令が、コピー命令がアクセスしたり変更したりしている少なくとも1つのアドレスに関連付けられたページ・テーブル・エントリの状態を変えるように予定されているか否かを判断する」という点で共通するものである。

(エ)引用文献1記載の発明における「指定されたPTEの状態を変えるIESBE命令の実行は、それがMP構成の各CPUから、コピー命令が実行されていない旨の応答を受けたときにだけ終了する」ことと、本願発明における「発行された命令が前記ページ・テーブル・エントリを削除するように予定されていることに応答して、前記メモリ・コピー動作が完了するまで、前記スーパースカラ・プロセッサによる前記発行された命令の実行を停止する」こととは、「実行する命令がページ・テーブル・エントリの状態を変えるように予定されていることに応答して、コピー命令が完了するまで前記命令の実行を停止する」という点で共通するものである。

上記(ア)?(エ)より、本願発明と引用文献1記載の発明とは、

「並列処理を行う構成の処理装置において、メモリ・ページの内容を保護するための方法であって、
メモリの第1の部分から第2の部分へデータをコピーするためのメモリ・コピー動作の開始を判断するステップと、
ページ・テーブル・エントリの状態を変える命令を実行する際、前記命令が、コピー命令がアクセスしたり変更したりしている少なくとも1つのアドレスに関連付けられたページ・テーブル・エントリの状態を変えるように予定されているか否かを判断するステップと、
実行する命令がページ・テーブル・エントリの状態を変えるように予定されていることに応答して、コピー命令が完了するまで前記命令の実行を停止するステップと、を含む方法。」

という点で一致し、以下の点で相違する。

(相違点1)本願発明が「スーパースカラ・プロセッサ」を対象とするものであるのに対して、引用文献1記載の発明はそのような構成となっていない点。

(相違点2)本願発明が「メモリ・コピー動作が実施されるアドレス範囲を判断するステップ」を有しているのに対して、引用文献1記載の発明では、これについて特に限定されていない点。

(相違点3)本願発明が、発行された命令を検出するのに対して、引用文献1記載の発明ではそのような構成になっていない点。

(相違点4)ページ・テーブル・エントリの状態を変える命令に関して、本願発明では、ページ・テーブル・エントリの削除に関するものであるのに対して、引用文献1記載の発明では、そのようなものではない点。

(相違点5)本願発明が、スーパースカラ・プロセッサによる前記発行された命令の実行を停止するのに対して、引用文献1記載の発明ではそのような構成になっていない点。


(4)判断
上記相違点について検討する。

相違点1,3,5について:
メモリ転送命令の実行を、主演算装置と独立に実行する情報処理装置において、先行するメモリ転送命令の範囲が後続命令の処理対象と重複する場合に、後続の命令を停止する処理装置は、引用文献2に記載されており、前記引用文献2に記載されているような処理装置に、引用文献1記載の発明を適用して、コピー命令が完了するまで、コピー命令がアクセスしたり変更したりしている少なくとも1つのアドレスに関連付けられたページ・テーブル・エントリの状態を変えるように予定されている命令の実行を停止するよう構成することは、当業者が容易に想到し得ることである。
また、本願の優先日時点において、情報処理装置の形態として、命令の発行が行われてから実行が行われる、スーパスカラプロセッサは一般的なものである(参考文献1、参考文献2)。そして、スーパースカラプロセッサにおいては、命令の実行は複数のプロセッサの部分にわたって実行されることから、上記コピー命令がアクセスしたり変更したりしている少なくとも1つのアドレスに関連付けられたページ・テーブル・エントリの状態を変えるように予定されている命令の実行を停止する構成をこのようなスーパースカラプロセッサに適用する場合、命令が実質的に実行される直前の、発行される段階で検出するよう構成することは、当業者が当然考慮すべき事項である。
よって、相違点1,3,5は特段のものではない。

相違点2について:
例えば参考文献1の段落【0011】に記載されているように、データ転送実行中にメモリに影響をあたえる命令を実行しようとする場合、転送元対象エリアおよび転送先対象エリアと重複するかチェックすることは周知の技術であり、上記相違点1,3,5について、で検討したような、先行するメモリ転送命令の範囲が後続命令の処理対象と重複するかの判断に、前記転送元対象エリアおよび転送先対象エリアと重複するかチェックするような構成をとることは、当業者が適宜になし得ることである。
よって、相違点2は格別のものとはいえない。

相違点4について:
ページ・テーブル・エントリの状態を変える命令として、指定したページ・テーブル・エントリーを無効化し、TLBからそれに関連したエントリーを消去する命令は、引用文献3に記載されているように周知であり、引用文献1記載の発明におけるページ・テーブル・エントリの状態を変える命令を前記引用文献3記載の周知の命令とすることは、当業者が適宜になし得ることである。
よって、相違点4は格別のものとはいえない。

(本願補正発明の作用効果について)
そして、本願補正発明の構成によってもたらされる効果も、引用文献1記載の発明及び引用文献2記載の技術、参考文献1,2記載の周知技術から当業者が容易に予測できるものであって、格別のものとはいえない。


(5)むすび
以上のとおり、本願発明は、引用文献1記載の発明及び引用文献2記載の技術、参考文献1,2記載の周知技術に基いて、当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により、特許を受けることができない。
したがって、本願は、他の請求項について検討するまでもなく、拒絶されるべきものである。
よって、結論のとおり審決する。
 
審理終結日 2013-09-30 
結審通知日 2013-10-15 
審決日 2013-10-31 
出願番号 特願2006-337623(P2006-337623)
審決分類 P 1 8・ 57- Z (G06F)
P 1 8・ 121- Z (G06F)
最終処分 不成立  
前審関与審査官 清木 泰  
特許庁審判長 山崎 達也
特許庁審判官 飯田 清司
原 秀人
発明の名称 半同期メモリ・コピー動作において用いられるアドレス範囲の妥当性  
復代理人 小池 文雄  
代理人 太佐 種一  
代理人 上野 剛史  
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