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審決分類 |
審判 査定不服 5項独立特許用件 特許、登録しない。 H01L 審判 査定不服 2項進歩性 特許、登録しない。 H01L |
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管理番号 | 1288002 |
審判番号 | 不服2013-1309 |
総通号数 | 175 |
発行国 | 日本国特許庁(JP) |
公報種別 | 特許審決公報 |
発行日 | 2014-07-25 |
種別 | 拒絶査定不服の審決 |
審判請求日 | 2013-01-24 |
確定日 | 2014-05-21 |
事件の表示 | 特願2010-523204号「高密度BLBU層および低密度またはコアレス基板を備えたICパッケージ」拒絶査定不服審判事件〔平成21年4月2日国際公開、WO2009/042463、平成22年12月9日国内公表、特表2010-538478号〕について、次のとおり審決する。 |
結論 | 本件審判の請求は、成り立たない。 |
理由 |
第1 手続の経緯 本願は、平成20年9月17日(パリ条約による優先権主張 外国庁受理2007年9月25日(US)アメリカ合衆国)を国際出願日とする出願であって、平成23年12月2日付けの手続補正があった後、平成24年9月19日付けで拒絶査定がなされ(拒絶査定の謄本発送日 同月25日)、これに対して、平成25年1月24日に拒絶査定不服審判の請求がなされるとともに、当該請求と同時に特許請求の範囲についての手続補正がなされたものである。 第2 平成25年1月24日付けの手続補正についての補正却下の決定 [補正却下の決定の結論] 平成25年1月24日付けの手続補正(以下、「本件補正」という。)を却下する。 [理由] 1.補正後の本願発明 本件補正により、特許請求の範囲の請求項1は、次のように補正された。 「【請求項1】 複数の第1要素と、 前記複数の第1要素に結合した第2要素とを備え、 前記複数の第1要素はそれぞれ、 アクティブ表面と少なくとも1つの側面を有するマイクロ電子ダイと、 前記マイクロ電子ダイの前記少なくとも1つの側面に隣接し、前記アクティブ表面に対して実質的に平面な側面を少なくとも1つ含む封入材と、 前記封入材および前記マイクロ電子ダイの前記アクティブ表面の少なくとも一部に配された第1誘電体層と、 前記第1誘電体層に配された複数のビルドアップ層と、 前記第1誘電体層および前記複数のビルドアップ層に配され、前記マイクロ電子ダイの前記アクティブ表面と接触する複数の導電トレースとを有し、 前記第2要素は、 複数の誘電体層と、上部表面の導電コンタクトを下部表面の導電コンタクトに導電結合する導電トレースとを含む基板を有し、 前記上部表面の前記導電コンタクトが前記複数の第1要素の前記導電トレースに結合され、 前記第2要素が有する前記導電トレースは、前記上部表面の前記導電コンタクトおよび前記下部表面の前記導電コンタクトと結合される装置。」(下線は補正箇所を示すものである。) 2.補正の目的及び新規事項の追加の有無 本件補正は、補正前の請求項1に記載した発明を特定するために必要な事項である「第1要素」について、「複数の」及び「それぞれ」との限定を付加する補正をするものであり、かつ、補正前の請求項1に記載された発明と補正後の請求項1に記載された発明とは、その産業上の利用分野及び解決しようとする課題に変わるところがないと認められるので、本件補正は特許法第17条の2第5項第2号の特許請求の範囲の減縮を目的とするものに該当する。 そして、本件補正は、新規事項を追加するものではない。 3.独立特許要件 そこで、本件補正後の前記請求項1に記載された発明(以下、「本願補正発明」という。)が特許出願の際独立して特許を受けることができるものであるか(特許法第17条の2第6項において準用する同法第126条第7項の規定に適合するか)について以下に検討する。 3-1.引用刊行物の記載事項 (引用文献1) 原査定の拒絶の理由に引用された、本願優先日前に頒布された刊行物である特開2003-163323号公報(以下、「引用文献1」という。)には、図面と共に次の事項が記載されている。 (ア)「【発明の属する技術分野】本発明は、薄型化と高密度配線化が図られた回路モジュール及びその製造方法に関する。」(段落【0001】) (イ)「【0015】回路モジュール1は、図1に示すように、第1の主面2aにインタポーザ3上に実装するための多数個の実装用バンプ4が形成された多層配線部2と、この多層配線部2の第2の主面2bに形成された多数個の半導体実装用バンプ5を介して搭載された複数個(図では2個)の半導体チップ(LSI)6A、6Bと、これら半導体チップ6を封止する封止樹脂層7とから構成される。回路モジュール1は、多層配線部2が、詳細を後述する工程を経て第1層単位配線層8の主面上に第2層単位配線層9を積層形成し、以下第2層単位配線層9の主面上に第3層単位配線層10乃至第5層単位配線層12が順次積層形成さることによって例えば5層構造によって構成されている。 【0016】回路モジュール1は、多層配線部2が、第1層単位配線層8乃至第5層単位配線層12の全層或いは上下層や複数層を貫通する適宜のビア13によって所定の層間接続がなされている。回路モジュール1は、詳細を後述するように多層配線部2の各単位配線層8乃至12に、下層単位配線層のビア上に上層単位配線層のビアを直接形成するいわゆるビア-オン-ビア(Via-on-Via)構造が備えられている。回路モジュール1は、インタポーザ3に実装されることによってこのインタポーザ3側の回路部から多層配線部2に所定の信号や電源の供給が行われる。 【0017】したがって、回路モジュール1は、インタポーザ3と多層配線部2の第2の主面2b上に実装された各半導体チップ6とがビア13を介して直接接続されることによって配線長の短縮化が図られてなる。回路モジュール1は、インタポーザ3と各半導体チップ6との間の伝送信号の減衰が低減されるとともに、信号遅延を最小限とした接続が行われる。」(段落【0015】?【0017】) (ウ)「【0062】以上のように構成された回路モジュール1は、図24に示すように第1層単位配線層8の第2の表面8bを実装面として他のチップ部品47A、47Bと同様にインタポーザ46上にフェースダウン実装される実装部品として用いられてデジタル回路モジュール装置45を形成することも可能である。デジタル回路モジュール装置45は、一般的な多層基板製造工程を経て製造されたインタポーザ46を備えている。インタポーザ46は、内部に電源回路パターン48やグランドパターン49が形成されるとともに、部品実装面46aにレジスト等によって成膜形成される保護層50から露出されて多数個の接続端子部51が形成されている。 【0063】なお、インタポーザ46は、部品実装面46aと対向する一方の主面が装置側の基板等に搭載される搭載面46bを構成してなる。インタポーザ46は、搭載面46b側にも装置側から信号や電源等が供給される多数個の接続端子部52が形成されるとともに、これら接続端子部52を外方に露出させて保護層53が成膜形成されている。インタポーザ46は、部品実装面46a側の接続端子部51や内層の電源回路パターン48及びグランドパターン49或いは搭載面46b側の接続端子部52が多数個のスルーホール54によって適宜接続されてなる。 【0064】インタポーザ46には、部品実装面46a上に、各接続端子部51に対して接続端子を構成する各はんだバンプ44が対応位置されて回路モジュール1が位置決めして搭載される。インタポーザ46には、回路モジュール1を搭載した状態において、多層配線部2の第2の主面2bと部品実装面46aとの間にアンダフィル55が充填される。インタポーザ46は、この状態で例えばリフローはんだ槽に供給されることにより各はんだバンプ44が相対する各接続端子部51に接合固定されて回路モジュール1を実装し、デジタル回路モジュール装置45を製造する。 【0065】デジタル回路モジュール装置45においては、回路モジュール1に対してインタポーザ46側に電源回路やグランドが形成されるとともに制御信号等の低速信号等が供給され、各半導体チップ6間の高速信号が回路モジュール1内において処理される。デジタル回路モジュール装置45においては、回路モジュール1内に成膜形成することができなかった受動素子等について、上述したようにインタポーザ46の部品実装面46a上に回路モジュール1とともに実装されることにより配線長が短縮されたチップ部品47によって補完される。デジタル回路モジュール装置45は、薄型化が図られた多機能の回路モジュール1を備えることによって、全体が薄型化、多機能化が図られて構成される。デジタル回路モジュール装置45は、インタポーザ46側に充分な面積を有する電源回路パターン48やグランドパターン49が形成されることにより、レギュレーションの高い電源供給が行われるれようになる。」(段落【0062】?【0065】) (エ)「【0090】上述した各実施の形態においては、1個の回路モジュール60を使用するようにしたが、図38に示すように多数個の回路モジュール60A乃至60Cを積層して多層回路モジュール体83を構成することも可能である。回路モジュール60には、上述したように第1の封止樹脂層7の表面7aと第2の封止樹脂層64の表面64aとにそれぞれ多数個の接続端子部62及び接続端子部65が形成されている。回路モジュール60には、例えば接続端子部62及び接続端子部65の表面にそれぞれ金めっきを施して接続端子63、66が形成されている。」(段落【0090】) 上記記載事項及び【図1】、【図24】からみて、引用文献1には、次の発明(以下、「引用発明」という。)が開示されていると認められる。 「回路モジュール1を、インタポーザ46上にフェースダウン実装して形成される、デジタル回路モジュール装置45であって、 回路モジュール1は、第1の主面2aにインタポーザ46上に実装するための多数個の実装用バンプ4が形成された多層配線部2と、この多層配線部2の第2の主面2bに形成された多数個の半導体実装用バンプ5を介して搭載された複数個の半導体チップ(LSI)6A、6Bと、これら半導体チップ6を封止する封止樹脂層7とから構成され、 前記多層配線部2は、第1層単位配線層8乃至第5層単位配線層12の全層或いは上下層や複数層を貫通する適宜のビア13によって所定の層間接続がなされ、回路モジュール1がインタポーザ46に実装されることにより、インタポーザ46側の回路部から多層配線部2に所定の信号や電源の供給が行われると共に、インタポーザ46と多層配線部2の第2の主面2b上に実装された各半導体チップ6とがビア13を介して直接接続されるようになっており、 インタポーザ46は、一般的な多層基板製造工程を経て製造され、内部に電源回路パターン48やグランドパターン49が形成されているもので、回路モジュール1が実装される部品実装面46aに多数個の接続端子部51が形成されていると共に、部品実装面46aと対向する、基板等に搭載される搭載面46b側にも、装置側から信号や電源等が供給される多数個の接続端子部52が形成されており、部品実装面46a側の接続端子部51や内層の電源回路パターン48及びグランドパターン49或いは搭載面46b側の接続端子部52が多数個のスルーホール54によって適宜接続されてなる、 デジタル回路モジュール装置45。」 (引用文献2) 原査定の拒絶の理由に引用された、本願優先日前に頒布された刊行物である特開平8-222690号公報(以下、「引用文献2」という。)には、図面と共に次の事項が記載されている。 (オ)「【請求項1】 実装端子が設けられた面に凹部が形成され、前記凹部に収納された状態でマイクロプロセッサ半導体素子が搭載されたプラスチックグリッドアレイパッケージと、 前記プラスチックグリッドアレイパッケージの、前記実装端子が設けられた面とは反対側の面に搭載された、ボールグリッドアレイパッケージである複数のキャッシュメモリと、 前記複数のキャッシュメモリが搭載された面の、前記凹部に対応する部位に取り付けられた放熱手段とを有することを特徴とするマイクロプロセッサ用半導体モジュール。」(【特許請求の範囲】) (引用文献3) 原査定の拒絶の理由に引用された、本願優先日前に頒布された刊行物である特表2004-538619号公報(以下、「引用文献3」という。)には、図面と共に次の事項が記載されている。 (カ)「【0001】 【技術分野】 【0002】 本発明は、超小型電子パッケージの製造装置及びプロセスに関し、さらに詳細には、少なくとも1つの超小型電子ダイを封止し、それと電子接続するための積層配線構造を形成する製造技術に関する。 【技術の状態】 【0003】 集積回路コンポーネントのさらなる高性能化、低コスト化及び微小化並びに集積回路の実装高密度化は、コンピューター業界が現在も挑戦中の課題である。これらの課題が達成されるにつれて、超小型電子ダイはますます小型化される。もちろん、実装密度を増加するという課題を達成するには、超小型電子ダイパッケージ全体の大きさを超小型電子ダイそれ自体のサイズに等しいかそれよりわずかに大きく(約10%乃至30%)する必要がある。かかる超小型電子ダイの実装は、「チップスケールパッケージング」または「CSP」と呼ばれる。 【0004】 図35に示すように、本当のCSPでは、超小型電子ダイ402の活性表面404上にビルドアップ層が直接形成される。ビルドアップ層は、超小型電子ダイの活性表面404上に位置する誘電層406を含む。導電トレース408が、各導電トレース408の一部が活性表面404上の少なくとも1つのコンタクト412に接触するように誘電層406上に形成される。外部コンポーネント(図示せず)と接触させるための半田ボールまたは導電ピンのような外部コンタクトが、少なくとも1つの導電トレース408と電気的に接触するように形成される。図35は、誘電層406上の半田マスク材416に取囲まれた半田ボール414のような外部コンタクトを示す。しかしながら、このような本当のCSPでは、一般的に、超小型電子ダイの活性表面404により提供される表面領域からは、ある特定タイプの超小型電子ダイ(例えば、論理回路)の外部コンポーネント(図示せず)への接触に必要な全ての外部コンタクトに十分な表面が得られない。 【0005】 実質的に剛性材料より成る基板または実質的に可撓性材料より成るフレキシブルコンポーネントのような介在物により、表面積をさらに増加することができる。図36に示す基板の介在物422は、その第1の表面426に超小型電子ダイ424が小さな半田ボール428を介して電気的接触関係に固着されている。小さな半田ボール428は、超小型電子ダイ424上のコンタクト432と、基板の介在物の第1の表面426上の導電トレース434との間を延びる。導電トレース434は、基板の介在物422を貫通するビア442により介在物422の第2の表面438上のボンディングパッド436と個別に電気的接触関係にある。外部コンタクト444(半田ボールとして示す)はボンディングパッド436上に形成される。外部コンタクト444は、超小型電子ダイ424と外部の電気システム(図示せず)との間の電気的接続に利用される。 【0006】 基板の介在物422を使用するには、幾つかの処理ステップが必要である。これらの処理ステップはパッケージコストの増加要因である。さらに、小さな半田ボール428を使用してもクラウディングの問題が生じ、これが小さな半田ボール428間の短絡を惹き起し、また、汚染を防止し機械的安定性を与えるために超小型電子ダイ424と基板介在物422の間にアンダーフィル材料を挿入するのを難しくする。さらに、現在のパッケージは、基板の介在物422が厚いため将来の超小型電子ダイ424の電力搬送条件を満足せず、介在物の厚みによりランド側キャパシターのインダクタンスが過大になる。」(段落【0001】?【0006】) (キ)「【0021】 図16に示すように、積層配線構造130(予め製造されている)を電気接点232に当接させてそれらと接触関係にする。埋め込まれた超小型電子ダイ214と機械的及び電気的に接続するために、積層配線構造130と埋め込まれた超小型電子ダイとの間の層は、適当な誘電材料230(ガラス-エポキシ材料、例えばFR4材料、エポキシ樹脂及びポリイミド)と、導電性接着材料240(金属充填エポキシ樹脂など)とを含む必要がある。好ましい実施例において、これらの接着材料は、積層配線構造130を形成した後に適用する。整列の問題に応じて、トレースを超小型電子ダイ214に当接するレベルに配置することが可能である。トレースを超小型電子ダイ214に当接するレベルに配置できない場合、超小型電子ダイ214の方の面にトレースがないように積層配線構造130を形成する必要がある。 【0022】 図17に示すように、積層配線構造130を固着した後、半田バンプ、半田ボール、ピンなどのような外部コンポーネント(図示せず)との接続用の導電性配線構造を形成するにあたり、ランド114を用いることができる。例えば、積層配線構造130の上に半田マスク材料252を配置する。その後、複数のビアを半田マスク材料252に形成して、各ランド114またはトレース120の少なくとも一部を露出させる。半田ペーストをスクリーンプリンティングした後リフロープロセスを実行するか、または公知のめっき法によるなどして、半田バンプのような複数の導電バンプ258を各ランド114またはトレース120の露出部分の上に形成することができる。 【0023】 図18は、超小型電子パッケージコア202内に封止材料222により封止された複数の超小型電子ダイ214を示す。積層配線構造130は、前述した態様で、超小型電子ダイの活性表面216、超小型電子パッケージコアの第1の表面206及び封止材料の表面224に固着されている。その後、積層配線構造130及び超小型電子パッケージコア202を線264に沿って切断することにより個々の超小型電子ダイ214を単品化し、図19に示すような少なくとも1つの超小型電子ダイパッケージ266の単品を形成する。また、個々の超小型電子ダイ214を最初に切り離し、切り離した配線構造130をそれに固着して、超小型電子ダイパッケージ266の単品を直接形成するようにすると、ダイとダイの間の整列問題が無くなる。」(【0021】?【0023】) 3-2.対比 本願補正発明と引用発明とを対比すると、その構成及び機能からみて、引用発明における「回路モジュール1」を本願補正発明の「第1要素」、「インタポーザ46」を「第2要素」とみることができ、引用発明においても、回路モジュール1が、「インタポーザ46上にフェースダウン実装」されることにより、第1要素と第2要素は「結合」している。 そして、引用発明の第1要素である回路モジュール1についてみると、技術常識及び【図1】等を参酌すれば、「半導体チップ6」(LSI)は、「電子ダイ」の一態様であって、本願補正発明の「マイクロ電子ダイ」と同様に「アクティブ表面と少なくとも1つの側面を有する」ものといえるし、「半導体チップ6を封止する封止樹脂層7」は、本願補正発明の「封入材」と同様に「前記マイクロ電子ダイの前記少なくとも1つの側面に隣接する」ものであり、「多層配線部2」は「複数のビルドアップ層」に相当する。 また、引用発明で、「第1層単位配線層8乃至第5層単位配線層12の全層或いは上下層や複数層を貫通する適宜のビア13によって所定の層間接続がなされ」「インタポーザ46側の回路部から多層配線部2に所定の信号や電源の供給が行われると共に、インタポーザ46と多層配線部2の第2の主面2b上に実装された各半導体チップ6とがビア13を介して直接接続されるようになって」いるところから、上記の「ビア13」は、本願補正発明でいう「前記複数のビルドアップ層に配され、前記マイクロ電子ダイの前記アクティブ表面と接触する複数の導電トレース」に相当するものといえる。 更に、引用発明における第2要素(インタポーザ46)についてみると、「一般的な多層基板製造工程を経て製造され」るのであるから、「複数の誘電体層(絶縁層)」を含む基板を有することは明らかであり、「(部品実装面46a側の)接続端子部51」は「上部表面の導電コンタクト」に、「搭載面46b側の接続端子部52」は「下部表面の導電コンタクト」に、「多数個のスルーホール54」は「上部表面の導電コンタクトを下部表面の導電コンタクトに導電結合する導電トレース」に、それぞれ相当しており、「上部表面の前記導電コンタクト(接続端子部51)が前記第1要素(回路モジュール1)の導電トレース(ビア13)に結合され」、「前記第2要素が有する前記導電トレース(多数個のスルーホール54)は、前記上部表面の前記導電コンタクト(接続端子部51)および前記下部表面の前記導電コンタクト(接続端子部52)と結合される」ことについては、本願補正発明と引用発明との間で変わるところがない。 したがって上記の対比から、本願補正発明と引用発明とは次の点で一致する。 (一致点) 「第1要素と、 前記第1要素に結合した第2要素とを備え、 前記第1要素は、 アクティブ表面と少なくとも1つの側面を有する電子ダイと、 前記電子ダイの前記少なくとも1つの側面に隣接する封入材と、 複数のビルドアップ層と、 前記複数のビルドアップ層に配され、前記電子ダイの前記アクティブ表面と接触する複数の導電トレースとを有し、 前記第2要素は、 複数の誘電体層と、上部表面の導電コンタクトを下部表面の導電コンタクトに導電結合する導電トレースとを含む基板を有し、 前記上部表面の前記導電コンタクトが前記第1要素の前記導電トレースに結合され、 前記第2要素が有する前記導電トレースは、前記上部表面の前記導電コンタクトおよび前記下部表面の前記導電コンタクトと結合される装置。」 そして、両者は次の点で相違する。 (相違点1) 本願補正発明は、装置が「複数の」第1要素を備え、「それぞれ」の第1要素がマイクロ電子ダイや封入材等を有するのに対し、引用発明は、装置が単一の第1要素(回路モジュール1)を備える点。 (相違点2) 第1要素の構成において、本願補正発明では、電子ダイがマイクロ電子ダイであって、封入材が「前記アクティブ表面に対して実質的に平面な側面を少なくとも1つ含む」ことに加えて、「前記封入材および前記マイクロ電子ダイの前記アクティブ表面の少なくとも一部に配された第1誘電体層」を備え、複数のビルドアップ層は「前記第1誘電体層に配された」ものとしているのに対して、引用発明では、電子ダイがマイクロ電子ダイか不明であり、封入材(封止樹脂層7)が「アクティブ表面に対して実質的に平面な側面」を含むものでなく、また、「第1誘電体層」を備えるものではない点。 3-3.相違点の判断 上記相違点について検討する。 (相違点1について) 引用発明においても、第1要素(回路モジュール1)を複数備えるものとすることは、引用文献1の記載事項(エ)によって示唆されているし、また、引用発明の上記第1要素は、一つの半導体パッケージを構成するものとみることができるが、引用文献2の記載事項(オ)にも開示されているように、複数の半導体パッケージ(ボールグリッドアレイパッケージである複数のキャッシュメモリ)を含んだ、一つの半導体部品(マイクロプロセッサ用半導体モジュール)とすることが既に知られている。 そして、電子部品や電子機器類に係る技術分野において、各種モジュール(部品)や半導体パッケージなどの高集積化を図ることは、自明な課題といえるから、引用発明のデジタル回路モジュール装置45においても、第1要素(回路モジュール1)を複数備えるものとすることは、当業者が容易になし得る事項にすぎない。 (相違点2について) 引用発明における回路モジュール1は、多層配線部2の第2の主面2bに形成された「多数個の半導体実装用バンプ5」を介して、半導体チップ(LSI)を搭載したものである。 一方、引用文献3の記載事項(カ)で、「図36に示す基板の介在物422は、その第1の表面426に超小型電子ダイ424が小さな半田ボール428を介して電気的接触関係に固着されている。」、「小さな半田ボール428を使用してもクラウディングの問題が生じ、これが小さな半田ボール428間の短絡を惹き起し、また、汚染を防止し機械的安定性を与えるために超小型電子ダイ424と基板介在物422の間にアンダーフィル材料を挿入するのを難しくする。」としているのは、超小型の半導体チップ(LSI)を、「半導体実装用バンプ5」によって搭載する場合の問題点を指摘したものと解される。そして、同じく引用文献3の記載事項(キ)において、当該問題点を解決するために、「積層配線構造130と埋め込まれた超小型電子ダイとの間の層は、適当な誘電材料230(ガラス-エポキシ材料、例えばFR4材料、エポキシ樹脂及びポリイミド)と、導電性接着材料240(金属充填エポキシ樹脂など)とを含む」ものとする手法が開示されているが、これは、上記の相違点2に係る、「前記封入材および前記マイクロ電子ダイの前記アクティブ表面の少なくとも一部に配された第1誘電体層」を備え、封入材が「前記アクティブ表面に対して実質的に平面な側面を少なくとも1つ含む」とする、本願補正発明の構成を示唆したものといえる。 しかも、上述した高集積化と同様に、半導体チップ等各種の電子ダイのサイズをできる限り小型化することも、当該技術分野における自明な課題である。 してみると、引用文献1及び引用文献3に接した当業者であれば、引用発明において、半導体チップ(LSI)として、マイクロ電子ダイといえるものを採用すると共に、「多数個の半導体実装用バンプ5」を介した搭載に代えて、上記の引用文献3に示唆された事項を採用して、上記の相違点2に係る、本願補正発明と同様の構成にすることは容易に想到し得る程度のことと認められる。 そして、本願補正発明による効果も、引用発明、並びに、引用文献2及び3に記載された事項から、当業者が通常予測し得た程度のものであって、格別のものとはいえない。 したがって、本願補正発明は、引用発明、並びに、引用文献2及び3に記載された事項に基づいて、当業者が容易に発明をすることができたものであり、特許法第29条第2項の規定により、特許出願の際独立して特許を受けることができない。 3-4.むすび 以上のとおり、本件補正は、特許法第17条の2第6項において準用する同法第126条第7項の規定に違反するので、同法第159条第1項において読み替えて準用する同法第53条第1項の規定により却下すべきものである。 第3 本願発明 本件補正は、上記のとおり却下されたので、本願の請求項1に係る発明は、平成23年12月2日付けの手続補正書により補正された、特許請求の範囲の請求項1に記載された事項により特定される、以下のとおりのものである(以下、「本願発明」という。)。 「第1要素と、 前記第1要素に結合した第2要素と を備え、 前記第1要素は、 アクティブ表面と少なくとも1つの側面を有するマイクロ電子ダイと、 前記マイクロ電子ダイの前記少なくとも1つの側面に隣接し、前記アクティブ表面に対 して実質的に平面な側面を少なくとも1つ含む封入材と、 前記封入材および前記マイクロ電子ダイの前記アクティブ表面の少なくとも一部に配さ れた第1誘電体層と、 前記第1誘電体層に配された複数のビルドアップ層と、 前記第1誘電体層および前記複数のビルドアップ層に配され、前記マイクロ電子ダイの 前記アクティブ表面と接触する複数の導電トレースと を有し、 前記第2要素は、 複数の誘電体層と、上部表面の導電コンタクトを下部表面の導電コンタクトに導電結合する導電トレースとを含む基板 を有し、 前記上部表面の前記導電コンタクトが前記第1要素の前記導電トレースに結合され、 前記第2要素が有する前記導電トレースは、前記上部表面の前記導電コンタクトおよび 前記下部表面の前記導電コンタクトと結合される 装置。」 第4 引用例の記載事項 原査定の拒絶の理由に引用した引用文献1及び3、並びに、その記載事項と引用発明は、上記「第2 3-1.」に記載したとおりである。 第5 対比・判断 本願発明は、上記「第2 1.」の本願補正発明から、「第1要素」について、「複数の」及び「それぞれ」との限定を省いたものであるから、本願発明と引用発明とを対比すると、両者の相違点は、上記「第2 3-2.」で指摘した「(相違点2)」と同一の相違点でのみ相違する。そして、上記「第2 3-3.」で述べたように、上記相違点2に係る本願発明の構成は、引用発明、及び、引用文献3に記載された事項から、当業者が容易に想到することができたものと認められる。 したがって、本願発明は、引用発明、及び、引用文献3に記載された事項に基づいて、当業者が容易に発明をすることができたものである。 第6 むすび 以上のとおり、本願発明は、引用発明、及び、引用文献3に記載された事項に基づいて、当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により、特許を受けることができない。 そして、本願の請求項1に係る発明が特許を受けることができないものである以上、本願の請求項2以下に係る発明について検討するまでもなく、本願は拒絶すべきものである。 よって、結論のとおり審決する。 |
審理終結日 | 2013-12-11 |
結審通知日 | 2013-12-17 |
審決日 | 2014-01-06 |
出願番号 | 特願2010-523204(P2010-523204) |
審決分類 |
P
1
8・
121-
Z
(H01L)
P 1 8・ 575- Z (H01L) |
最終処分 | 不成立 |
前審関与審査官 | 宮本 靖史 |
特許庁審判長 |
山口 直 |
特許庁審判官 |
大熊 雄治 平田 信勝 |
発明の名称 | 高密度BLBU層および低密度またはコアレス基板を備えたICパッケージ |
代理人 | 龍華国際特許業務法人 |